CN114709260B - 一种混合型载流子控制器件 - Google Patents

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Abstract

本发明提供了一种混合型载流子控制器件，属于功率半导体技术领域。包括主要工作单元以及至少一个耗尽型PMOS结构；所述主要工作单元和所述耗尽型PMOS结构分别设置在MOS栅控晶闸管两端；所述主要工作单元包括栅控区以及晶闸管区，所述栅控区、耗尽型PMOS区以及晶闸管区从上而下设置，各所述耗尽型PMOS结构以相邻的形式并列设置。本发明解决了现有栅控晶闸管导通压降与关断损耗折衷关系差、抗电磁干扰能力弱、实用性差的问题。

Description

一种混合型载流子控制器件
技术领域
本发明属于功率半导体技术领域，尤其涉及一种混合型载流子控制器件。
背景技术
常规的MCT是将MOSFET结构与晶闸管结构简单结合在一起，形成的复合型器件。由于MOS栅绝缘层的电阻非常高，使得器件输入功率非常小，栅极驱动电路简单，开关速度变快。而晶闸管器件具有极低的导通压降和较强的高电流负载能力。因此，将MOS管与晶闸管结合在一起的MCT器件，有效改善常规晶闸管的可控性问题，且电流负载能力增大。但是这样的简单组合，使得器件关断时的损耗很大。为了降低关断损耗，提升器件性能，阳极短路型MCT(AS-MCT)和阴极短路型MCT(CS-MCT)器件被提出，AS-MCT的结构底部由交替的P+掺杂和N+掺杂区域组成器件的阳极，这样形成的结构与PNP管基区短接，关断时，器件中存在的过剩载流子可以直接通过底部的N+掺杂区域进入阳极，而不需要经过阳极的P+掺杂区域，这使得器件的关断速度加快，缩短了关断时间。CS-MCT结构则是在器件的阴极区域增加了P+型掺杂，使得器件的阴极与NPN管的基区短接，形成载流子沟道，关断时为空穴的抽走提供通道，且抑制NPN管的增益，破坏晶闸管的正反馈机制，这样的短路型结构具有常关断的功能，大大简化了栅极驱动电路，减少了器件关断时间。
后续随着IGBT器件的发展，且由于MCT器件的主体结构与IGBT器件结构相似，因此MCT器件与IGBT器件之间相互借鉴，已成为当前优化MCT器件的重要手段之一。目前研究比较热门的RC-IGBT器件、CIGBT器件，就是将晶闸管与IGBT结合在一起，利用各自的优异特性，更好的控制开关过程，这样的新器件导通压降小，且关断时的过剩载流子也能快速流向阴极区域，加快关断速度，降低关断损耗。
由于栅控晶闸管器件在电能转换中起着至关重要的作用，但是在转换电能的过程中，栅控晶闸管本身也会消耗掉一部分能量，产生能量损耗，同时，器件本身关断时的速度太慢，拖尾电流太长，会降低整个***的工作效率。另一方面，在电能转换***中，不可避免的会使用到电容或电感元件，这使得***中的寄生效应增多，***工作稳定性无法得到保障。因此，为了解决上述问题，通过对常规结构进行优化，解决关断损耗大，抗电磁干扰能力弱的问题对于人们实际生活生产有着重要的意义。
发明内容
针对现有技术中的上述不足，本发明提供的一种混合型载流子控制器件，解决了现有晶闸管导通压降与关断损耗折衷关系差、抗电磁干扰能力弱、实用性差的问题。
为了达到以上目的，本发明采用的技术方案为：一种混合型载流子控制器件，包括主要工作单元以及至少一个耗尽型PMOS结构；
所述主要工作单元包括栅控区以及晶闸管区，所述栅控区、耗尽型PMOS区以及晶闸管区从上而下设置，各所述耗尽型PMOS结构以相邻的形式并列设置。
本发明的有益效果是：本发明在常规晶闸管器件的基础上，利用掺杂浓度和面积都不相同的两个P型区域，另外在器件顶部右侧区域引入低掺杂的P型区域，形成耗尽型PMOS结构，实现对电子与空穴载流子进行控制的目的。本发明在开启时的导通压降小，抗电磁干扰能力强，本发明在关断时，能快速将器件内的过剩载流子抽走，本发明有效的解决了导通压降与关断损耗之间的矛盾关系，提高了器件在开启与关断时的性能。
进一步地，所述栅控区包括第一电极、第一绝缘材料、第二绝缘材料、第四电极、第四电极重掺杂欧姆接触区以及第四电极基区；
所述第一电极设置于所述第一绝缘材料内，所述第四电极基区设置于所述第四电极下端，所述第四电极重掺杂欧姆接触区设置于所述第四电极基区内，且位于所述第一绝缘材料的侧边。
上述进一步方案的有益效果是：第四电极重掺杂欧姆接触区与电极一起形成NMOS管结构。在第一电极加正压时，迅速注入电子进入器件中，使得器件能够快速开启；第一电极加负压时，停止注入电子，使得器件进入关断状态，第二绝缘材料起到隔离作用，可以有效将栅控区与其他区域隔离开。
再进一步地，所述栅控区包括第一电极、第一绝缘材料、第二电极、第二绝缘材料、第四电极、第四电极重掺杂欧姆接触区以及第四电极基区；
所述第一电极设置于所述第一绝缘材料内，所述第二电极设置于所述第二绝缘材料内，所述第四电极基区设置于所述第四电极下端，所述第四电极重掺杂欧姆接触区设置于所述第四电极基区内，且分别位于所述第一绝缘材料和第二绝缘材料的侧边。
上述进一步方案的有益效果是：位于所述第一绝缘材料和第二绝缘材料侧边的第四电极重掺杂欧姆接触区与第一电极和第二电极分别形成两个NMOS管结构。开启时，第一电极和第二电极都加上正压，两个NMOS管同时注入电子进入器件中，增加了电子注入数量，进一步加快器件的开启过程。
再进一步地，各所述耗尽型PMOS区均包括第三电极、第五电极、第三绝缘材料、第五电极重掺杂欧姆接触区、第一耗尽区域以及第二导电类型半导体；各所述耗尽型PMOS区按所述第五电极重掺杂欧姆接触区和第一耗尽区域均与第三绝缘材料相接触连接的形式并列设置；
所述第三电极设置于所述第三绝缘材料内，所述第五电极设置在所述第三绝缘材料和第二绝缘材料间，所述第五电极重掺杂欧姆接触区设置在所述第五电极下端，所述第一耗尽区域设置在所述第五电极重掺杂欧姆接触区下端，所述第二导电类型半导体设置在所述第一耗尽区域和第三绝缘材料下端，所述晶闸管区与所述第二导电类型半导体相邻，所述第一绝缘材料设置在远离所述第二导电类型半导体的一端。
上述进一步方案的有益效果是：该区域形成耗尽型PMOS结构，开启过程中分走一部分空穴载流子，降低器件的电导调制效应。关断时，形成载流子抽取通道，器件内部所有的过剩载流子都从该通道流走，加快载流子的抽取速度，降低关断损耗。
再进一步地，各所述耗尽型PMOS区均包括第三电极、第五电极、第三绝缘材料、第五电极重掺杂欧姆接触区、第一耗尽区域以及第二导电类型半导体；各所述耗尽型PMOS区按所述第五电极重掺杂欧姆接触区和第一耗尽区域均与第三绝缘材料相接触连接的形式并列设置；
所述第三电极设置于所述第三绝缘材料内，所述第五电极设置在所述第三绝缘材料和第二绝缘材料间，所述第五电极重掺杂欧姆接触区设置在所述第五电极下端，所述第一耗尽区域设置在所述第五电极重掺杂欧姆接触区下端，所述第二导电类型半导体设置在所述第二绝缘材料、第一耗尽区域和第三绝缘材料下端，所述晶闸管区与所述第二导电类型半导体相邻，所述第一绝缘材料设置在远离所述第二导电类型半导体的一端。
上述进一步方案的有益效果是：第二导电类型半导体的面积增加，使得器件对载流子的控制作用增强，过剩载流子在关断时更快的从该区域进入到耗尽型PMOS通道中，降低电流拖尾效应，减小关断损耗。
再进一步地，所述晶闸管区包括第一晶体管发射区、第一晶体管基区、第一晶体管集电极区、缓冲区、阳极发射区以及第七电极；
所述第一晶体管发射区设置于所述第四电极基区下端，所述第一晶体管基区设置于所述第一晶体管发射区和第二绝缘材料下端；所述第一晶体管集电极区设置于所述第一绝缘材料、第一晶体管基区和第二导电类型半导体下端，所述缓冲区和阳极发射区依次设置在所述第一晶体管集电极区下端，所述第七电极设置于所述阳极发射区下端，所述第一晶体管基区与所述第二导电类型半导体相邻。
上述进一步方案的有益效果是：晶闸管区域的PNPN结构，相互耦合，导通时形成正反馈，有效降低器件的导通压降。
再进一步地，所述晶闸管区包括第一晶体管发射区、第一晶体管基区、第一晶体管集电极区、缓冲区、阳极发射区以及第七电极；
所述第一晶体管发射区设置于所述第四电极基区下端，所述第一晶体管基区设置于所述第一晶体管发射区下端；所述第一晶体管集电极区设置于所述第一绝缘材料、第一晶体管基区和第二导电类型半导体下端，所述缓冲区和阳极发射区依次设置在所述第一晶体管集电极区下端，所述第七电极设置于所述阳极发射区下端，所述第一晶体管基区与所述第二导电类型半导体相邻。
上述进一步方案的有益效果是：第一晶体管基区的面积减小，使得器件中的电子更趋于流向该区域，进一步加强对载流子的控制作用。
附图说明
图1为含有1个耗尽型PMOS结构的混合型载流子控制器件结构示意图。
图2为含有两个耗尽型PMOS结构的混合型载流子控制器件结构示意图。
图3为实施例2中一种载流子分流特性示意图。
图4为实施例2中另一种载流子分流特性示意图。
图5为实施例2抗电磁干扰特性示意图。
图6为实施例2关断特性示意图。
图7为含有3个耗尽型PMOS结构的混合型载流子控制器件结构示意图。
图8为减少一个NMOS管的混合型载流子控制器件结构示意图。
图9为减小第一晶体管发射区面积的混合型载流子控制器件结构示意图。
图10为缩短第三绝缘材料的混合型载流子控制器件结构示意图。
图11为减小第一耗尽区域的混合型载流子控制器件结构示意图。
图12为增加第二导电类型区域的混合型载流子控制器件结构示意图。
图13为增大第一晶体管基区的混合型载流子控制器件结构示意图。
图14为将电极延长进第二导电类型内部的混合型载流子控制器件结构示意图。
其中，111-第一电极，121-第二电极，131-第三电极，141-第四电极，151-第五电极，161-第六电极，171-第八电极，101-第七电极，181-第九电极，191-第十电极，201-第一绝缘材料、211-第二绝缘材料，221-第三绝缘材料，231-第四绝缘材料，241-第五绝缘材料，301-第四电极重掺杂欧姆接触区，311-第一晶体管发射区，321-第一晶体管集电极区，331-缓冲区，401-第四电极基区，411-第五电极重掺杂欧姆接触区，421-第六电极重掺杂欧姆接触区，431-第一耗尽区域，441-第二耗尽区域，451-第一晶体管基区，461-第二导电类型半导体，471-阳极发射区，481-第九电极重掺杂欧姆接触区，491-第三耗尽区域。
具体实施方式
下面对本发明的具体实施方式进行描述，以便于本技术领域的技术人员理解本发明，但应该清楚，本发明不限于具体实施方式的范围，对本技术领域的普通技术人员来讲，只要各种变化在所附的权利要求限定和确定的本发明的精神和范围内，这些变化是显而易见的，一切利用本发明构思的发明创造均在保护之列。
实施例1
本发明提供了一种混合型载流子控制器件，包括主要工作单元以及至少一个耗尽型PMOS结构；所述主要工作单元包括栅控区以及晶闸管区，所述栅控区、耗尽型PMOS区以及晶闸管区从上而下设置，各所述耗尽型PMOS结构以相邻的形式并列设置。
本实施例中，所述栅控区包括第一电极111、第一绝缘材料201、第二电极121、第二绝缘材料211、第四电极141、第四电极重掺杂欧姆接触区301以及第四电极基区401；
所述第一电极111设置于所述第一绝缘材料201内，所述第二电极121设置于所述第二绝缘材料211内，所述第四电极基区401设置于所述第四电极141下端，两个所述第四电极重掺杂欧姆接触区301分别设置在所述第四电极基区401内以及第一绝缘材料201和第二绝缘材料211的侧边。本发明通过上述设计将形成两个NMOS管结构，在第一电极跟第二电极加正压后，形成的NMOS管将快速的注入大量的电子载流子，促使器件开启。
本实施例中，各所述耗尽型PMOS区均包括第三电极131、第五电极151、第三绝缘材料221、第五电极重掺杂欧姆接触区411、第一耗尽区域431以及第二导电类型半导体461；各所述耗尽型PMOS区按第五电极重掺杂欧姆接触区411、第一耗尽区域431都跟第三绝缘材料221相接触、连接在一起的形式设置。
所述第三电极131设置于所述第三绝缘材料221内，所述第五电极151设置在所述第三绝缘材料221和第二绝缘材料211间，所述第五电极重掺杂欧姆接触区411设置在所述第五电极151下端，所述第一耗尽区域431设置在所述第五电极重掺杂欧姆接触区411下端，所述第二导电类型半导体461设置在所述第一耗尽区域431和第三绝缘材料221下端，所述晶闸管区与所述第二导电类型半导体461相邻，所述第一绝缘材料201设置在远离所述第二导电类型半导体461的一端。本发明通过上述设计，在导通时，一部分空穴载流子流入第二导电类型半导体中，然后经过第一耗尽区域431、第五电极重掺杂欧姆接触区411最终达到第五电极，对本发明结构中的空穴载流子起到一个分流的作用，减小本发明在导通时的电导调制效应，有效降低本发明的饱和电流以及提高安全工作区。在关断时，所有的空穴载流子通过第二导电类型半导体，全部进入第一耗尽区域431、第五电极重掺杂欧姆接触区411最终达到第五电极151，加快过剩载流子的抽取速度，降低关断损耗。
本实施例中，所述晶闸管区包括第一晶体管发射区311、第一晶体管基区451、第一晶体管集电极区321、缓冲区331、阳极发射区471以及第七电极101；
所述第一晶体管发射区311设置于所述第四电极基区401下端，所述第一晶体管基区451设置于所述第一晶体管发射区311和第二绝缘材料211下端；所述第一晶体管集电极区321设置于所述第一绝缘材料201、第一晶体管基区451和第二导电类型半导体461下端，所述缓冲区331和阳极发射区471依次设置在所述第一晶体管集电极区321下端，所述第七电极101设置于所述阳极发射区471下端，所述第一晶体管基区451与所述第二导电类型半导体461相邻。本发明中第一晶体管发射区311、第一晶体管基区451、第一晶体管集电极区321、缓冲区331和阳极发射区471形成晶闸管独有的PNPN结构。在有栅极驱动电流后，PNPN结构相互耦合，形成正反馈，本发明结构迅速由阻断状态进入导通状态，导通压降较低。
本实施例中，所述第一绝缘材料201、第二绝缘材料211以及第三绝缘材料221的横截面均为矩形，所述第一绝缘材料201的横截面面积大于第二绝缘材料211以及第三绝缘材料221的横截面面积，所述第二绝缘材料211以及第三绝缘材料221的横截面面积相同。
本实施例中，所述第一绝缘材料201、第二绝缘材料211以及第三绝缘材料221均为二氧化硅；所述第四电极重掺杂欧姆接触区301、第一晶体管发射区311、第一晶体管集电极区321以及缓冲区331均为N型掺杂的硅；所述第四电极基区401、第五电极重掺杂欧姆接触区411、第一耗尽区域431、第二导电类型半导体461、第一晶体管基区451以及阳极发射区471均为P型掺杂的硅。
本实施例中，所述第二电极121和第三电极131的体积相同；所述第四电极基区401的长度与所述第一晶体管发射区311的长度相同；所述第五电极重掺杂欧姆接触区411的长度与第一耗尽区域431的长度相同；所述第一晶体管集电极区321的长度分别与缓冲区331以及阳极发射区471的长度相同；所述第一绝缘材料201的长度分别与第二绝缘材料211以及第三绝缘材料221的长度相同；所述第四电极基区401的厚度与第五电极重掺杂欧姆接触区411的厚度相同；所述第一晶体管发射区311的厚度与第一耗尽区域431的厚度相同；所述第一晶体管基区451的厚度与第二导电类型半导体461的厚度相同；所述第二绝缘材料211的厚度与第三绝缘材料221的厚度相同。本发明通过上述设计使得PMOS区域能够全部耗尽，形成过剩载流子抽取通道；电子和空穴载流子注入本发明结构中后能快速通过，最终到达电极。
本实施例中，本发明中第一绝缘材料201的横截面面积更大，与第一晶体管基区451以及第一晶体管集电极区321相接触，这使得在第一绝缘材料201一侧形成两个NMOS管结构，导通过程中可以快速注入电子载流子，加快本发明结构的开启速度。
本实施例中，本发明中第一绝缘材料201、第二绝缘材料211以及第三绝缘材料221掺杂的二氧化硅形成氧化层结构，将绝缘材料内的金属电极与掺杂区域给隔离开；第四电极重掺杂欧姆接触区301、第一晶体管集电极区321以及缓冲区331为N型掺杂，在导通时可以注入电子；第四电极基区401为P型掺杂的硅，在导通过程中形成反型层沟道；第一晶体管基区为P型掺杂的硅，一方面在导通过程中形成反型层沟道，另一方面导通时空穴载流子可以流入该区域；第五电极重掺杂欧姆接触区411、第一耗尽区域431、第二导电类型半导体461为P型掺杂的硅，形成耗尽型PMOS结构，导通时一部分空穴载流子从该处流过，降低电导调制效应，关断时所有的过剩载流子都从该区域流过，加快关断速度，减小拖尾电流和关断损耗。
本实施例中，第四电极基区401和第一晶体管发射区311的长度均为11微米；第五电极重掺杂欧姆接触区411、第一耗尽区域431的长度均为1微米；第一晶体管集电极区321、缓冲区331、阳极发射区471的长度均为15微米；第四电极基区401和第五电极重掺杂欧姆接触区411的厚度均为1微米；第一晶体管发射区311和第一耗尽区域431的厚度均为3微米；第一晶体管基区451的厚度为1微米，长度为12微米；第二导电类型半导体461的厚度为1微米，长度为2微米；第二绝缘材料211、第三绝缘材料221的厚度为4.2微米，长度为1微米；第一绝缘材料201的厚度为5.3微米，长度为1微米；耗尽型PMOS区具体按照第五电极重掺杂欧姆接触区411、第一耗尽区域431都跟第三绝缘材料221相接触、连接在一起的形式设置；耗尽型PMOS区下端为第二导电类型半导体461；第一绝缘材料201设置在远离第二导电类型半导体461的一端。本实施例中导通压降减小，关断损耗也比较小。
本实施例中，本发明在常规的功率半导体器件的基础上，结合电子与空穴载流子的分流原理，引入掺杂浓度不同的P型区域：第一晶体管基区451和第二导电类型半导体461。利用两个P型区域掺杂浓度不同形成的浓度差，使得本发明能够实现载流子分流的功能。另外，在本发明结构顶部右侧区域，引入低掺杂的P型区域，形成耗尽型PMOS结构(第三电极131、第五电极151、第三绝缘材料221、第五电极重掺杂欧姆接触区411、第一耗尽区域431以及第二导电类型半导体461构成一个耗尽型PMOS结构)。本发明在导通时，导通压降小。在开启瞬态，由于电子与空穴载流子分流的作用，在栅电极附近积累的电荷量减少，因此，开启瞬态产生的过冲电流变小，抗电磁干扰能力变强，有效的保护了器件结构，使得器件能够安全工作。同时，关断时，本发明引入的耗尽型PMOS结构形成一条通道，能快速将器件内的过剩载流子抽走，有效解决了导通压降与关断损耗之间的矛盾关系，提高了器件在开启与关断时的性能。
本实施例中，本发明中第一绝缘材料201、第二绝缘材料211以及第三绝缘材料221掺杂的二氧化硅形成氧化层结构，将绝缘材料内的金属电极与掺杂区域给隔离开；第四电极重掺杂欧姆接触区301、第一晶体管集电极区321以及缓冲区331为N型掺杂，在导通时可以注入电子；第四电极基区401为P型掺杂的硅，在导通过程中形成反型层沟道；第一晶体管基区451为P型掺杂的硅，一方面在导通过程中形成反型层沟道，另一方面导通时空穴载流子可以流入该区域；第五电极重掺杂欧姆接触区411、第一耗尽区域431、第二导电类型半导体461为P型掺杂的硅，形成耗尽型PMOS结构，导通时一部分空穴载流子从该处流过，降低电导调制效应，关断时所有的过剩载流子都从该区域流过，加快关断速度，减小拖尾电流和关断损耗。
实施例2
如图2所示，本发明提供了一种混合型载流子控制器件，包括主要工作单元以及两个耗尽型PMOS结构；所述主要工作单元包括栅控区以及晶闸管区，所述栅控区、耗尽型PMOS区以及晶闸管区从上而下设置，所述两个耗尽型PMOS结构以相邻的形式并列设置。
本实施例中，栅控区包括第一电极111、第一绝缘材料201、第二电极121、第二绝缘材料211、第四电极141、第四电极重掺杂欧姆接触区301以及第四电极基区401；第一电极111设置于第一绝缘材料201内；第二电极121设置于第二绝缘材料211内；第四电极141设置于第一绝缘材料201和第二绝缘材料211之间；第四电极基区401设置于第四电极141下端；两个第四电极重掺杂欧姆接触区301分别设置在第四电极基区401内第一绝缘材料201和第二绝缘材料211的侧边。
本实施例中，耗尽型PMOS结构包括第三电极131、第五电极151、第六电极161、第八电极171、第三绝缘材料221、第四绝缘材料231、第五电极重掺杂欧姆接触区411、第六电极重掺杂欧姆接触区421、第一耗尽区域431、第二耗尽区域441以及第二导电类型半导体461；第三电极131设置在第三绝缘材料221内；第八电极171设置在第四绝缘材料231内；第五电极151设置在第二绝缘材料211和第三绝缘材料221之间；第六电极161设置在第三绝缘材料221和第四绝缘材料231之间；第五电极重掺杂欧姆接触区411设置在第五电极151下端；第六电极重掺杂欧姆接触区421设置在第六电极161下端；第一耗尽区域431设置在第五电极重掺杂欧姆接触区411下端；第二耗尽区域441设置在第六电极重掺杂欧姆接触区421下端；第二导电类型半导体461设置在第一耗尽区域431、第三绝缘材料221、第二耗尽区域441和第四绝缘材料231下端。
本实施例中，晶闸管区包括第一晶体管发射区311、第一晶体管基区451、第一晶体管集电极区321、缓冲区331、阳极发射区471以及第七电极101；第一晶体管发射区311设置在第四电极基区401下端；第一晶体管基区451设置在第一晶体管发射区311和第二绝缘材料211下端；第一晶体管集电极区321设置在第一绝缘材料201、第一晶体管基区451和第二导电类型半导体461下端；缓冲区331和阳极发射区471依次设置在第一晶体管集电极区321下端；第七电极101设置在阳极发射区471下端。
本实施例中，第一绝缘材料201、第二绝缘材料211、第三绝缘材料221和第四绝缘材料231的横截面均为矩形；第一绝缘材料201的横截面积要比第二绝缘材料211、第三绝缘材料221和第四绝缘材料231的横截面积大；第二绝缘材料211、第三绝缘材料221和第四绝缘材料231的横截面积相同。
本实施例中，第二绝缘材料211、第三绝缘材料221和第四绝缘材料231嵌入的第二电极121、第三电极131和第八电极171的体积相同，即耗尽型PMOS结构中绝缘材料的横截面均相同，耗尽型PMOS结构中电极的体积均相同。
本实施例中，第一绝缘材料201、第二绝缘材料211、第三绝缘材料221和第四绝缘材料231为二氧化硅；第四电极重掺杂欧姆接触区301内的填充材料为N型掺杂的硅；第四电极基区401为P型掺杂的硅；第五电极重掺杂欧姆接触区411和第六电极重掺杂欧姆接触区421都为P型掺杂的硅；第一耗尽区域431和第二耗尽区域441都为P型掺杂的硅；第二导电类型半导体461为P型掺杂的硅；第一晶体管发射区311为N型掺杂的硅；第一晶体管基区451为P型掺杂的硅；第一晶体管集电极区321为N型掺杂的硅；缓冲区331为N型掺杂的硅；阳极发射区471为P型掺杂的硅。
本实施例中，第四电极基区401的长度与第一晶体管发射区311的长度相同；第五电极重掺杂欧姆接触区411的长度与第六电极重掺杂欧姆接触区421、第一耗尽区域431、第二耗尽区域441的长度相同；第一晶体管集电极区321的长度与缓冲区331、阳极发射区471的长度相同；第一绝缘材料201的长度与第二绝缘材料211、第三绝缘材料221、第四绝缘材料231的长度相同；第四电极基区401、第五电极重掺杂欧姆接触区411和第六电极重掺杂欧姆接触区421的厚度均相同；第一晶体管发射区311、第一耗尽区域431和第二耗尽区域441的厚度均相同；第一晶体管基区451的厚度与第二导电类型半导体461的厚度相同；第二绝缘材料211、第三绝缘材料221、第四绝缘材料231的厚度均相同。
本实施例中，第四电极基区401和第一晶体管发射区311的长度均为9微米；第五电极重掺杂欧姆接触区411、第六电极重掺杂欧姆接触区421、第一耗尽区域431、第二耗尽区域441的长度均为1微米；第一晶体管集电极区321、缓冲区331、阳极发射区471的长度均为15微米；第四电极基区401、第五电极重掺杂欧姆接触区411和第六电极重掺杂欧姆接触区421的厚度均为1微米；第一晶体管发射区311、第一耗尽区域431和第二耗尽区域441的厚度均为3微米；第一晶体管基区451的厚度为1微米，长度为10微米；第二导电类型半导体461的厚度为1微米，长度为4微米；第二绝缘材料211、第三绝缘材料221和第四绝缘材料231的厚度为4.2微米，长度为1微米；第一绝缘材料201的厚度为5.3微米，长度为1微米。
本实施例中，耗尽型PMOS区具体按照第五电极重掺杂欧姆接触区411、第一耗尽区域431都跟第三绝缘材料221相互接触、连接在一起，第六电极重掺杂欧姆接触区421、第二耗尽区域441处于第三绝缘材料221跟第四绝缘材料231之间的方式设置；所述耗尽型PMOS区下端为第二导电类型半导体461。
本实施例中，每个结构设置有一个主要工作单元和两个耗尽型PMOS结构；主要工作单元包括栅控区和晶闸管区；主要工作单元中的第一晶体管基区451设置为与耗尽型PMOS结构中的第二导电类型半导体461相邻；主要工作单元中的第一绝缘材料201设置在远离第二导电类型半导体461的一端。
本实施例中，在本发明的第一电极111、第二电极121、第三电极131和第八电极171加正压的前提下，第七电极101加上不同的电压，第四电极重掺杂欧姆接触区301开始注入电子，阳极发射区471开始注入空穴，器件导通；器件的主要工作区域和耗尽型PMOS区域都流过电流，第一晶体管基区451跟第二导电类型半导体461的电子与空穴电流密度的分布不同；电子电流密度几乎全部分布在第一晶体管基区451内，如图3所示；空穴电流密度一部分分布在第一晶体管基区451内，一部分分布在第二导电类型半导体461内，如图4所示。在器件的第一电极111、第二电极121、第三电极131、第八电极171加正压的前提下，当第七电极101相对于第四电极141、第五电极151、第六电极161正偏时，第四电极重掺杂欧姆接触区301开始注入电子，器件开启，由于一部分空穴从耗尽型PMOS区域流走，使得在第一电极111和第二电极121附近积累的电荷减少，从而使得开启时的过冲电流减小，如图5所示；随着加在第一电极111、第二电极121、第三电极131上的电阻增大，过冲电流值变小。
本实施例中，器件的第一电极111、第二电极121、第三电极131和第八电极171由正压变为0V时，器件开始关断，此时器件内部存在的过剩载流子通过耗尽型PMOS结构快速抽走，使得电流下降初期的速度快，电流拖尾效应减弱，关断损耗减小，如图6所示。
本实施例中，本发明在常规功率半导体器件的基础上，利用载流子分流原理，引入具有载流子分流功能的不同掺杂浓度的P型区域，另外在器件顶部右侧区域引入低掺杂的P型区域，形成耗尽型PMOS结构。本发明在开启时的导通压降小，抗电磁干扰能力强，本发明在关断时，能快速将器件内的过剩载流子抽走，本发明有效的解决了导通压降与关断损耗之间的矛盾关系，提高了器件在开启与关断时的性能。
实施例3
如图7所示，本发明提供了一种混合型载流子控制器件，包括主要工作单元以及三个耗尽型PMOS结构；所述主要工作单元和所述耗尽型PMOS结构分别设置在MOS栅控晶闸管两端；所述主要工作单元包括栅控区以及晶闸管区，所述栅控区、耗尽型PMOS区以及晶闸管区从上而下设置，各所述耗尽型PMOS结构以相邻的形式并列设置。
本实施例中，所述栅控区包括第一电极111、第一绝缘材料201、第二电极121、第二绝缘材料211、第四电极141、第四电极重掺杂欧姆接触区301以及第四电极基区401；所述第一电极111设置于所述第一绝缘材料201内，所述第二电极121设置于所述第二绝缘材料211内，所述第四电极基区401设置于所述第四电极141下端，两个所述第四电极重掺杂欧姆接触区301分别设置在所述第四电极基区401内以及第一绝缘材料201和第二绝缘材料211的侧边。
本实施例中，各所述耗尽型PMOS区均包括第三电极131、第五电极151、第六电极161、第八电极171、第九电极181、第十电极191、第三绝缘材料221、第四绝缘材料231、第五绝缘材料241、第五电极重掺杂欧姆接触区411、第一耗尽区域431、第六电极重掺杂欧姆接触区421、第二耗尽区域441、第三耗尽区域491、第九电极重掺杂欧姆接触区481以及第二导电类型半导体461；耗尽型PMOS结构按照第五电极重掺杂欧姆接触区411、第一耗尽区域431都跟第三绝缘材料221相互接触、连接在一起，第六电极重掺杂欧姆接触区421、第二耗尽区域441位于第三绝缘材料221与第四绝缘材料231之间，第九电极重掺杂欧姆接触区481、第三耗尽区域491位于第四绝缘材料231与第五绝缘材料241之间的方式设置。
本实施例中，第九电极重掺杂欧姆接触区481的体积分别与第五电极重掺杂欧姆接触区411和第六电极重掺杂欧姆接触区421相同；第三耗尽区域491的体积分别与第一耗尽区域431和第二耗尽区域441相同；第五绝缘材料241的体积分别与第二绝缘材料211、第三绝缘材料221和第四绝缘材料231相同；第四电极基区401和第一晶体管发射区311的长度均为7微米；第一晶体管基区451的长度为8微米；第二导电类型半导体461的长度为6微米。本实施例中导通压降略微增大，关断损耗进一步减小。
本实施例中，所述晶闸管区包括第一晶体管发射区311、第一晶体管基区451、第一晶体管集电极区321、缓冲区331、阳极发射区471以及第七电极101；
所述第一晶体管发射区311设置于所述第四电极基区401下端，所述第一晶体管基区451设置于所述第一晶体管发射区311和第二绝缘材料211下端；所述第一晶体管集电极区321设置于所述第一绝缘材料201、第一晶体管基区451和第二导电类型半导体461下端，所述缓冲区331和阳极发射区471依次设置在所述第一晶体管集电极区321下端，所述第七电极101设置于所述阳极发射区471下端，所述第一晶体管基区451与所述第二导电类型半导体461相邻。
本实施例中，所述第一绝缘材料201、第二绝缘材料211、第三绝缘材料221、第四绝缘材料231以及第五绝缘材料241的横截面均为矩形，所述第一绝缘材料201的横截面面积大于第二绝缘材料211、第三绝缘材料221、第四绝缘材料231以及第五绝缘材料241的横截面面积，所述第二绝缘材料211、第三绝缘材料221、第四绝缘材料231以及第五绝缘材料241的横截面面积相同。
本实施例中，所述第一绝缘材料201、第二绝缘材料211、第三绝缘材料221、第四绝缘材料231以及第五绝缘材料241均为二氧化硅；所述第四电极重掺杂欧姆接触区301、第一晶体管集电极区321以及缓冲区331均为N型掺杂的硅；所述第四电极基区401、第五电极重掺杂欧姆接触区411、第六电极重掺杂欧姆接触区421、第一耗尽区域431、第二耗尽区域441、第二导电类型半导体461、第九电极重掺杂欧姆接触区481、第三耗尽区域491、第一晶体管基区451以及阳极发射区471均为P型掺杂的硅。
本实施例中，所述第二电极121、第三电极131、第八电极171和第十电极191的体积相同；所述第四电极基区401的长度与所述第一晶体管发射区311的长度相同；所述第五电极重掺杂欧姆接触区411的长度与第一耗尽区域431、第六电极重掺杂欧姆接触区421、第二耗尽区域441、第九电极重掺杂欧姆接触区481、第三耗尽区域491的长度相同；所述第一晶体管集电极区321的长度分别与缓冲区331以及阳极发射区471的长度相同；所述第一绝缘材料201的长度分别与第二绝缘材料211、第三绝缘材料221、第四绝缘材料231和第五绝缘材料241的长度相同；所述第四电极基区401的厚度与第五电极重掺杂欧姆接触区411、第六电极重掺杂欧姆接触区421、第九电极重掺杂欧姆接触区481的厚度相同；所述第一晶体管发射区311的厚度与第一耗尽区域431、第二耗尽区域441和第三耗尽区域491的厚度相同；所述第一晶体管基区451的厚度与第二导电类型半导体461的厚度相同；所述第二绝缘材料211的厚度与第三绝缘材料221、第四绝缘材料231和第五绝缘材料241的厚度相同。
本实施例中，第四电极基区401和第一晶体管发射区311的长度均为7微米；第五电极重掺杂欧姆接触区411、第一耗尽区域431、第六电极重掺杂欧姆接触区421、第二耗尽区域441、第九电极重掺杂欧姆接触区481、第三耗尽区域491的长度均为1微米；第一晶体管集电极区321、缓冲区331、阳极发射区471的长度均为15微米；第四电极基区401和第五电极重掺杂欧姆接触区411、第六电极重掺杂欧姆接触区421、第九电极重掺杂欧姆接触区481的厚度均为1微米；第一晶体管发射区311和第一耗尽区域431、第二耗尽区域441、第三耗尽区域491的厚度均为3微米；第一晶体管基区451的厚度为1微米，长度为8微米；第二导电类型半导体461的厚度为1微米，长度为6微米；第二绝缘材料211、第三绝缘材料221、第四绝缘材料231、第五绝缘材料241的厚度为4.2微米，长度为1微米；第一绝缘材料201的厚度为5.3微米，长度为1微米；耗尽型PMOS区具体按照第五电极重掺杂欧姆接触区411、第一耗尽区域431都跟第三绝缘材料221相互接触、连接在一起，第六电极重掺杂欧姆接触区421、第二耗尽区域441位于第三绝缘材料221与第四绝缘材料231之间，第九电极重掺杂欧姆接触区481、第三耗尽区域491位于第四绝缘材料231与第五绝缘材料241之间的方式设置；耗尽型PMOS区下端为第二导电类型半导体461；第一绝缘材料201设置在远离第二导电类型半导体461的一端。本实施例中导通压降减小，关断损耗略微增大。
本实施例中，本发明在常规功率半导体器件的基础上，利用载流子分流原理，引入掺杂浓度不同的第一晶体管基区451和第二导电类型半导体461。两个区域由于浓度差的存在，可以在器件工作的过程中成功将电子与空穴载流子分开。将载流子分开后，可以有效降低器件导通时的电导调制效应，更快达到电流饱和。且在开启过程中，减少了载流子在栅电极附近的积累，使得开启瞬态的过冲电流减小。同时，还引入了耗尽型PMOS结构，第三电极131、第五电极151、第六电极161、第八电极171、第九电极181、第十电极191、第三绝缘材料221、第四绝缘材料231、第五绝缘材料241、第五电极重掺杂欧姆接触区411、第一耗尽区域431、第六电极重掺杂欧姆接触区421、第二耗尽区域441、第九电极重掺杂欧姆接触区481、第三耗尽区域491以及第二导电类型半导体461组成三个耗尽型PMSO结构，关断时，形成过剩载流子快速抽取通道，将器件内部的过剩载流子快速抽走，使得关断损耗减小。本发明有效的解决了导通压降与关断损耗之间的矛盾关系，提高了器件在开启与关断时的性能。
实施例4
如图8所示，本发明提供了一种混合型载流子控制器件，包括主要工作单元以及至少一个耗尽型PMOS结构；所述主要工作单元包括栅控区以及晶闸管区，所述栅控区、耗尽型PMOS区以及晶闸管区从上而下设置，各所述耗尽型PMOS结构以相邻的形式并列设置。
本实施例中，所述栅控区包括第一电极111、第一绝缘材料201、第二绝缘材料211、第四电极141、第四电极重掺杂欧姆接触区301以及第四电极基区401；所述第一电极111设置于所述第一绝缘材料201内，所述第四电极141设置于所述第一绝缘材料201与第二绝缘材料211之间，所述第四电极基区401设置于所述第四电极141下端，第四电极重掺杂欧姆接触区301设置在所述第四电极基区401内靠近第一绝缘材料201一侧。
本实施例中，所述耗尽型PMOS区均包括第三电极131、第五电极151、第三绝缘材料221、第五电极重掺杂欧姆接触区411、第一耗尽区域431以及第二导电类型半导体461；耗尽型PMOS结构按照第五电极重掺杂欧姆接触区411、第一耗尽区域431都跟第三绝缘材料221相互接触、连接在一起的方式设置。
本实施例中，第二绝缘材料211的体积与第三绝缘材料221相同；第四电极基区401和第一晶体管发射区311的长度均为11微米；第一晶体管基区451的长度为12微米；第二导电类型半导体461的长度为2微米。本实施例中由于第二绝缘材料211内并没有加入电极，因此只起到一个隔离的作用。本发明中的NMOS管数量减少，导通时的电子注入量减少，开启速度变慢。但是，由于耗尽型PMOS的结构依然存在，可以快速把过剩载流子给抽走，故关断损耗减小。
本实施例中，所述晶闸管区包括第一晶体管发射区311、第一晶体管基区451、第一晶体管集电极区321、缓冲区331、阳极发射区471以及第七电极101；
所述第一晶体管发射区311设置于所述第四电极基区401下端，所述第一晶体管基区451设置于所述第一晶体管发射区311和第二绝缘材料211下端；所述第一晶体管集电极区321设置于所述第一绝缘材料201、第一晶体管基区451和第二导电类型半导体461下端，所述缓冲区331和阳极发射区471依次设置在所述第一晶体管集电极区321下端，所述第七电极101设置于所述阳极发射区471下端，所述第一晶体管基区451与所述第二导电类型半导体461相邻。
本实施例中，所述第一绝缘材料201、第二绝缘材料211、第三绝缘材料221、的横截面均为矩形，所述第一绝缘材料201的横截面面积大于第二绝缘材料211、第三绝缘材料221的横截面面积，所述第二绝缘材料211、第三绝缘材料221、的横截面面积相同。
本实施例中，所述第一绝缘材料201、第二绝缘材料211、第三绝缘材料221、均为二氧化硅；所述第四电极重掺杂欧姆接触区301、第一晶体管发射区311、第一晶体管集电极区321以及缓冲区331均为N型掺杂的硅；所述第四电极基区401、第五电极重掺杂欧姆接触区411、第一耗尽区域431、第二导电类型半导体461、第一晶体管基区451以及阳极发射区471均为P型掺杂的硅。
本实施例中，所述第四电极基区401的长度与所述第一晶体管发射区311的长度相同；所述第五电极重掺杂欧姆接触区411的长度与第一耗尽区域431的长度相同；所述第一晶体管集电极区321的长度分别与缓冲区331以及阳极发射区471的长度相同；所述第一绝缘材料201的长度分别与第二绝缘材料211、第三绝缘材料221的长度相同；所述第四电极基区401的厚度与第五电极重掺杂欧姆接触区411的厚度相同；所述第一晶体管发射区311的厚度与第一耗尽区域431的厚度相同；所述第一晶体管基区451的厚度与第二导电类型半导体461的厚度相同；所述第二绝缘材料211的厚度与第三绝缘材料221的厚度相同。
本实施例中，第四电极基区401和第一晶体管发射区311的长度均为11微米；第五电极重掺杂欧姆接触区411、第一耗尽区域431的长度均为1微米；第一晶体管集电极区321、缓冲区331、阳极发射区471的长度均为15微米；第四电极基区401和第五电极重掺杂欧姆接触区411的厚度均为1微米；第一晶体管发射区311和第一耗尽区域431的厚度均为3微米；第一晶体管基区451的厚度为1微米，长度为12微米；第二导电类型半导体461的厚度为1微米，长度为2微米；第二绝缘材料211、第三绝缘材料221的厚度为4.2微米，长度为1微米；第一绝缘材料201的厚度为5.3微米，长度为1微米；耗尽型PMOS区具体按照第五电极重掺杂欧姆接触区411、第一耗尽区域431都跟第三绝缘材料221相互接触、连接在一起的方式设置。
本实施例中，本发明在常规功率半导体器件的基础上，利用载流子分流原理，引入掺杂浓度不同的第一晶体管基区451和第二导电类型半导体461。两个区域由于浓度差的存在，可以在器件工作的过程中成功将电子与空穴载流子分开。将载流子分开后，可以有效降低器件导通时的电导调制效应，更快达到电流饱和。且在开启过程中，减少了载流子在栅电极附近的积累，使得开启瞬态的过冲电流减小。同时，引入第二绝缘材料211，将器件的主要工作区域跟载流子抽取通道分开。使得关断时，载流子能够全部进入耗尽型PMOS结构中，被快速的抽走，拖尾电流减小。本发明改善了导通压降与关断损耗之间的折衷关系，提高了器件在开启与关断时的性能。
实施例5
如图9所示，本发明提供了一种混合型载流子控制器件，包括主要工作单元以及至少一个耗尽型PMOS结构；所述主要工作单元包括栅控区以及晶闸管区，所述栅控区、耗尽型PMOS区以及晶闸管区从上而下设置，各所述耗尽型PMOS结构以相邻的形式并列设置。
本实施例中，所述栅控区包括第一电极111、第一绝缘材料201、第二电极121、第二绝缘材料211、第四电极141、第四电极重掺杂欧姆接触区301以及第四电极基区401；
所述第一电极111设置于所述第一绝缘材料201内，所述第二电极121设置于所述第二绝缘材料211内，所述第四电极基区401设置于所述第四电极141下端，两个所述第四电极重掺杂欧姆接触区301分别设置在所述第四电极基区401内以及第一绝缘材料201和第二绝缘材料211的侧边。
本实施例中，各所述耗尽型PMOS区包括第三电极131、第五电极151、第三绝缘材料221、第五电极重掺杂欧姆接触区411、第一耗尽区域431以及第二导电类型半导体461；各所述耗尽型PMOS区按第五电极重掺杂欧姆接触区411、第一耗尽区域431都跟第三绝缘材料221相接触、连接在一起的形式设置。
所述第三电极131设置于所述第三绝缘材料221内，所述第五电极151设置在所述第三绝缘材料221和第二绝缘材料211间，所述第五电极重掺杂欧姆接触区411设置在所述第五电极151下端，所述第一耗尽区域431设置在所述第五电极重掺杂欧姆接触区411下端，所述第二导电类型半导体461设置在所述第一耗尽区域431和第三绝缘材料221下端，所述晶闸管区与所述第二导电类型半导体461相邻，所述第一绝缘材料201设置在远离所述第二导电类型半导体461的一端。
本实施例中，所述晶闸管区包括第一晶体管发射区311、第一晶体管基区451、第一晶体管集电极区321、缓冲区331、阳极发射区471以及第七电极101；
所述第一晶体管发射区311设置于所述第四电极基区401下端，所述第一晶体管基区451设置于所述第一晶体管发射区311和第二绝缘材料211下端；所述第一晶体管集电极区321设置于所述第一绝缘材料201、第一晶体管基区451和第二导电类型半导体461下端，所述缓冲区331和阳极发射区471依次设置在所述第一晶体管集电极区321下端，所述第七电极101设置于所述阳极发射区471下端，所述第一晶体管基区451与所述第二导电类型半导体461相邻。
本实施例中，所述第一绝缘材料201、第二绝缘材料211以及第三绝缘材料221的横截面均为矩形，所述第一绝缘材料201的横截面面积大于第二绝缘材料211以及第三绝缘材料221的横截面面积，所述第二绝缘材料211以及第三绝缘材料221的横截面面积相同。
本实施例中，所述第一绝缘材料201、第二绝缘材料211以及第三绝缘材料221均为二氧化硅；所述第四电极重掺杂欧姆接触区301、第一晶体管发射区311、第一晶体管集电极区321以及缓冲区331均为N型掺杂的硅；所述第四电极基区401、第五电极重掺杂欧姆接触区411、第一耗尽区域431、第二导电类型半导体461、第一晶体管基区451以及阳极发射区471均为P型掺杂的硅。
本实施例中，所述第二电极121和第三电极131的体积相同；所述第四电极基区401的长度与所述第一晶体管发射区311的长度相同；所述第五电极重掺杂欧姆接触区411的长度与第一耗尽区域431的长度相同；所述第一晶体管集电极区321的长度分别与缓冲区331以及阳极发射区471的长度相同；所述第一绝缘材料201的长度分别与第二绝缘材料211以及第三绝缘材料221的长度相同；所述第四电极基区401的厚度与第五电极重掺杂欧姆接触区411的厚度相同；所述第一晶体管发射区311的厚度要比第一耗尽区域431的厚度小；所述第一晶体管基区451的厚度要比第二导电类型半导体461的厚度大；所述第二绝缘材料211的厚度与第三绝缘材料221的厚度相同。
本实施例中，第四电极基区401和第一晶体管发射区311的长度均为11微米；第五电极重掺杂欧姆接触区411、第一耗尽区域431的长度均为1微米；第一晶体管集电极区321、缓冲区331、阳极发射区471的长度均为15微米；第四电极基区401和第五电极重掺杂欧姆接触区411的厚度均为1微米；第一晶体管发射区311和第一耗尽区域431的厚度均为2微米；第一晶体管基区451的厚度为2微米，长度为12微米；第二导电类型半导体461的厚度为1微米，长度为2微米；第二绝缘材料211、第三绝缘材料221的厚度为4.2微米，长度为1微米；第一绝缘材料201的厚度为5.3微米，长度为1微米；耗尽型PMOS区具体按照第五电极重掺杂欧姆接触区411、第一耗尽区域431都跟第三绝缘材料221相接触、连接在一起的形式设置；耗尽型PMOS区下端为第二导电类型半导体461；第一绝缘材料201设置在远离第二导电类型半导体461的一端。本实施例中导通压降减小，关断损耗也比较小。
本实施例中，本发明在基本功率半导体器件的基础上，结合电子与空穴载流子的分流原理，引入掺杂浓度和面积都不相同的P型区域：第一晶体管基区451和第二导电类型半导体461。利用两个P型区域之间形成的浓度差，使得本发明能够实现载流子分流的功能。另外，在本发明结构顶部右侧区域，引入低掺杂的P型区域，形成耗尽型PMOS结构(第三电极131、第五电极151、第三绝缘材料221、第五电极重掺杂欧姆接触区411、第一耗尽区域431以及第二导电类型半导体461构成一个耗尽型PMOS结构)。本发明在导通时，导通压降小。在开启瞬态，由于电子与空穴载流子分流的作用，在栅电极附近积累的电荷量减少，因此，开启瞬态产生的过冲电流变小，抗电磁干扰能力变强，有效的保护了器件结构，使得器件能够安全工作。同时，关断时，本发明引入的耗尽型PMOS结构形成一条通道，能快速将器件内的过剩载流子抽走，有效解决了导通压降与关断损耗之间的矛盾关系，提高了器件在开启与关断时的性能。
实施例6
如图10所示，本发明提供了一种混合型载流子控制器件，包括主要工作单元以及至少一个耗尽型PMOS结构；所述主要工作单元包括栅控区以及晶闸管区，所述栅控区、耗尽型PMOS区以及晶闸管区从上而下设置，各所述耗尽型PMOS结构以相邻的形式并列设置。
本实施例中，所述栅控区包括第一电极111、第一绝缘材料201、第二电极121、第二绝缘材料211、第四电极141、第四电极重掺杂欧姆接触区301以及第四电极基区401；
所述第一电极111设置于所述第一绝缘材料201内，所述第二电极121设置于所述第二绝缘材料211内，所述第四电极基区401设置于所述第四电极141下端，两个所述第四电极重掺杂欧姆接触区301分别设置在所述第四电极基区401内以及第一绝缘材料201和第二绝缘材料211的侧边。
本实施例中，各所述耗尽型PMOS区均包括第三电极131、第五电极151、第三绝缘材料221、第五电极重掺杂欧姆接触区411、第一耗尽区域431以及第二导电类型半导体461；各所述耗尽型PMOS区按第五电极重掺杂欧姆接触区411、第一耗尽区域431都跟第三绝缘材料221相接触、连接在一起的形式设置。
所述第三电极131设置于所述第三绝缘材料221内，所述第五电极151设置在所述第三绝缘材料221和第二绝缘材料211之间，所述第五电极重掺杂欧姆接触区411设置在所述第五电极151下端，所述第一耗尽区域431设置在所述第五电极重掺杂欧姆接触区411下端，所述第二导电类型半导体461设置在所述第一耗尽区域431和第三绝缘材料221下端，所述晶闸管区与所述第二导电类型半导体461相邻，所述第一绝缘材料201设置在远离所述第二导电类型半导体461的一端。
本实施例中，所述晶闸管区包括第一晶体管发射区311、第一晶体管基区451、第一晶体管集电极区321、缓冲区331、阳极发射区471以及第七电极101；
所述第一晶体管发射区311设置于所述第四电极基区401下端，所述第一晶体管基区451设置于所述第一晶体管发射区311和第二绝缘材料211下端；所述第一晶体管集电极区321设置于所述第一绝缘材料201、第一晶体管基区451和第二导电类型半导体461下端，所述缓冲区331和阳极发射区471依次设置在所述第一晶体管集电极区321下端，所述第七电极101设置于所述阳极发射区471下端，所述第一晶体管基区451与所述第二导电类型半导体461相邻。
本实施例中，所述第一绝缘材料201、第二绝缘材料211以及第三绝缘材料221的横截面均为矩形，所述第一绝缘材料201的横截面面积大于第二绝缘材料211以及第三绝缘材料221的横截面面积，所述第二绝缘材料211的横截面面积大于第三绝缘材料221的横截面面积。
本实施例中，所述第一绝缘材料201、第二绝缘材料211以及第三绝缘材料221均为二氧化硅；所述第四电极重掺杂欧姆接触区301、第一晶体管发射区311、第一晶体管集电极区321以及缓冲区331均为N型掺杂的硅；所述第四电极基区401、第五电极重掺杂欧姆接触区411、第一耗尽区域431、第二导电类型半导体461、第一晶体管基区451以及阳极发射区471均为P型掺杂的硅。
本实施例中，所述第二电极121的体积比第三电极131的体积大；所述第四电极基区401的长度与所述第一晶体管发射区311的长度相同；所述第五电极重掺杂欧姆接触区411的长度与第一耗尽区域431的长度相同；所述第一晶体管集电极区321的长度分别与缓冲区331以及阳极发射区471的长度相同；所述第一绝缘材料201的长度分别与第二绝缘材料211以及第三绝缘材料221的长度相同；所述第四电极基区401的厚度与第五电极重掺杂欧姆接触区411的厚度相同；所述第一晶体管发射区311的厚度要比第一耗尽区域431的厚度大；所述第一晶体管基区451的厚度要比第二导电类型半导体461的厚度小；所述第二绝缘材料211的厚度大于第三绝缘材料221的厚度。
本实施例中，第四电极基区401和第一晶体管发射区311的长度均为11微米；第五电极重掺杂欧姆接触区411、第一耗尽区域431的长度均为1微米；第一晶体管集电极区321、缓冲区331、阳极发射区471的长度均为15微米；第四电极基区401和第五电极重掺杂欧姆接触区411的厚度均为1微米；第一晶体管发射区311的厚度为3微米；第一耗尽区域431的厚度为2微米；第一晶体管基区451的厚度为1微米，长度为12微米；第二导电类型半导体461的厚度为2微米，长度为2微米；第二绝缘材料211的厚度为4.2微米，长度为1微米；第三绝缘材料221的厚度为3.2微米，长度为1微米；第一绝缘材料201的厚度为5.3微米，长度为1微米；耗尽型PMOS区具体按照第五电极重掺杂欧姆接触区411、第一耗尽区域431都跟第三绝缘材料221相接触、连接在一起的形式设置；耗尽型PMOS区下端为第二导电类型半导体461；第一绝缘材料201设置在远离第二导电类型半导体461的一端。本实施例中导通压降减小，关断损耗也比较小。
本实施例中，本发明在基本功率半导体器件的基础上，结合电子与空穴载流子的分流原理，引入掺杂浓度和面积都不相同的P型区域：第一晶体管基区451和第二导电类型半导体461。利用两个P型区域形成的浓度差，使得本发明能够实现载流子分流的功能。另外，在本发明结构顶部右侧区域，引入低掺杂的P型区域，形成耗尽型PMOS结构(第三电极131、第五电极151、第三绝缘材料221、第五电极重掺杂欧姆接触区411、第一耗尽区域431以及第二导电类型半导体461构成一个耗尽型PMOS结构)。本发明在导通时，导通压降小。在开启瞬态，由于电子与空穴载流子分流的作用，在栅电极附近积累的电荷量减少，因此，开启瞬态产生的过冲电流变小，抗电磁干扰能力变强，有效的保护了器件结构，使得器件能够安全工作。同时，关断时，本发明引入的耗尽型PMOS结构形成载流子快速抽取通道，加快了关断时的电流下降速度，使得拖尾效应减弱，关断损耗减小，有效提高了导通压降与关断损耗之间的折衷关系，提高了器件的性能。
实施例7
如图11所示，本发明提供了一种混合型载流子控制器件，包括主要工作单元以及至少一个耗尽型PMOS结构；所述主要工作单元包括栅控区以及晶闸管区，所述栅控区、耗尽型PMOS区以及晶闸管区从上而下设置，各所述耗尽型PMOS结构以相邻的形式并列设置。
本实施例中，所述栅控区包括第一电极111、第一绝缘材料201、第二电极121、第二绝缘材料211、第四电极141、第四电极重掺杂欧姆接触区301以及第四电极基区401；
所述第一电极111设置于所述第一绝缘材料201内，所述第二电极121设置于所述第二绝缘材料211内，所述第四电极基区401设置于所述第四电极141下端，两个所述第四电极重掺杂欧姆接触区301分别设置在所述第四电极基区401内以及第一绝缘材料201和第二绝缘材料211的侧边。
本实施例中，各所述耗尽型PMOS区均包括第三电极131、第五电极151、第三绝缘材料221、第五电极重掺杂欧姆接触区411、第一耗尽区域431以及第二导电类型半导体461；各所述耗尽型PMOS区按第五电极重掺杂欧姆接触区411、第一耗尽区域431都跟第三绝缘材料221相接触、连接在一起的形式设置。
所述第三电极131设置于所述第三绝缘材料221内，所述第五电极151设置在所述第三绝缘材料221和第二绝缘材料211间，所述第五电极重掺杂欧姆接触区411设置在所述第五电极151下端，所述第一耗尽区域431设置在所述第五电极重掺杂欧姆接触区411下端，所述第二导电类型半导体461设置在所述第一耗尽区域431和第三绝缘材料221下端，所述晶闸管区与所述第二导电类型半导体461相邻，所述第一绝缘材料201设置在远离所述第二导电类型半导体461的一端。
本实施例中，所述晶闸管区包括第一晶体管发射区311、第一晶体管基区451、第一晶体管集电极区321、缓冲区331、阳极发射区471以及第七电极101；
所述第一晶体管发射区311设置于所述第四电极基区401下端，所述第一晶体管基区451设置于所述第一晶体管发射区311和第二绝缘材料211下端；所述第一晶体管集电极区321设置于所述第一绝缘材料201、第一晶体管基区451和第二导电类型半导体461下端，所述缓冲区331和阳极发射区471依次设置在所述第一晶体管集电极区321下端，所述第七电极101设置于所述阳极发射区471下端，所述第一晶体管基区451与所述第二导电类型半导体461相邻。
本实施例中，所述第一绝缘材料201、第二绝缘材料211以及第三绝缘材料221的横截面均为矩形，所述第一绝缘材料201的横截面面积大于第二绝缘材料211以及第三绝缘材料221的横截面面积，所述第二绝缘材料211以及第三绝缘材料221的横截面面积相同。
本实施例中，所述第一绝缘材料201、第二绝缘材料211以及第三绝缘材料221均为二氧化硅；所述第四电极重掺杂欧姆接触区301、第一晶体管发射区311、第一晶体管集电极区321以及缓冲区331均为N型掺杂的硅；所述第四电极基区401、第五电极重掺杂欧姆接触区411、第一耗尽区域431、第二导电类型半导体461、第一晶体管基区451以及阳极发射区471均为P型掺杂的硅。
本实施例中，所述第二电极121和第三电极131的体积相同；所述第四电极基区401的长度与所述第一晶体管发射区311的长度相同；所述第五电极重掺杂欧姆接触区411的长度与第一耗尽区域431的长度相同；所述第一晶体管集电极区321的长度分别与缓冲区331以及阳极发射区471的长度相同；所述第一绝缘材料201的长度分别与第二绝缘材料211以及第三绝缘材料221的长度相同；所述第四电极基区401的厚度与第五电极重掺杂欧姆接触区411的厚度相同；所述第一晶体管发射区311的厚度要比第一耗尽区域431的厚度大；所述第一晶体管基区451的厚度要第二导电类型半导体461的厚度小；所述第二绝缘材料211的厚度与第三绝缘材料221的厚度相同。
本实施例中，第四电极基区401和第一晶体管发射区311的长度均为11微米；第五电极重掺杂欧姆接触区411、第一耗尽区域431的长度均为1微米；第一晶体管集电极区321、缓冲区331、阳极发射区471的长度均为15微米；第四电极基区401和第五电极重掺杂欧姆接触区411的厚度均为1微米；第一晶体管发射区311的厚度为3微米；第一耗尽区域431的厚度为2微米；第一晶体管基区451的厚度为1微米，长度为12微米；第二导电类型半导体461的厚度为2微米，长度为2微米；第二绝缘材料211、第三绝缘材料221的厚度为4.2微米，长度为1微米；第一绝缘材料201的厚度为5.3微米，长度为1微米；耗尽型PMOS区具体按照第五电极重掺杂欧姆接触区411、第一耗尽区域431都跟第三绝缘材料221相接触、连接在一起的形式设置；耗尽型PMOS区下端为第二导电类型半导体461；第一绝缘材料201设置在远离第二导电类型半导体461的一端。本实施例中导通压降减小，关断损耗也比较小。
本实施例中，本发明在常规功率半导体器件的基础上，结合电子与空穴载流子的分流原理，引入掺杂浓度与面积都不相同的P型区域：第一晶体管基区451和第二导电类型半导体461。利用两个P型区域形成的浓度差，使得本发明能够实现载流子分流的功能。另外，在本发明结构顶部右侧区域，引入低掺杂的P型区域，形成耗尽型PMOS结构。本发明在导通时，导通压降小。在开启瞬态，由于电子与空穴载流子分流的作用，在栅电极附近积累的电荷量减少，因此，开启瞬态产生的过冲电流变小，抗电磁干扰能力变强，有效的保护了器件结构，使得器件能够安全工作。同时，关断时，本发明引入的耗尽型PMOS结构提供了一条通道，能快速将器件内的过剩载流子抽走，有效降低了器件的关断损耗，提高了器件在开启与关断时的性能。
实施例8
如图12所示，本发明提供了一种混合型载流子控制器件，包括主要工作单元以及至少一个耗尽型PMOS结构；所述主要工作单元包括栅控区以及晶闸管区，所述栅控区、耗尽型PMOS区以及晶闸管区从上而下设置，各所述耗尽型PMOS结构以相邻的形式并列设置。
本实施例中，所述栅控区包括第一电极111、第一绝缘材料201、第二电极121、第二绝缘材料211、第四电极141、第四电极重掺杂欧姆接触区301以及第四电极基区401；
所述第一电极111设置于所述第一绝缘材料201内，所述第二电极121设置于所述第二绝缘材料211内，所述第四电极基区401设置于所述第四电极141下端，两个所述第四电极重掺杂欧姆接触区301分别设置在所述第四电极基区401内以及第一绝缘材料201和第二绝缘材料211的侧边。
本实施例中，各所述耗尽型PMOS区均包括第三电极131、第五电极151、第三绝缘材料221、第五电极重掺杂欧姆接触区411、第一耗尽区域431以及第二导电类型半导体461；各所述耗尽型PMOS区按第五电极重掺杂欧姆接触区411、第一耗尽区域431都跟第三绝缘材料221相接触、连接在一起的形式设置。
所述第三电极131设置于所述第三绝缘材料221内，所述第五电极151设置在所述第三绝缘材料221和第二绝缘材料211间，所述第五电极重掺杂欧姆接触区411设置在所述第五电极151下端，所述第一耗尽区域431设置在所述第五电极重掺杂欧姆接触区411下端，所述第二导电类型半导体461设置在所述第一耗尽区域431、第二绝缘材料211和第三绝缘材料221下端，所述晶闸管区与所述第二导电类型半导体461相邻，所述第一绝缘材料201设置在远离所述第二导电类型半导体461的一端。
本实施例中，所述晶闸管区包括第一晶体管发射区311、第一晶体管基区451、第一晶体管集电极区321、缓冲区331、阳极发射区471以及第七电极101；
所述第一晶体管发射区311设置于所述第四电极基区401下端，所述第一晶体管基区451设置于所述第一晶体管发射区311下端；所述第一晶体管集电极区321设置于所述第一绝缘材料201、第一晶体管基区451和第二导电类型半导体461下端，所述缓冲区331和阳极发射区471依次设置在所述第一晶体管集电极区321下端，所述第七电极101设置于所述阳极发射区471下端，所述第一晶体管基区451与所述第二导电类型半导体461相邻。
本实施例中，所述第一绝缘材料201、第二绝缘材料211以及第三绝缘材料221的横截面均为矩形，所述第一绝缘材料201的横截面面积大于第二绝缘材料211以及第三绝缘材料221的横截面面积，所述第二绝缘材料211以及第三绝缘材料221的横截面面积相同。
本实施例中，所述第一绝缘材料201、第二绝缘材料211以及第三绝缘材料221均为二氧化硅；所述第四电极重掺杂欧姆接触区301、第一晶体管发射区311、第一晶体管集电极区321以及缓冲区331均为N型掺杂的硅；所述第四电极基区401、第五电极重掺杂欧姆接触区411、第一耗尽区域431、第二导电类型半导体461、第一晶体管基区451以及阳极发射区471均为P型掺杂的硅。
本实施例中，所述第二电极121和第三电极131的体积相同；所述第四电极基区401的长度与所述第一晶体管发射区311、第一晶体管基区451的长度相同；所述第五电极重掺杂欧姆接触区411的长度与第一耗尽区域431的长度相同；所述第一晶体管集电极区321的长度分别与缓冲区331以及阳极发射区471的长度相同；所述第一绝缘材料201的长度分别与第二绝缘材料211以及第三绝缘材料221的长度相同；所述第四电极基区401的厚度与第五电极重掺杂欧姆接触区411的厚度相同；所述第一晶体管发射区311的厚度与第一耗尽区域431的厚度相同；所述第一晶体管基区451的厚度与第二导电类型半导体461的厚度相同；所述第二绝缘材料211的厚度与第三绝缘材料221的厚度相同。
本实施例中，第四电极基区401和第一晶体管发射区311的长度均为11微米；第五电极重掺杂欧姆接触区411、第一耗尽区域431的长度均为1微米；第一晶体管集电极区321、缓冲区331、阳极发射区471的长度均为15微米；第四电极基区401和第五电极重掺杂欧姆接触区411的厚度均为1微米；第一晶体管发射区311和第一耗尽区域431的厚度均为3微米；第一晶体管基区451的厚度为1微米，长度为11微米；第二导电类型半导体461的厚度为1微米，长度为3微米；第二绝缘材料211、第三绝缘材料221的厚度为4.2微米，长度为1微米；第一绝缘材料201的厚度为5.3微米，长度为1微米；耗尽型PMOS区具体按照第五电极重掺杂欧姆接触区411、第一耗尽区域431都跟第三绝缘材料221相接触、连接在一起的形式设置；耗尽型PMOS区下端为第二导电类型半导体461；第一绝缘材料201设置在远离第二导电类型半导体461的一端。本实施例中导通压降减小，关断损耗也比较小。
本实施例中，本发明在常规功率半导体器件的基础上，结合电子与空穴载流子的分流原理，引入掺杂浓度和面积都不相同的P型区域：第一晶体管基区451和第二导电类型半导体461。利用两个P型区域形成的浓度差，使得本发明能够实现载流子分流的功能。另外，在本发明结构顶部右侧区域，引入低掺杂的P型区域，形成耗尽型PMOS结构。本发明在导通时，导通压降小。在开启瞬态，由于电子与空穴载流子分流的作用，在栅电极附近积累的电荷量减少，因此，开启瞬态产生的过冲电流变小，抗电磁干扰能力变强，有效的保护了器件。同时，关断时，本发明引入的耗尽型PMOS结构能快速将器件内的过剩载流子抽走，改善了导通压降与关断损耗之间的折衷关系，提高了器件在开启与关断时的性能。
实施例9
如图13所示，本发明提供了一种混合型载流子控制器件，包括主要工作单元以及至少一个耗尽型PMOS结构；所述主要工作单元包括栅控区以及晶闸管区，所述栅控区、耗尽型PMOS区以及晶闸管区从上而下设置，各所述耗尽型PMOS结构以相邻的形式并列设置。
本实施例中，所述栅控区包括第一电极111、第一绝缘材料201、第二电极121、第二绝缘材料211、第四电极141、第四电极重掺杂欧姆接触区301以及第四电极基区401；
所述第一电极111设置于所述第一绝缘材料201内，所述第二电极121设置于所述第二绝缘材料211内，所述第四电极基区401设置于所述第四电极141下端，两个所述第四电极重掺杂欧姆接触区301分别设置在所述第四电极基区401内以及第一绝缘材料201和第二绝缘材料211的侧边。
本实施例中，各所述耗尽型PMOS区均包括第三电极131、第五电极151、第三绝缘材料221、第五电极重掺杂欧姆接触区411、第一耗尽区域431以及第二导电类型半导体461；各所述耗尽型PMOS区按第五电极重掺杂欧姆接触区411、第一耗尽区域431都跟第三绝缘材料221相接触、连接在一起的形式设置。
所述第三电极131设置于所述第三绝缘材料221内，所述第五电极151设置在所述第三绝缘材料221和第二绝缘材料211间，所述第五电极重掺杂欧姆接触区411设置在所述第五电极151下端，所述第一耗尽区域431设置在所述第五电极重掺杂欧姆接触区411下端，所述第二导电类型半导体461设置在所述第一耗尽区域431、第二绝缘材料211、第三绝缘材料221下端，所述晶闸管区与所述第二导电类型半导体461相邻，所述第一绝缘材料201设置在远离所述第二导电类型半导体461的一端。
本实施例中，所述晶闸管区包括第一晶体管发射区311、第一晶体管基区451、第一晶体管集电极区321、缓冲区331、阳极发射区471以及第七电极101；
所述第一晶体管发射区311设置于所述第四电极基区401下端，所述第一晶体管基区451设置于所述第一晶体管发射区311下端；所述第一晶体管集电极区321设置于所述第一绝缘材料201、第一晶体管基区451和第二导电类型半导体461下端，所述缓冲区331和阳极发射区471依次设置在所述第一晶体管集电极区321下端，所述第七电极101设置于所述阳极发射区471下端，所述第一晶体管基区451与所述第二导电类型半导体461相邻。
本实施例中，所述第一绝缘材料201、第二绝缘材料211以及第三绝缘材料221的横截面均为矩形，所述第一绝缘材料201的横截面面积大于第二绝缘材料211以及第三绝缘材料221的横截面面积，所述第二绝缘材料211以及第三绝缘材料221的横截面面积相同。
本实施例中，所述第一绝缘材料201、第二绝缘材料211以及第三绝缘材料221均为二氧化硅；所述第四电极重掺杂欧姆接触区301、第一晶体管发射区311、第一晶体管集电极区321以及缓冲区331均为N型掺杂的硅；所述第四电极基区401、第五电极重掺杂欧姆接触区411、第一耗尽区域431、第二导电类型半导体461、第一晶体管基区451以及阳极发射区471均为P型掺杂的硅。
本实施例中，所述第二电极121和第三电极131的体积相同；所述第四电极基区401的长度与所述第一晶体管发射区311、第一晶体管基区451的长度相同；所述第五电极重掺杂欧姆接触区411的长度与第一耗尽区域431的长度相同；所述第一晶体管集电极区321的长度分别与缓冲区331以及阳极发射区471的长度相同；所述第一绝缘材料201的长度分别与第二绝缘材料211以及第三绝缘材料221的长度相同；所述第四电极基区401的厚度与第五电极重掺杂欧姆接触区411的厚度相同；所述第一晶体管发射区311的厚度要比第一耗尽区域431的厚度小；所述第一晶体管基区451的厚度要比第二导电类型半导体461的厚度大；所述第二绝缘材料211的厚度与第三绝缘材料221的厚度相同。
本实施例中，第四电极基区401和第一晶体管发射区311的长度均为11微米；第五电极重掺杂欧姆接触区411、第一耗尽区域431的长度均为1微米；第一晶体管集电极区321、缓冲区331、阳极发射区471的长度均为15微米；第四电极基区401和第五电极重掺杂欧姆接触区411的厚度均为1微米；第一晶体管发射区311的厚度为2微米；第一耗尽区域431的厚度均为3微米；第一晶体管基区451的厚度为2微米，长度为11微米；第二导电类型半导体461的厚度为1微米，长度为3微米；第二绝缘材料211、第三绝缘材料221的厚度为4.2微米，长度为1微米；第一绝缘材料201的厚度为5.3微米，长度为1微米；耗尽型PMOS区具体按照第五电极重掺杂欧姆接触区411、第一耗尽区域431都跟第三绝缘材料221相接触、连接在一起的形式设置；耗尽型PMOS区下端为第二导电类型半导体461；第一绝缘材料201设置在远离第二导电类型半导体461的一端。本实施例中导通压降减小，关断损耗也比较小。
本实施例中，本发明在常规功率半导体器件的基础上，结合电子与空穴载流子的分流原理，引入掺杂浓度和面积都不相同的P型区域：第一晶体管基区451和第二导电类型半导体461。利用两个P型区域形成的浓度差，使得本发明能够实现载流子分流的功能。另外，在本发明结构顶部右侧区域，引入低掺杂的P型区域，形成耗尽型PMOS结构。本发明在导通时，导通压降小。在开启瞬态，由于电子与空穴载流子分流的作用，在栅电极附近积累的电荷量减少，因此，开启瞬态产生的过冲电流变小，抗电磁干扰能力变强，有效的保护了器件结构，使得器件能够安全工作。同时，关断时，本发明引入的耗尽型PMOS结构能快速将器件内的过剩载流子抽走，有效改善了导通压降与关断损耗之间的矛盾关系。
实施例10
如图14所示，本发明提供了一种混合型载流子控制器件，包括主要工作单元以及至少一个耗尽型PMOS结构；所述主要工作单元包括栅控区以及晶闸管区，所述栅控区、耗尽型PMOS区以及晶闸管区从上而下设置，各所述耗尽型PMOS结构以相邻的形式并列设置。
本实施例中，所述栅控区包括第一电极111、第一绝缘材料201、第二电极121、第二绝缘材料211、第四电极141、第四电极重掺杂欧姆接触区301以及第四电极基区401；
所述第一电极111设置于所述第一绝缘材料201内，所述第二电极121设置于所述第二绝缘材料211内，所述第四电极基区401设置于所述第四电极141下端，两个所述第四电极重掺杂欧姆接触区301分别设置在所述第四电极基区401内以及第一绝缘材料201和第二绝缘材料211的侧边。
本实施例中，各所述耗尽型PMOS区均包括第三电极131、第五电极151、第三绝缘材料221、第五电极重掺杂欧姆接触区411、第一耗尽区域431以及第二导电类型半导体461；各所述耗尽型PMOS区按第五电极重掺杂欧姆接触区411、第一耗尽区域431都跟第三绝缘材料221相接触、连接在一起的形式设置。
所述第三电极131设置于所述第三绝缘材料221内，所述第五电极151设置在所述第三绝缘材料221和第二绝缘材料211间，所述第五电极重掺杂欧姆接触区411设置在所述第五电极151下端，所述第一耗尽区域431设置在所述第五电极重掺杂欧姆接触区411下端，所述第二导电类型半导体461设置在所述第一耗尽区域431、第二绝缘材料211、第三绝缘材料221下端，所述晶闸管区与所述第二导电类型半导体461相邻，所述第一绝缘材料201设置在远离所述第二导电类型半导体461的一端。
本实施例中，所述晶闸管区包括第一晶体管发射区311、第一晶体管基区451、第一晶体管集电极区321、缓冲区331、阳极发射区471以及第七电极101；
所述第一晶体管发射区311设置于所述第四电极基区401下端，所述第一晶体管基区451设置于所述第一晶体管发射区311下端；所述第一晶体管集电极区321设置于所述第一绝缘材料201、第一晶体管基区451和第二导电类型半导体461下端，所述缓冲区331和阳极发射区471依次设置在所述第一晶体管集电极区321下端，所述第七电极101设置于所述阳极发射区471下端，所述第一晶体管基区451与所述第二导电类型半导体461相邻。
本实施例中，所述第一绝缘材料201、第二绝缘材料211以及第三绝缘材料221的横截面均为矩形，所述第一绝缘材料201的横截面面积大于第二绝缘材料211以及第三绝缘材料221的横截面面积，所述第二绝缘材料211以及第三绝缘材料221的横截面面积相同。
本实施例中，所述第一绝缘材料201、第二绝缘材料211以及第三绝缘材料221均为二氧化硅；所述第四电极重掺杂欧姆接触区301、第一晶体管发射区311、第一晶体管集电极区321以及缓冲区331均为N型掺杂的硅；所述第四电极基区401、第五电极重掺杂欧姆接触区411、第一耗尽区域431、第二导电类型半导体461、第一晶体管基区451以及阳极发射区471均为P型掺杂的硅。
本实施例中，所述第二电极121和第三电极131的体积相同；所述第四电极基区401的长度与所述第一晶体管发射区311、第一晶体管基区451的长度相同；所述第五电极重掺杂欧姆接触区411的长度与第一耗尽区域431的长度相同；所述第一晶体管集电极区321的长度分别与缓冲区331以及阳极发射区471的长度相同；所述第一绝缘材料201的长度分别与第二绝缘材料211以及第三绝缘材料221的长度相同；所述第四电极基区401的厚度与第五电极重掺杂欧姆接触区411的厚度相同；所述第一晶体管发射区311的厚度与第一耗尽区域431的厚度相同；所述第一晶体管基区451的厚度与第二导电类型半导体461的厚度相同；所述第二绝缘材料211的厚度与第三绝缘材料221的厚度相同。
本实施例中，第四电极基区401和第一晶体管发射区311的长度均为11微米；第五电极重掺杂欧姆接触区411、第一耗尽区域431的长度均为1微米；第一晶体管集电极区321、缓冲区331、阳极发射区471的长度均为15微米；第四电极基区401和第五电极重掺杂欧姆接触区411的厚度均为1微米；第一晶体管发射区311和第一耗尽区域431的厚度均为2微米；第一晶体管基区451的厚度为2微米，长度为12微米；第二导电类型半导体461的厚度为2微米，长度为2微米；第二绝缘材料211、第三绝缘材料221的厚度为4.2微米，长度为1微米；第一绝缘材料201的厚度为5.3微米，长度为1微米；耗尽型PMOS区具体按照第五电极重掺杂欧姆接触区411、第一耗尽区域431都跟第三绝缘材料221相接触、连接在一起的形式设置；耗尽型PMOS区下端为第二导电类型半导体461；第一绝缘材料201设置在远离第二导电类型半导体461的一端。本实施例中导通压降减小，关断损耗也比较小。
本实施例中，本发明在常规功率半导体器件的基础上，结合电子与空穴载流子的分流原理，引入掺杂浓度和面积都不相同的P型区域：第一晶体管基区451和第二导电类型半导体461。利用两个P型区域形成的浓度差，使得本发明能够实现载流子分流的功能。另外，在本发明结构顶部右侧区域，引入低掺杂的P型区域，形成耗尽型PMOS结构。本发明在导通时，导通压降小。在开启瞬态，由于电子与空穴载流子分流的作用，在栅电极附近积累的电荷量减少，因此，开启瞬态产生的过冲电流变小，抗电磁干扰能力变强，有效的保护了器件结构，使得器件能够安全工作。同时，关断时，本发明引入的耗尽型PMOS结构提供载流子快速抽走的通道，降低了器件的关断损耗，有效改善了导通压降与关断损耗之间的折衷关系，提高了器件在开启与关断时的性能。
以上所述仅为本发明的较佳实施例而已，并不会限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (1)

1.一种混合型载流子控制器件，其特征在于，包括主要工作单元以及至少一个耗尽型PMOS结构；所述主要工作单元包括栅控区以及晶闸管区，所述栅控区、耗尽型PMOS区以及晶闸管区从上而下设置，各所述耗尽型PMOS结构以相邻的形式并列设置；
所述栅控区包括第一电极（111）、第一绝缘材料（201）、第二绝缘材料（211）、第四电极（141）、第四电极重掺杂欧姆接触区（301）以及第四电极基区（401）；
所述第一电极（111）设置于所述第一绝缘材料（201）内，所述第四电极基区（401）设置于所述第四电极（141）下端，所述第四电极重掺杂欧姆接触区（301）设置于所述第四电极基区（401）内，且位于所述第一绝缘材料（201）的侧边；
所述栅控区包括第一电极（111）、第一绝缘材料（201）、第二电极（121）、第二绝缘材料（211）、第四电极（141）、第四电极重掺杂欧姆接触区（301）以及第四电极基区（401）；
所述第一电极（111）设置于所述第一绝缘材料（201）内，所述第二电极（121）设置于所述第二绝缘材料（211）内，所述第四电极基区（401）设置于所述第四电极（141）下端，所述第四电极重掺杂欧姆接触区（301）设置于所述第四电极基区（401）内，且分别位于所述第一绝缘材料（201）和第二绝缘材料（211）的侧边；
各所述耗尽型PMOS区均包括第三电极（131）、第五电极（151）、第三绝缘材料（221）、第五电极重掺杂欧姆接触区（411）、第一耗尽区域（431）以及第二导电类型半导体（461）；各所述耗尽型PMOS区按所述第五电极重掺杂欧姆接触区（411）和第一耗尽区域（431）均与第三绝缘材料（221）相接触连接的形式并列设置；
所述第三电极（131）设置于所述第三绝缘材料（221）内，所述第五电极（151）设置在所述第三绝缘材料（221）和第二绝缘材料（211）间，所述第五电极重掺杂欧姆接触区（411）设置在所述第五电极（151）下端，所述第一耗尽区域（431）设置在所述第五电极重掺杂欧姆接触区（411）下端，所述第二导电类型半导体（461）设置在所述第二绝缘材料（211）、第一耗尽区域（431）和第三绝缘材料（221）下端，所述晶闸管区与所述第二导电类型半导体（461）相邻，所述第一绝缘材料（201）设置在远离所述第二导电类型半导体（461）的一端；
所述晶闸管区包括第一晶体管发射区（311）、第一晶体管基区（451）、第一晶体管集电极区（321）、缓冲区（331）、阳极发射区（471）以及第七电极（101）；
所述第一晶体管发射区（311）设置于所述第四电极基区（401）下端，所述第一晶体管基区（451）设置于所述第一晶体管发射区（311）和第二绝缘材料（211）下端；所述第一晶体管集电极区（321）设置于所述第一绝缘材料（201）、第一晶体管基区（451）和第二导电类型半导体（461）下端，所述缓冲区（331）和阳极发射区（471）依次设置在所述第一晶体管集电极区（321）下端，所述第七电极（101）设置于所述阳极发射区（471）下端，所述第一晶体管基区（451）与所述第二导电类型半导体（461）相邻；
所述第一晶体管基区（451）与所述第二导电类型半导体（461）掺杂的浓度不同。
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