CN114697675B - 解码显示***与其存储器访问方法 - Google Patents

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Abstract

一种解码显示***与其存储器访问方法。解码显示***包括多个存储器、多个显示处理核、多个解码处理核，以及映射电路。多个存储器用以记录一视频图帧的多个图帧分块。多个解码处理核并行解码多个图帧分块。映射电路耦接于多个解码处理核以及多个存储器之间。各个存储器对应记录多个图帧分块其中之一，各个显示处理核对应访问多个存储器其中之一。各个解码处理核经由映射电路访问多个存储器，且多个解码处理核依序访问多个存储器其中之一。

Description

解码显示***与其存储器访问方法
技术领域
本发明是有关于视频解码技术，且特别是有关于一种解码显示***与其存储器访问方法。
背景技术
随着可再现及储存高解码度或高清晰度视频内容的硬体的开发及传播，越来越需要对高解码度或高清晰度视频内容进行有效地编码或解码的视频编解码器。为满足此需求，国际电信联盟(ITU-T)下的视频编码专家小组VCEG(Video Coding Experts Group)与国际标准化组织ISO/IEC下的动态画像专家小组MPEG(Moving Picture Experts Group)共同开发H.265/HEVC(High Efficiency Video Coding)专案，目标为提供比H.264/AVC(Advanced Video Coding)视频压缩标准更高的编码效率。
此外，随着显示技术的进步，各式图像播放装置的尺寸越来越大，图像品质的要求也越来越高。例如，具备超高画质(UHD)解析度(例如4K、8K解析度)的显示器已经逐渐普遍。对应的，当播放图像的尺寸或解析度提高时，应用各式视频压缩标准的视频解码器必须提高处理效能，才可即时支援每秒60帧(60fps)或其他更高帧率。目前，有人提出可通过多核处理架构的并行处理来提高解码效能。其中，为了避免存储器的存储器带宽不够用，可针对各处理核配置对应的存储器来增加存储器带宽。目前有一种作法是将这些处理核以及多个存储器皆连接至***总线(System Bus)上，以透过***总线进行数据访问。然而，上述配置将明显加重***带宽消耗，对***总线带来相当大的负担。此外，于配置有多个存储器的设计中，若无法有效率且均衡地使用多个存储器的存储器带宽，也会拖累图像解码与图像显示处理的效能。
发明内容
有鉴于此，本发明提供一种解码显示***与其存储器访问方法，其可避免***总线负担超载并可均衡地使用多个存储器的存储器带宽。
本发明的一实施例提供一种解码显示***，其包括多个存储器、多个显示处理核、多个解码处理核，以及映射电路。多个存储器用以记录一视频图帧的多个图帧分块。多个解码处理核并行解码多个图帧分块。映射电路耦接于多个解码处理核以及多个存储器之间。各个存储器对应记录多个图帧分块其中之一，各个显示处理核对应访问多个存储器其中之一。各个解码处理核于进行视频图帧的解码操作的期间经由映射电路访问多个存储器，且多个解码处理核依序访问多个存储器其中之一。
从另一观点来看，本发明的一实施例提出一种解码显示***的存储器访问方法，其包括下列步骤。于多个解码处理核并行进行视频图帧的解码操作的期间，藉由各个解码处理核经由映射电路访问多个存储器。多个解码处理核依序访问多个存储器其中之一。于多个显示处理核对进行视频图帧的图像处理操作的期间，藉由各个显示处理核对应访问多个存储器其中之一。多个存储器用以记录视频图帧的多个图帧分块，且各个存储器对应记录多个图帧分块其中之一。
基于上述，在本发明的实施例中，多个解码处理核与多个显示处理核并未通过***总线来访问存储器，因而可大幅降低***总线的负担。此外，于进行视频图帧的解码操作的期间，各个解码处理核并行解码视频图帧的对应图帧分块。这些解码处理核依序被启动而可经由映射电路依序开始访问多个存储器，以大幅降低多个解码处理核同时访问同一存储器的机率。藉此，可效率且均衡地使用这些存储器的存储器带宽，以提升解码显示***的效能。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。
附图说明
图1是依据本发明一实施例的解码显示***的示意图。
图2是依据本发明一实施例的图帧分块的示意图。
图3是依据本发明一实施例的解码处理核访问多个存储器的示意图。
图4是依据本发明一实施例的解码处理核访问多个存储器的时序图。
图5是依据本发明一实施例的映射电路的示意图。
图6是依据本发明一实施例的显示处理核访问多个存储器的示意图。
图7是依据本发明一实施例的存储器访问方法的流程图。
附图标记说明
10：解码显示***
110_1～110_4：存储器
120_1～120_4：显示处理核
130_1～130_4：解码处理核
150：映射电路
160_1～160_4：存储器控制器
200：***总线
L1～L4：信号传输线路
IB1～IB4：图帧分块
F1：视频图帧
R1～Rn：一行编码树单元
151：仲裁器
152：多工器
S701～S702：步骤
具体实施方式
现将详细参考本示范性实施例，在附图中说明所述示范性实施例之实例。另外，凡可能之处，在图式及实施方式中使用相同标号的元件/构件代表相同或类似部分。
应理解，尽管术语「第一」、「第二」可在本文中用以描述各种元件/数据，但此等元件不应受此等术语限制。此等术语仅用以区分一元件/数据与另一元件/数据。
图1是依据本发明一实施例的解码显示***的示意图。请参照图1，解码显示***10可应用HEVC标准、AVS2标准或其他类似的视频编解码标准，本发明对此不限制。视频编码装置(未绘示)可依据前述视频压缩标准将视频中的每一视频图帧(frame)画分成多行及多列互不重叠的编码树单元(Coding Tree Unit，CTU)进行压缩编码。解码显示***10可获取依据前述视频压缩标准进行编码而产生的多个视频图帧的码流，并依据前述视频压缩标准解码此码流以重构视频的多张视频图帧。此外，解码显示***10还可对经解码产生的视频图帧进行图像处理操作，例如是去除杂讯、调整色差、增加锐利度或图像尺寸调整等等，使显示装置(未绘示)可以显示经图像处理的视频图帧。
于此，解码显示***10可由集成电路实现，其包括多个存储器110_1～110_4、多个显示处理核120_1～120_4、多个解码处理核130_1～130_4，以及映射电路150。于一实施例中，解码处理核130_1～130_4的数量相同于显示处理核120_1～120_4的数量，且多个存储器110_1～110_4的数量会等于解码处理核130_1～130_4的数量。需说明的是，为了更清楚详细解释，以下实施例将以4个存储器110_1～110_4、4个显示处理核120_1～120_4，与4个解码处理核130_1～130_4为范例进行说明，但本发明不限制于此。
存储器110_1～110_4例如是动态随机访问存储器(Dynamic Random AccessMemory，DRAM)或同步动态随机访问存储器(Synchronization Dynamic Random AccessMemory，SDRAM)等内存，其用以在执行视频解码时，作为暂存视频图帧之用。此外，存储器110_1～110_4可以是单通道动态随机访问存储器或双通道动态随机访问存储器，本发明对此不限制。需说明的是，于一实施例中，一张视频图帧会划分为多个图帧分块，使得解码处理核130_1～130_4可并行对多个图帧分块执行解码操作且显示处理核120_1～120_4可并行对多个图帧分块执行图像处理操作。存储器110_1～110_4用以记录一张视频图帧的多个图帧分块。更具体而言，各个存储器110_1～110_4对应记录图帧分块其中之一，即存储器110_1～110_4分别记录一张视频图帧的不同图帧分块。
图2是依据本发明一实施例的多个图帧分块的示意图。请参照图2，视频图帧F1可垂直分割为4个图帧分块IB1～IB4。各个图帧分块IB1～IB4的数据记录于对应的存储器110_1～110_4其中之一。例如，存储器110_1可用以记录图帧分块IB1的数据，存储器110_2可用以记录图帧分块IB2的数据，依此类推。所述的各个图帧分块IB1～IB4包括X列及Y行CTU。在一实施例中，Y可为视频图帧的CTU总行数，X则为一行CTU总数的1/4。换言之，各个图帧分块IB1～IB4包括视频图帧F1中每一行CTU的中不重叠的X个CTU。
回到图1，于一实施例中，解码显示***10更包括多个存储器控制器160_1～160_4。存储器控制器160_1～160_4例如可由多个动态存储器控制器(dynamic memorycontroller，DMC)来实现。各个存储器控制器160_1～160_4对应耦接多个存储器110_1～110_4其中之一。像是，存储器控制器160_1对应耦接存储器110_1，存储器控制器160_2对应耦接存储器110_2，依此类推。于一实施例中，显示处理核120_1～120_4与解码处理核130_1～130_4需要通过存储器控制器160_1～160_4来访问存储器110_1～110_4。需特别说明的是，于一实施例中，各个存储器控制器160_1～160_4可经由信号传输线路L1～L4连接至***总线200，使得其他电路模块(例如中央处理单元(CPU)或图像处理单元(GPU)等等)也可经由***总线200来访问存储器110_1～110_4。
显示处理核120_1～120_4用以对经解码产生的视频图帧进行图像处理操作，例如是去除杂讯、调整色差、增加锐利度或图像尺寸调整等等。显示处理核120_1～120_4用以并行对一张视频图帧的多个图帧分块进行图像处理操作。换言之，不同的图帧分块将分别由不同的显示处理核120_1～120_4负责处理。
解码处理核130_1～130_4可执行解码操作，例如包括反量化处理、反变换处理、帧内预测、帧间预测、环路滤波等等解码处理。在另一实施例中，解码处理核130_1～130_4还可执行熵解码及变长编解码以还原及重新排列数据。解码处理核130_1～130_4并行循行解码分散于多个图帧分块中的CTU，亦即每个图帧分块的数据都是由多个解码处理核130_1～130_4共同执行解码操作而完成解码。值得注意的是，并行运作的多个解码处理核130_1～130_4在同一时间内会分别负责处理不同的图帧分块。细节将于后述。
映射电路150耦接于多个解码处理核130_1～130_4以及多个存储器110_1～110_4之间。当解码处理核130_1～130_4要求访问存储器110_1～110_4时，映射电路150可将解码处理核130_1～130_4发出的访问请求发送至对应的存储器控制器160_1～160_4。当解码处理核130_1～130_4要求访问同一存储器时，由映射电路150执行仲裁决定。
需特别说明的是，于本发明实施例中，各个显示处理核120_1～120_4对应访问多个存储器110_1～110_4其中之一。详细而言，显示处理核120_1经配置以访问存储器110_1，以从存储器110_1获取视频图帧的第一个图帧分块；显示处理核120_2经配置以访问存储器110_2，以从存储器110_2获取视频图帧的第二个图帧分块；显示处理核120_3经配置以访问存储器110_3，以从存储器110_3获取视频图帧的第三个图帧分块；显示处理核120_4经配置以访问存储器110_4，以从存储器110_4获取视频图帧的第四个图帧分块。
另一方面，各个解码处理核130_1～130_4于进行视频图帧的解码操作的期间经由映射电路150访问多个存储器110_1～110_4，且解码处理核130_1～130_4依序访问多个存储器110_1～110_4其中之一。具体而言，解码处理核130_1会经由映射电路150依序访问多个存储器110_1～110_4，以陆续读取及解码多个图帧分块中同一CTU行的第一个到最后一个CTU。相似的，其余解码处理核130_2～130_4分别也会经由映射电路150依序访问多个存储器110_1～110_4而解码多个图帧分块中的数据。需特别说明的是，虽然各个解码处理核130_1～130_4都会逐一访问多个存储器110_1～110_4，但解码处理核130_1～130_4是依序于不同时间点被启动来开始逐一访问多个存储器110_1～110_4。更具体地说，每个解码处理核130_1～130_4解码某一行CTU时，每个解码处理核130_1～130_4是由该行里第一个CTU开始解码至该行里最后一个CTU。因此，当每个解码处理核130_1～130_4准备开始解码某一行CTU时，每个解码处理核130_1～130_4会先访问存有各CTU行第一个CTU的存储器110_1，再随解码的进度而接续访问存储器110_2～110_4。但多个解码处理核130_1～130_4并非同时启动，而是依序于不同时间点被启动以访问存储器110_1来解码多个视频图帧的多行CTU。藉此，由于解码处理核130_1～130_4是依序被启动来对多个图帧区块开始进行解码操作，因而解码处理核130_1～130_4访问同一存储器的时段可实质上错开，使解码处理核130_1～130_4尽可能于相同时段来访问不同的存储器。藉此，于解码处理核130_1～130_4并行解码的期间，可有效率地且均衡地使用这些存储器110_1～110_4的存储器带宽，以提升解码显示***10的效能。
以下说明多个解码处理核130_1～130_4访问存储器110_1～110_4的实施细节。
于一实施例中，多个解码处理核可包括第一解码处理核以及第二解码处理核。换言之，第一解码处理核以及第二解码处理核为解码处理核130_1～130_4其中二者。于多个解码处理核130_1～130_4进行视频图帧的解码操作的期间，第一解码处理核及第二解码处理核经由多个存储器控制器160_1～160_4依序访问多个存储器110_1～110_4。第一解码处理核于第一时期内访问多个存储器110_1～110_4其中之一，第二解码处理核于第一时期内访问多个存储器110_1～110_4其中之另一。换言之，第一解码处理核与第二解码处理核于第一时期内访问不同的存储器。第一解码处理核访问多个存储器110_1～110_4其中之一(例如存储器110_2)以解码多个图帧分块其中之一当中属于第i个CTU行(例如第1行)的多个CTU，于此同时，第二解码处理核访问多个存储器110_1～110_4其中之另一(例如存储器110_1)以解码多个图帧分块其中之另一当中属于第(i+1)个CTU行(例如第2行)的多个CTU。
于一实施例中，当第一解码处理核访问多个存储器110_1～110_4其中之一以解码多个图帧分块其中之一当中属于第i个CTU行的多个CTU时，映射电路150可依据第一解码处理核的访问请求所包含的存储器识别符将第一解码处理核的访问请求发送至多个存储器控制器160_1～160_4其中之一。当第二解码处理核访问多个存储器其中之另一以解码多个图帧分块其中之另一当中属于第(i+1)个CTU行的多个CTU时，映射电路150依据第二解码处理核的访问请求的存储器识别符将第二解码处理核的访问请求发送至多个存储器控制器160_1～160_4其中之另一。于一实施例中，当第一解码处理核与第二解码处理核于第二时期内同时访问多个存储器110_1～110_4其中之同一存储器时，映射电路150对第一解码处理核的访问请求与第二解码处理核的访问请求进行仲裁管理。
图3是依据本发明一实施例的解码处理核访问多个存储器的示意图。请参照图3，视频图帧垂直划分为图帧分块IB1～IB4。假设存储器110_1用以记录图帧分块IB1；存储器110_2用以记录图帧分块IB2；存储器110_3用以记录图帧分块IB3；存储器110_4用以记录图帧分块IB4。
在本实施例中，每一CTU行包括4X个CTU。图帧分块IB1包括每一CTU行R1～Rn的第1个CTU至第X个CTU。图帧分块IB2包括每一CTU行R1～Rn的第(X+1)个CTU至第2X个CTU。图帧分块IB3包括每一CTU行R1～Rn的第(2X+1)个CTU至第3X个CTU。图帧分块IB4包括每一CTU行R1～Rn的第(3X+1)个CTU至第4X个CTU。
解码处理核130_1负责解码第(1+4*k)行CTU，像是第1、5、9行CTU等等。解码处理核130_2负责解码第(2+4*k)行CTU，像是第2、6、10行CTU等等。解码处理核130_3负责解码第(3+4*k)行CTU，像是第3、7、11行CTU等等。解码处理核130_4负责解码第(4+4*k)行CTU，像是第4、8、12行CTU等等。其中k为0至一自然数之间的整数，此自然数依据视频图帧的解析度而定。于多个解码处理核130_1～130_4进行视频图帧的解码操作的期间，各个解码处理核130_1～130_4会依序解码不同图帧分块IB1～IB4，致使各个解码处理核130_1～130_4会经由多个存储器控制器160_1～160_4依序访问多个存储器110_1～110_4。例如，解码处理核130_1将随解码某一行CTU的进度而于依序从存储器110_1逐一访问到存储器110_4。然而，需特别注意的是，解码处理核130_1～130_4是于不同时间被启动来进行解码操作。
详细而言，图4是依据本发明一实施例的解码处理核访问多个存储器的时序图。请同时参照图3与图4，解码处理核130_1于时间点t1开始访问存储器110_1，以解码图帧分块IB1中属于第一CTU行R1的第1到第X个CTU。之后，假设于时间点t2完成第1个CTU到第X个CTU解码，解码处理核130_1接着会改为访问存储器110_2，以继续解码图帧分块IB2中属于第一CTU行R1的第(X+1)个CTU到第2X个CTU。依此类推，在第一CTU行R1的第2X个CTU解码完成后，解码处理核130_1会接着依序访问存储器110_3及110_4，以完成第一CTU行R1的第(2X+1)个CTU到最后一个CTU的解码。需注意的是，在解码处理核130_1开始解码操作后，反应于解码处理核130_1完成预设数量的CTU的解码，下一个解码处理核130_2可被启动而开始访问对应于图帧分块IB1的存储器110_1。本实施例中的预设数量例如为X个，也就是于时间点t2后解码处理核130_2可开始解码图帧分块IB1中属于第2行CTU R2的第1到第X个CTU。由此可知，解码处理核130_1于时间点t2后的某一时期内访问存储器110_2，而解码处理核130_2则同时于时间点t2后的某一时期内访问存储器110_1。
同理，假设解码处理核130_2于时间点t3完成第2CTU行R2的第1个CTU到第X个CTU的解码，解码处理核130_2接着会改为开始访问对应于图帧分块IB2的存储器110_2，以继续解码图帧分块IB2中属于第2CTU行R2的第(X+1)个及其之后的多个CTU。需注意的是，反应于解码处理核130_2完成图帧分块IB1中属于第2CTU R2的预设数量的CTU解码，即X个，于时间点t3，下一个解码处理核130_3接着被启动而开始访问对应于图帧分块IB1的存储器110_1，以解码图帧分块IB1中属于第3CTU行R3的第1个CTU到第X个CTU。由此可知，解码处理核130_2于时间点t3后的某一时期内访问存储器110_2，解码处理核130_3同时于时间点t3后的某一时期内访问存储器110_1。
同理，假设解码处理核130_3启动之后，于时间点t4完成第3CTU行R3的第1个CTU到第X个CTU的解码，并开始访问对应于图帧分块IB2的存储器110_2以解码图帧分块IB2中属于第3CTU行R3的第(X+1)个及其之后的多个CTU。需注意的是，反应于解码处理核130_3完成图帧分块IB1中属于第3CTU行R3的多个CTU的解码，于时间点t4，下一个解码处理核130_4被启动而开始访问对应于图帧分块IB1的存储器110_1，以解码图帧分块IB1中属于第4CTU行R4的第1个CTU到第X个CTU。由此可知，解码处理核130_3于时间点t4后的某一时期内访问存储器110_2，解码处理核130_4同时于时间点t4后的某一时期内访问存储器110_1。
基于上述，解码处理核130_1～130_4将分别于不同时间点t1、t2、t3、t4而依序被逐一启动，以分别于不同时间点依序开始对第1行CTU R1至第4行CTU R4进行解码操作。其中，解码处理核130_1～130_4可反应于前一行CTU解码至一定水平方向位置而被启动。于一实施例中，解码处理核130_1～130_4的启动与否可由解码控制器(未绘示)来进行控制。藉此，于解码视频图帧的大部分操作期间，解码处理核130_1～130_4可分别针对不同图帧分块IB1～IB4进行解码而访问不同的存储器110_1～110_4。
进一步来说，在本实施例的解码处理核130_4完成对第4CTU行R4的最前X个CTU的解码后，若此时解码处理核130_1已完成第一行CTU R1全部的CTU解码，则解码处理核130_1可反应第4CTU行当中的预设数量的CTU解码完成，而再度访问存储器110_1，以解码图帧分块IB1中属于第5行CTU的第1到第X个CTU。在类似的情况下，若解码处理核130_2已完成第2CTU行R2全部的CTU解码，则反应于第5CTU行的预设数量的CTU已被解码处理核130_1解码完成，解码处理核130_2可再度访问存储器110_1，以解码图帧分块IB1中属于第6CTU行的第1个CTU到第X个CTU。依此类推，多个解码处理核130_1～130_4可反应于对应的前一行CTU解码至一定水平方向位置，而在不同时间被启动，以陆续开始进行每一CTU行的解码，直到最后CTU行Rn完成。
在多数情况下，同一视频图帧中的各CTU的复杂度相近，因此各个解码处理核130_1～130_4完成一个图帧分块IB1～IB4的CTU解码的速度与时间也会相近。换言之，依据本实施例，由于每个解码处理核会等待前一解码处理核解完前一行CTU的首X个CTU(即一个图帧区块的宽度)后才启动，因此大部分情形中，相邻两行CTU的解码进度平均维持一个图帧分块的落差，使得解码处理核130_1～130_4可分别针对不同图帧分块IB1～IB4进行解码而访问不同的存储器110_1～110_4。在另一实施例中，所述的预设数量为Z个CTU，其中Z为大于X的正整数，且可小于2X。
值得一提的是，虽然解码处理核130_1～130_4是依序被启动来进行解码操作，但还是可能存在解码处理核130_1～130_4其中之二访问同一存储器的少数情况。如图4范例所示，当解码处理核130_2于时间点t3已经完成对存储器110_1的访问而于时间点t3准备开始访问存储器110_2时，解码处理核130_1可能因第(X+1)个CTU到第2X个CTU的解码复杂度较高，而于时间点t3尚未完成对存储器110_2的访问；或是解码处理核130_1已开始解码图帧分块IB3中第(2X+1)个CTU，但仍需参考第2X个CTU的部分数据而继续访问存储器110_2。假设解码处理核130_1直到时间点t5’才能完成对存储器110_2的访问，则于时间点t3至时间点t5’之间的时段会出现解码处理核130_2与解码处理核130_1同时请求访问存储器110_2的情况。对应的，当映射电路150从解码处理核130_2与解码处理核130_1接收到对应于存储器110_2的两个访问请求时，映射电路150对解码处理核130_1的访问请求与解码处理核130_2的访问请求进行仲裁管理。所述仲裁管理可例如为访问请求的优先级排序，例如轮询优先级、固定优先权或权重优先级等方式，本发明不加以限制。
图5是依据本发明一实施例的映射电路的示意图。请参照图5，映射电路150可包括仲裁器151以及多工器152。仲裁器151耦接于解码处理核130_1～130_4与多工器152之间，多工器152耦接于仲裁器151与存储器控制器160_1～160_4之间。于一实施例中，解码处理核130_1～130_4可发出包括存储器识别符与访问物理地址的访问请求。存储器识别符可包括一个或多个位元，用以指示访问请求的目的地存储器。举例而言，存储器110_1～110_4可分别对应于存储器识别符‘00’、‘01’、‘10’、‘11’。当解码处理核130_1～130_4访问存储器110_1时，解码处理核130_1～130_4会发出包括存储器识别符‘00’的访问请求。依此类推。藉此，多工器152可依据访问请求中的存储器识别符而将访问请求发送至对应的存储器控制器160_1～160_4，致使存储器控制器160_1～160_4可依据访问请求中的访问物理地址来访问存储器110_1～110_4。
举例而言，当解码处理核130_1访问存储器110_4以解码第四个图帧分块中属于第i行CTU的多个CTU时，映射电路150可依据解码处理核130_1的访问请求的存储器识别符‘11’将解码处理核130_1的访问请求发送至存储器控制器160_4。当解码处理核130_2访问存储器110_3以解码第三个图帧分块中属于第(i+1)行CTU的多个CTU时，映射电路150依据解码处理核130_2的访问请求的存储器识别符‘10’将解码处理核130_2的访问请求发送至存储器控制器160_3。当解码处理核130_3访问存储器110_2以解码第二个图帧分块中属于第(i+2)行CTU的多个CTU时，映射电路150依据解码处理核130_3的访问请求的存储器识别符‘01’将解码处理核130_3的访问请求发送至存储器控制器160_2。当解码处理核130_4访问存储器110_1以解码第一个图帧分块中属于第(i+3)行CTU的多个CTU时，映射电路150依据解码处理核130_4的访问请求的存储器识别符‘00’将解码处理核130_4的访问请求发送至存储器控制器160_1。
虽然解码处理核130_1～130_4是依序被启动来进行解码操作，但还是存在解码处理核130_1～130_4其中之二访问同一存储器的少数情况。例如，当解码处理核130_2已经完成对存储器110_1的访问而准备开始访问存储器110_2时，解码处理核130_1却尚未完成对存储器110_2的访问。此时，会出现解码处理核130_2与解码处理核130_1同时发出具有相同存储器识别符‘01’的访问请求的情况。于一实施例中，当解码处理核130_1～130_4其中之二于某一时期内同时访问同一个存储器时，映射电路150的仲裁器151可依据预设仲裁规则而选择优先接受两个访问请求其中之一并延后两个访问请求其中之另一。
解码处理核130_1～130_4从存储器110_1～110_4读取数据并解码后，会将解码过的图帧数据写回对应的存储器110_1～110_4中。显示处理核120_1～120_4可以访问存储器110_1～110_4以处理经解码处理核解码后的图帧数据。以下说明多个显示处理核120_1～120_4访问存储器110_1～110_4的实施细节。
于一实施例中，多个显示处理核120_1～120_4包括第一显示处理核以及第二显示处理核。第一显示处理核以及第二显示处理核为显示处理核120_1～120_4其中二者。于多个显示处理核120_1～120_4对进行视频图帧的图像处理操作的期间，第一显示处理核经由多个存储器控制器其中之一访问多个存储器其中之一，且第二显示处理核经由多个存储器控制器其中之另一访问多个存储器其中之另一。
图6是依据本发明一实施例的显示处理核访问多个存储器的示意图。请参照图6，解码显示***10可更包括耦接多个显示处理核120_1～120_4的线缓冲器LB1以及分别对应耦接多个显示处理核120_1～120_4的多个数据读取电路prc_1～prc_4。存储器110_1～110_4分别用以记录视频图帧的不同视频分块IB1～IB4。
于多个显示处理核120_1～120_4对进行视频图帧的图像处理操作的期间，显示处理核120_1经由存储器控制器160_1仅访问多个存储器110_1；显示处理核120_2经由存储器控制器160_2仅访问存储器110_1；显示处理核120_3经由存储器控制器160_3仅访问存储器110_3；显示处理核120_4经由存储器控制器160_4仅访问存储器110_4。换言之，各个显示处理核120_1～120_4经配置而仅访问存储器110_1～110_4其中之一。
更详细而言，显示处理核120_1可经由数据读取电路prc_1从存储器110_1读取图帧分块IB1并将图帧分块IB1记录至线缓冲器LB1。显示处理核120_2可经由数据读取电路prc_2从存储器110_2读取图帧分块IB2并将图帧分块IB2记录至线缓冲器LB1。同理，显示处理核120_3可经由数据读取电路prc_3从存储器110_3读取图帧分块IB3并将图帧分块IB3记录至线缓冲器LB1。显示处理核120_4可经由数据读取电路prc_4从存储器110_4读取图帧分块IB4并将图帧分块IB4记录至线缓冲器LB1。整体而言，显示处理核120_1～120_4可分别将经由解码处理核130_1～130_4解码而产生的重构图帧的不同部份像素从存储器110_1～110_4读出，并将读出的像素写入线缓冲器LB1。之后，显示处理核120_1～120_4可自线缓冲器LB1取得像素数据来进行图像处理操作。藉此，显示处理核120_1～120_4可直接访问存储器110_1～110_4，而不需要经由***总线200来访问存储器110_1～110_4。
需说明的是，上述说明是以4个图帧分块、4个存储器、4个显示处理核与4个显示处理核为范例，但本领域具有通常知识者应当可以在参照图1至图5及上述例举的内容后，轻易地推演/类推出其他数量的实施方式，故而在此并不再加以赘述之。
图7是依据本发明一实施例的存储器访问方法的流程图。此外，本实施例的存储器访问方法的相关实施细节以及相关装置特征可由上述关于图1至图6的各实施例的叙述当中，获得足够的教示、建议以及实施方式，在此不再加以赘述。
于步骤S701，于多个解码处理核并行进行视频图帧的解码操作的期间，藉由各个解码处理核经由映射电路依序开始访问多个存储器。于步骤S702，于多个显示处理核对进行视频图帧的图像处理操作的期间，藉由各个显示处理核对应访问多个存储器其中之一。于此，多个存储器用以记录视频图帧的多个图帧分块，且各个存储器对应记录所述图帧分块其中之一。
综上所述，在本发明的实施例中，藉由多个解码处理核与显示处理核的并行运作，可大幅提升解码显是***的处理效能。多个解码处理核与多个显示处理核并未通过***总线来访问存储器，因而可大幅降低***总线的负担及仲裁的复杂度。此外，于进行视频图帧的解码操作的期间，这些解码处理核依序被启动而可经由映射电路依序开始访问多个存储器，以大幅降低这些解码处理核同时访问同一存储器的机率。藉此，可有效率地且均衡地使用这些存储器的存储器带宽，以提升解码效能。另外，显示处理核是分别使用不同存储器的存储器带宽，因而使这些存储器的存储器带宽可均衡被使用，从而提升图像处理效能。藉此，本发明的实施例可满足显示处理核与解码处理核的运算性能，进而大幅提升数据访问效率。
虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视后附的权利要求书所界定者为准。

Claims (10)

1.一种解码显示***，其特征在于，包括：
多个存储器，用以记录一视频图帧的多个图帧分块；
多个显示处理核；
多个解码处理核，并行解码所述多个图帧分块；
一映射电路，耦接于所述多个解码处理核以及所述多个存储器之间；
多个存储器控制器，耦接所述映射电路，
其中，各所述多个存储器对应记录所述图帧分块其中之一，各所述多个显示处理核对应访问所述多个存储器其中之一，且各所述多个解码处理核经由所述映射电路访问所述多个存储器，且所述多个解码处理核依序访问所述多个存储器其中之一，
其中各所述多个存储器控制器对应耦接所述多个存储器其中之一，所述多个解码处理核包括第一解码处理核以及第二解码处理核，
于所述多个解码处理核进行所述视频图帧的解码操作的期间，所述第一解码处理核经由所述多个存储器控制器依序访问所述多个存储器，所述第二解码处理核经由所述多个存储器控制器依序访问所述多个存储器，且所述第一解码处理核于第一时期内访问所述多个存储器其中之一，所述第二解码处理核于所述第一时期内访问所述多个存储器其中之另一。
2.如权利要求1所述的解码显示***，其特征在于，所述多个解码处理核依序启动来解码所述视频图帧的多行编码树单元，各所述多个图帧分块包括每一行编码树单元的部分编码树单元，
所述第一解码处理核访问所述多个存储器其中之一以解码所述图帧分块其中之一中属于第i行编码树单元的多个编码树单元，而于此同时所述第二解码处理核访问所述多个存储器其中之另一以解码所述图帧分块其中之另一中属于第(i+1)行编码树单元的多个编码树单元。
3.如权利要求2所述的解码显示***，其特征在于，当所述第一解码处理核访问所述多个存储器其中之一以解码所述图帧分块其中之一中属于第i行编码树单元的所述多个编码树单元时，所述映射电路依据所述第一解码处理核的访问请求的存储器识别符将所述第一解码处理核的访问请求发送至所述多个存储器控制器其中之一；以及
当所述第二解码处理核访问所述多个存储器其中之另一以解码所述图帧分块其中之另一中属于第(i+1)行编码树单元的多个编码树单元时，所述映射电路依据所述第二解码处理核的访问请求的存储器识别符将所述第二解码处理核的访问请求发送至所述多个存储器控制器其中之另一。
4.如权利要求1所述的解码显示***，其特征在于，当所述第一解码处理核与所述第二解码处理核于第二时期内同时访问所述多个存储器其中之一时，所述映射电路对所述第一解码处理核的访问请求与所述第二解码处理核的访问请求进行仲裁管理。
5.如权利要求1所述的解码显示***，其特征在于，所述多个显示处理核包括第一显示处理核以及第二显示处理核，
于所述多个显示处理核对进行所述视频图帧的图像处理操作的期间，所述第一显示处理核经由所述多个存储器控制器其中之一访问所述多个存储器其中之一，且所述第二显示处理核经由所述多个存储器控制器其中之另一访问所述多个存储器其中之另一。
6.如权利要求1所述的解码显示***，其特征在于，更包括耦接所述多个显示处理核的一线缓冲器以及分别对应耦接所述多个显示处理核的多个数据读取电路，第一显示处理核经由所述多个数据读取电路其中之一从所述多个存储器其中之一读取所述图帧分块其中之一并将其记录至所述线缓冲器，第二显示处理核经由所述多个数据读取电路其中之另一从所述多个存储器其中之另一读取所述图帧分块其中之另一并将其记录至所述线缓冲器。
7.一种解码显示***的存储器访问方法，其特征在于，包括：
于多个解码处理核并行进行一视频图帧的解码操作的期间，藉由各所述多个解码处理核经由一映射电路访问多个存储器，其中所述多个解码处理核依序访问所述多个存储器其中之一；以及
于多个显示处理核对进行所述视频图帧的图像处理操作的期间，藉由各所述多个显示处理核对应访问所述多个存储器其中之一，
其中所述多个存储器用以记录所述视频图帧的多个图帧分块，且各所述多个存储器对应记录所述图帧分块其中之一，
所述多个解码处理核包括第一解码处理核以及第二解码处理核，且于所述多个解码处理核并行进行所述视频图帧的解码操作的期间，藉由各所述多个解码处理核经由所述映射电路访问所述多个存储器的步骤包括：
于所述多个解码处理核并行进行所述视频图帧的解码操作的期间，藉由所述第一解码处理核经由多个存储器控制器依序访问所述多个存储器，藉由所述第二解码处理核经由所述多个存储器控制器依序访问所述多个存储器，其中所述第一解码处理核于第一时期内访问所述多个存储器其中之一，所述第二解码处理核于所述第一时期内访问所述多个存储器其中之另一。
8.如权利要求7所述的存储器访问方法，其特征在于，还包括：
依序启动所述多个解码处理核来解码多行编码树单元，其中各所述多个图帧分块包括每一行编码树单元的部分编码树单元，
其中藉由所述第一解码处理核及所述第二解码处理核经由所述多个存储器控制器依序访问所述多个存储器的步骤包括：
藉由所述第一解码处理核对访问所述多个存储器其中之一以解码所述图帧分块其中之一中属于第i行编码树单元的多个编码树单元，而于此同时藉由访问所述多个存储器其中之另一以解码所述图帧分块其中之另一中属于第(i+1)行编码树单元的多个编码树单元。
9.如权利要求7所述的存储器访问方法，其特征在于，于所述多个解码处理核并行进行所述视频图帧的解码操作的期间，藉由各所述多个解码处理核经由所述映射电路依序开始访问所述多个存储器的步骤还包括：
当所述第一解码处理核与所述第二解码处理核于第二时期内同时访问所述多个存储器其中之一时，藉由所述映射电路对所述第一解码处理核的访问请求与所述第二解码处理核的访问请求进行仲裁管理。
10.如权利要求7所述的存储器访问方法，其特征在于，所述多个显示处理核包括第一显示处理核以及第二显示处理核，且于所述多个显示处理核对进行所述视频图帧的图像处理操作的期间，藉由各所述多个显示处理核对应访问所述多个存储器其中之一的步骤包括：
于所述多个显示处理核对进行所述视频图帧的图像处理操作的期间，藉由所述第一显示处理核经由多个存储器控制器其中之一访问所述多个存储器其中之一，并藉由所述第二显示处理核经由所述多个存储器控制器其中之另一访问所述多个存储器其中之另一。
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