CN114695278A - 一种半导体器件及其制备方法 - Google Patents

一种半导体器件及其制备方法 Download PDF

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Abstract

本发明公开了一种半导体器件及其制备方法，半导体器件包括衬底；位于所述衬底一侧的至少一层材料层，所述至少一层材料层包括N层材料层，N≥1且N为整数；至少第N材料层中设置有图案化结构。通过至少在第N材料层中设置有图案化结构，增加封装层与材料层之间的粘附性，在半导体器件表面提供足够数量的应力锁定台阶来消除热机械应力对芯片表面的损坏，提高半导体器件的可靠性。

Description

一种半导体器件及其制备方法
技术领域
本发明实施例涉及半导体技术领域，尤其涉及一种半导体器件及其制备方法。
背景技术
基于第三代半导体材料的射频及电力电子器件因其优越的性能正得到越来越广泛的应用。不断扩充的应用领域对器件的性能也提出了越来越高的要求。随着应用场合对功率的要求越来越高，芯片的面积，尤其是基于硅衬底的第三代半导体材料器件，也会大幅度提升。而为了降低成本，很多的产品采用压铸塑料封装。
然而，由于塑封材料与第三代半导体材料及其所基于的基片的热膨胀系数差别很大，在外界温度变化的热应力作用下，压铸塑料会对半导体芯片表面施加巨大的机械应力而使其遭到破坏。压铸塑料与芯片表面分离可导致相应的机械应力不是由芯片表面大面积分担而是集中施加到应力受到阻碍的地方，从而增加让器件的相应局部产生移位及制造器件的材料破损的可能性。因而有必要采取一定的措施来降低这样的损坏，从而提高产品的总体可靠性。
发明内容
有鉴于此，本发明实施例提供一种半导体器件及其制备方法，以提供一种可靠性高的半导体器件，可以有效解决因压铸塑料对半导体芯片表面施加巨大的机械应力而破坏半导体器件的问题。
第一方面，本发明实施例提供了一种半导体器件，包括：
衬底；
位于所述衬底一侧的至少一层材料层，所述至少一层材料层包括N层材料层，N≥1且N为整数；
至少第N材料层中设置有图案化结构。
第二方面，本发明实施例还提供了一种半导体器件的制备方法，用于制备本发明实施例第一方面所述的半导体器件；所述制备方法包括：
提供衬底；
在所述衬底一侧制备至少一层材料层，所述至少一层材料层包括N层材料层，N≥1且N为整数；
至少在第N材料层中制备图案化结构。
本发明实施例提供的半导体器件及其制备方法，通过至少在最表层的材料层中设置图案化结构，如此保证增加封装层与材料层之间的粘附性，在半导体器件表面提供足够数量的应力锁定台阶来消除热机械应力对半导体器件表面的损坏，提升半导体器件的可靠性。
附图说明
图1是本发明实施例提供的一种半导体器件的结构示意图；
图2是图1提供的半导体器件沿剖面线A-A’的剖面结构示意图；
图3是本发明实施例提供的另一种半导体器件的结构示意图；
图4是图3提供的半导体器件沿剖面线B-B’的剖面结构示意图；
图5是本发明实施例提供的另一种半导体器件的结构示意图；
图6是图5提供的半导体器件沿剖面线C-C’的剖面结构示意图；
图7是本发明实施例提供的另一种半导体器件的结构示意图；
图8是图7提供的半导体器件沿剖面线D-D’的剖面结构示意图；
图9是图3提供的半导体器件沿剖面线B-B’的另一种剖面结构示意图；
图10是图3提供的半导体器件沿剖面线B-B’的另一种剖面结构示意图；
图11是图3提供的半导体器件沿剖面线B-B’的另一种剖面结构示意图；图12是图5提供的半导体器件沿剖面线C-C’的另一种剖面结构示意图；
图13是图5提供的半导体器件沿剖面线C-C’的另一种剖面结构示意图；
图14是本发明实施例提供的另一种半导体器件的结构示意图；
图15是图14提供的半导体器件沿剖面线E-E’的剖面结构示意图；
图16是本发明实施例提供的一种金属图案化结构的示意图；
图17是本发明实施例提供的另一种金属图案化结构的示意图；
图18是本发明实施例提供的另一种半导体器件的结构示意图；
图19是图18提供的半导体器件沿剖面线F-F’的剖面结构示意图；
图20是本发明实施例提供的一种半导体器件制备方法的流程示意图；
图21是本发明实施例提供的另一种半导体器件的制备方法的流程示意图。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
图1是本发明实施例提供的一种半导体器件的结构示意图，图2是图1提供的半导体器件沿剖面线A-A’的剖面结构示意图，如图1和图2所示，本发明实施例提供的半导体器件10包括衬底11；位于衬底11一侧的至少一层材料层12，至少一层材料层12包括N层材料层，N≥1且N为整数；至少第N材料层中设置有图案化结构13。
示例性的，图2以至少一层材料层12包括第一材料层121和第二材料层122，且仅在第二材料层122上设置图案化结构13为例进行说明。如图1和图2所示，通过在第二材料层122上设置图案化结构13，如此可以增加第二材料层122暴露出的表面积，当在第二材料层122上形成封装层时，可以增加第二材料层122与封装层的接触面积，同时可以在半导体器件表面提供足够数量的应力锁定台阶来消除热机械应力对半导体器件表面的损坏，不仅可以消除半导体器件表面平行方向应力造成的破环，也同时可以防止施加到半导体器件表面垂直方向的应力造成的损坏，提升半导体器件的可靠性。
进一步的，衬底11的材料可由硅、蓝宝石、碳化硅、砷化镓、金刚石、氮化镓等中的其中一种材料形成，还可以是其他适合生长氮化镓或由其直接形成器件有源部分的材料，本发明实施例对此不进行限定。
材料层12可以为金属材料层，也可以为非金属材料层，本发明实施例将在后续的实施例部分对不同材料层进行详细说明。
需要说明的是，图案化结构13可以为凹陷图案化结构，如图2所示，也可以为凸起图案化结构，还可以同时包括凹陷图案化结构和凸起图案化结构，本发明实施例对此不进行限定，图2仅以图案化结构13为凹陷图案化结构为例进行说明。并且，当图案化结构13为凹陷图案化结构时，凹陷图案化结构可以贯穿其所在的膜层(如图2所示)，也可以不贯穿其所在的膜层(图中未示出)，本发明实施例对此不进行限定。
还需要说明的是，为了保证半导体器件表面与封装层之间的粘附性，可以合理设置相邻图案化结构之间的距离，例如可以设置相邻图案化结构之间的间隔大于或者等于1μm。同时图案化结构与半导体器件边缘之间的距离大于或者等于1μm，在保证增加半导体器件表面与封装层之间的粘附性的同时，保证二者的接触面具有稳定的力学结构。并且，本发明实施例所述的图案化结构是至少2个独立结构。
在上述实施例的基础上，图3是本发明实施例提供的一种半导体器件的结构示意图，图4是图3提供的半导体器件沿剖面线B-B’的剖面结构示意图，图5是本发明实施例提供的另一种半导体器件的结构示意图，图6是图5提供的半导体器件沿剖面线C-C’的剖面结构示意图，图7是本发明实施例提供的另一种半导体器件的结构示意图，图8是图7提供的半导体器件沿剖面线D-D’的剖面结构示意图。图9是图3提供的半导体器件沿剖面线B-B’的另一种剖面结构示意图。图μ0是图3提供的半导体器件沿剖面线B-B’的又一种剖面结构示意图；结合图3-图10所示，本发明实施例提供的半导体器件10包括工作区a和非工作区b，非工作区b围绕工作区a；至少一层材料层12包括位于工作区a的至少一层金属层14以及位于非工作区b的至少一层介质层15；至少一层金属层14包括N1层金属层，N1≥1且N1为整数；至少一层介质层15包括N2层介质层，N2≥1且N2为整数；至少第N1金属层中设置有第一图案化结构131，和/或，至少第N2介质层中设置有第二图案化结构132。
示例性的，图3和图4以第N1金属层中设置有第一图案化结构131为例进行说明，如图3和图4所示，在第N1金属层中设置有第一图案化结构131，如此增加封装层与半导体器件10工作区a表面之间的粘附性，在半导体器件10工作区a表面提供足够数量的应力锁定台阶来消除热机械应力对半导体器件10工作区a表面的损坏。
需要说明的是，图3和图4以工作区a包括一层金属层为例进行说明。
图5和图6以第N2介质层中设置有第二图案化结构132为例进行说明，如图5和图6所示，第N2介质层15a中设置有第二图案化结构132，如此增加封装层与半导体器件10非工作区b表面之间的粘附性，在半导体器件10非工作区b表面提供足够数量的应力锁定台阶来消除热机械应力对半导体器件10非工作区b表面的损坏。
可选的，介质层15可以为氮化硅、氧化硅、氮氧化硅或其它介质材料，，本发明实施例对介质层15的具体材料不进行限定。
需要说明的是，图5和图6以非工作区b包括一层介质层为例进行说明。
图7和图8以第N1金属层中设置有第一图案化结构131同时第N2介质层中设置有第二图案化结构132为例进行说明。如图7和图8所示，在第N1金属层中设置有第一图案化结构131，在第N2介质层中设置有第二图案化结构132，如此增加封装层与半导体器件10工作区a和非工作区b表面之间的粘附性，在半导体器件10工作区a和非工作区b表面均提供足够数量的应力锁定台阶来消除热机械应力对半导体器件10工作区a和非工作区b表面的损坏。
需要说明的是，图7和图8以工作区a包括一层金属层、非工作区b包括一层介质层为例进行说明。
还需要说明的是，N表示材料层的膜层数量，N1表示金属层的膜层数量，N2表示介质层的膜层数量，这里均采用N、N1和N2表征膜层数量多少，而不是对材料层、金属层和介质层膜层数量的限定，这里的N1与N可以相同也可以不同，N2与N可以相同也可以不同。
还需要说明的是，我们文中所述的每一层金属层是指一个单一材质金属层或由不同材质的金属层在工艺流程上直接层叠形成的金属叠层。同样，文中所述的每一层介质层是指一个单一材质介质层或由不同材质的介质层在工艺流程上直接层叠形成的介质叠层。
还需要说明的是，本发明实施例中的工作区可以指代半导体器件的工作区域，例如会产生信号或者存在信号传输的区域；非工作区可以指代半导体器件的非工作区域，在非工作区不会产生信号且不存在信号传输。
可选的，继续参考图3、图4、图7和图8所示，工作区a可以包括有源区a1和位于有源区a1周围的无源区a2，金属层14可以包括位于工作区a内的电极和/或电极连接结构，至少一处电极和/或电极连接结构中设置有第一图案化结构131。
具体的，继续参考图3、图4、图7和图8所示，金属层14可以包括位于工作区a内的源极141、栅极142和漏极143，还可以包括位于无源区a2内的栅极连接结构144。其中，源极141、栅极142、漏极143以及栅极连接结构144中的至少一者中设置有第一图案化结构131。进一步的，由于实际半导体结构中栅极142的线宽比较小，因此可以在源极141、漏极143以及栅极连接结构144中的至少一者中设置第一图案化结构131，如此可以保证第一图案化结构131的设计不会造成源极141、漏极143或者栅极连接结构144断路，不会影响信号正常传输，保证半导体器件10正常工作。图3、图4、图7和图8均以栅极141、漏极143和栅极连接结构144中设置有第一图案化结构131为例进行说明。
需要说明的是，图3-图8以及后续附图中的半导体器件，仅以场效应类器件为例进行说明，因此金属层14可以包括位于工作区a内的源极141、栅极142和漏极143。但是，本发明实施例中的半导体器件除了场效应类器件，还可以是其他半导体器件，例如IGBT，本发明实施例对半导体器件的具体类型不进行限定，仅以场效应类器件为例进行说明，而非限定。
在上述实施例的基础上，考虑到半导体器件的实际结构，一般半导体器件的工作区包括至少两层金属层，半导体器件的非工作区包括至少两层介质层，下面分别以工作区包括至少两层金属层，非工作区包括至少两层介质层为例进行说明。
首先对工作区包括至少两层金属层，如何在至少两层金属层中设置第一图案化结构的情况进行说明。
图9是图3提供的半导体器件沿剖面线B-B’的另一种剖面结构示意图，图10是图3提供的半导体器件沿剖面线B-B’的另一种剖面结构示意图，图11是图3提供的半导体器件沿剖面线B-B’的另一种剖面结构示意图，结合图3、图9、图10和图11所示，至少一层金属层14包括靠近衬底一侧的第一金属层14b、位于第一金属层14b远离衬底一侧11的第N1金属层14a以及位于第一金属层和第N1金属层之间的第j金属层，N1≥2且N1为整数，0≤j≤N1，且j为整数；至少第N1金属层14a中设置有第一图案化结构131；且当第一金属层14b至第N1金属层14a中至少两层金属层中设置有第一图案化结构131时，沿第一方向，不同层金属层中的第一图案化结构131至少部分交叠，第一方向垂直衬底11所在平面。
示例性的，图9、图10和图11均以至少一层金属层14包括第一金属层14b和第二金属层14a为例进行说明，即N1＝2，j＝0。其中图9以仅在第N1金属层14a中设置第一图案化结构131为例进行说明，图10和图11以在第一金属层14b和第N1金属层14a中均设置第一图案化结构131为例进行说明，图10中第一金属层14b和第二金属层14a电连接，图11中第一金属层14b和第二金属层14a无连接。
首先以仅在第N1金属层14a中设置第一图案化结构131为例进行说明。
如图9所示，具体来说，源极141可以包括依次位于衬底11一侧的第一源极金属层141b和第N1源极金属层141a，其中，第一源极金属层141b可以是与衬底11接触的欧姆接触层，第N1源极金属层141a可以为源极信号传输层，通过在第N1源极金属层141a中设置有第一图案化结构131，保证可以增加工作区a表面与封装层之间的粘附性，在工作区a表面提供足够数量的应力锁定台阶来消除热机械应力对芯片表面的损坏，提升半导体器件的可靠性。
同时，漏极143可以包括依次位于衬底11一侧的第一漏极金属层143b和第N1漏极金属层143a，其中，第一漏极金属层143b可以是与衬底11接触的欧姆接触层，第N1漏极金属层143a可以为漏极信号传输层，通过在第N1漏极金属层143a中设置第一图案化结构131，保证可以增加工作区a表面与封装层14之间的粘附性，在工作区a表面提供足够数量的应力锁定台阶来消除热机械应力对芯片表面的损坏，提升半导体器件的可靠性。
接下来以在第一金属层14b和第N1金属层14a中均设置第一图案化结构131为例进行说明。
如图10和图11所示，具体来说，源极141可以包括依次位于衬底11一侧的第一源极金属层141b和第N1源极金属层141a，其中，第一源极金属层141b可以是与衬底11接触的欧姆接触层，第N1源极金属层141a可以为源极信号传输层，第一源极金属层141b和第N1源极金属层141a中均设置有第一图案化结构131，且沿垂直衬底11所在平面的方向，第一源极金属层141b和第N1源极金属层141a中的第一图案化结构131至少部分交叠，如此可以进一步增加工作区a表面与封装层之间的粘附性，在工作区a表面提供更多数量的应力锁定台阶来消除热机械应力对芯片表面的损坏，进一步提升半导体器件的可靠性。
同时，漏极143可以包括依次位于衬底11一侧的第一漏极金属层143b和第N1漏极金属层143a，其中，第一漏极金属层143b可以是与衬底11接触的欧姆接触层，第N1漏极金属层143a可以为漏极信号传输层，第一漏极金属层143b和第N1漏极金属层143a中均设置有第一图案化结构131，且沿垂直衬底11所在平面的方向，第一漏极金属层143b和第N1漏极金属层143a中的第一图案化结构131至少部分交叠，如此可以进一步增加工作区a表面与封装层之间的粘附性，在工作区a表面提供更多数量的应力锁定台阶来消除热机械应力对芯片表面的损坏，进一步提升半导体器件的可靠性。
以上以两种可行的实施方式为例，对第一图案化结构131的设置方式进行详细说明，本发明实施例对第一图案化结构131的具体设置方式不进行限定。可以仅在第N1金属层14a中设置第一图案化结构，保证第一图案化结构设置方式简单的情况下提升半导体器件的可靠性；也可以在包括第N1金属层14a在内的多层金属层中的每层金属层中均设置第一图案化结构，进一步提升半导体器件的可靠性。
还需要说明的是，一般在顶层金属层，即第N1金属层上方设置有介质层，图9、图10和图11为了清楚示出第一图案化结构131，省略了第N1金属层上方的介质层，没有示出。
继续参考图3和图7所示，第一图案化结构131包括条形凹槽结构，条形凹槽结构中长边的延伸方向与金属层14中的电流方向平行。
示例性的，为了不降低金属层14的导电性能，可以设置第一图案化结构131的形状为条形凹槽结构，且条形凹槽结构中长边的延伸方向与金属层14中电流方向平行。例如，对于设置于源极141和漏极143中的第一图案化结构131来说，其长边的延伸方向可以与图中所示的X方向相同，保证不降低源极141和漏极143的导电性能；对于设置于栅极连接结构144中的第一图案化结构131来说，其长边的延伸方向可以与图中所示的Y方向相同，保证不降低栅极连接结构144的导电性能。
进一步的，继续参考图3所示，为了保证工作区表面与封装层之间的粘附性，可以合理设置条形凹槽结构的大小以及相邻两个条形凹槽结构之间的距离。例如可以设置条形凹槽结构在Y方向上的延伸宽度可以满足大于或者等于1μm，相邻两个条形凹槽结构在X方向和Y方向上之间的距离均可以大于或者等于2μm，在保证增加工作区表面与封装层之间的粘附性的同时，保证对金属线的导电性不产生显著影响。
综上所述，上述实施例对工作区包括至少两层金属层，如何在工作区的至少两层金属层中设置第一图案化结构进行了说明，接下来对非工作区包括至少两层介质，如何在非工作区的介质层中设置第二图案化结构进行说明。
可选的，第二图案化结构132可以包括凹陷图案化结构1321，也可以包括凸起图案化结构1322，这里首先对凹陷图案化结构1321进行说明，
图12是图5提供的半导体器件沿剖面线C-C’的另一种剖面结构示意图，图13是图5提供的半导体器件沿剖面线C-C’的另一种剖面结构示意图，结合图5、图12和图13所示，至少一层介质层15包括靠近衬底11一侧的第一介质层15b、位于第一介质层15b远离衬底11一侧的第N2介质层15a以及位于第一介质层15b和第N2介质层15a之间的第k介质层，N2≥2且N2为整数，0≤k≤N2，且k为整数；至少第N2介质层15a中设置有第二图案化结构132；或者，至少两层介质层中设置有第二图案化结构132，至少两层介质层包括依次叠层设置的第N2介质层15a、第N2-1介质层至第k介质层，其中1≤k≤N2-1。
首先以仅在第N2介质层15a中设置第二图案化结构132为例进行说明。
如图12所示，至少一层金属层包括依次位于衬底11一侧的第一金属层14b和第N1金属层14a，相对应的，第一介质层15b位于第一金属层14b与衬底11之间，第二介质层15c位于第一金属层14b与第N1金属层14a之间，第N2介质层15a位于第N1金属层14a远离衬底11的一侧。仅在第N2介质层15a中设置凹陷图案化结构1321，保证可以增加非工作区b表面与封装层之间的粘附性，在非工作区b表面提供足够数量的应力锁定台阶来消除热机械应力对芯片表面的损坏，提升半导体器件的可靠性。
接下来以在第二介质层15c和第N2介质层15a中均设置第二图案化结构132为例进行说明。
如图13所示，至少一层金属层包括依次位于衬底11一侧的第一金属层14b和第N1金属层14a，相对应的，第一介质层15b位于第一金属层14b与衬底11之间，第二介质层15c位于第一金属层14b与第N1金属层14a之间，第N2介质层15a位于第N1金属层14a远离衬底11的一侧。在第二介质层15c和第N2介质层15a中均设置凹陷图案化结构1321，如此可以进一步增加非工作区b表面与封装层之间的粘附性。
需要说明的是，继续参考图5所示，为了保证工作区表面与封装层之间的粘附性，可以合理设置凹陷图案化结构的大小以及相邻两个凹陷图案化结构之间的距离。例如可以设置凹陷图案化结构的延伸宽度可以满足大于或者等于1μm，相邻两个条形凹槽结构在X方向或者Y方向上之间的距离均可以大于或者等于1μm，凹陷图案化结构在非工作区所在面积总和与非工作区总面积之间的比值大于或者等于5％，凹陷图案化结构距离工作区内金属结构半导体器件的边缘之间的距离大于或者等于1μm，在保证增加工作区表面与封装层之间的粘附性的同时，保证二者的接触面具有稳定的力学结构。
以上以两种可行的实施方式为例，对凹陷图案化结构的设置方式进行详细说明，本发明实施例对凹陷图案化结构的具体设置方式不进行限定。可以仅在第N2介质层15a中设置凹陷图案化结构保证凹陷图案化结构设置方式简单的情况下提升半导体器件的可靠性；也可以在包括第N2介质层15a在内，且与第N2介质层15a依次叠层设置的多层介质层中均设置凹陷图案化结构，如图12所示，进一步提升半导体器件的可靠性。而且凹陷图案化结构的形状可以条形，方形，十字形，网络形或其他形状，本发明对凹陷图案化结构的形状不做限定。
需要注意的是，当包括第N2介质层15a在内的多层介质层中均设置凹陷图案化结构时，包括第N2介质层15a在内的多层介质层依次叠层设置，即分别为第N2介质层、第N2-1介质层，……，直至第k介质层，其中1≤k≤N2-1。并且该包括第N2介质层15a在内的多层介质层中的凹陷图案化结构采用一次掩模工艺一次成型，保证凹槽图案化结构制备工艺简单；或者，包括第N2介质层15a在内的多层介质层中的凹陷图案化结构可以通过多次工艺成型，例如与工作区a的介质层中的过孔工艺步骤同步制备，如此在实现非工作区的凹陷图案化结构的同时不增加工艺步骤。
还需要注意的是，上述实施例仅以在包括第N2介质层15a在内的一层或者多层介质层中设置凹陷图案化结构为例进行说明，可以理解的是，对于对非平整化工艺，也可以通过在第N2介质层以下的介质层中挖槽实现第N2介质层(表面)的第二图案化结构。
接下来，对凸起图案化结构1322进行说明。
图14是本发明实施例提供的另一种半导体器件的结构示意图，图15是图14提供的半导体器件沿剖面线E-E’的剖面结构示意图，结合图14和图15所示，至少一层介质层15包括靠近衬底11一侧的第一介质层15b、位于第一介质层15b远离衬底11一侧的第N2介质层15a以及位于第一介质层和第N2介质层之间的第k介质层，N2≥2且N2为整数，0≤k≤N2，且k为整数；半导体器件10还包括位于非工作区b的至少一层金属图案化结构16，至少一层金属图案化结构16位于第一介质层15b和第N2介质层15a之间，且至少一层金属图案化结构16在第N2介质层15a远离衬底11的一侧表面形成凸起图案化结构1322。
示例性的，图14和图15以至少介质层15包括第一介质层15b、以及位于第一介质层15b与第N2介质层15a之间的第二介质层15c为例进行说明，即N2＝3，k＝2。其中图15以至少一层金属图案化结构16包括一层金属化图案结构16，且位于第二介质层15c与第N2介质层15a为例进行说明。
如图15所示，在第二介质层15c与第N2介质层15a之间设置金属图案化结构16，该至少一层金属图案化结构16在第N2介质层15a远离衬底11一侧表面形成凸起图案化结构1322，如此保证可以增加非工作区b表面与封装层之间的粘附性，在非工作区b表面提供足够数量的应力锁定台阶来消除热机械应力对芯片表面的损坏，提升半导体器件的可靠性。
在上述实施例的基础上，继续参考图15所示，至少一层金属层14包括靠近衬底11一侧的第一金属层14b、位于第一金属层远离衬底11一侧的第N1金属层14a以及位于第一金属层14b和第N1金属层之间的第j金属层，N1≥2且N1为整数，0≤j≤N1，且j为整数。
示例性的，图15以至少一层金属层14包括第一金属层14b和第二金属层14a为例进行说明，即N1＝2，j＝0。依次叠层设置的第N1金属层14a至第n金属层包括位于非工作区b的部分，位于非工作区b的且依次叠层设置的第N1金属层14a至第j金属层中设置有金属图案化结构16，即位于非工作区b的金属图案化结构16与位于工作区a的电极或者电极连接结构同层设置，如图15所示。图15以金属图案化结构16与第二金属层14a(141a和143a)同层设置为例进行说明。
进一步的，至少一层金属图案化结构16仅包括一层金属图案化结构16时，可以设置金属图案化结构16与第二金属层14a同层设置，如此保证金属图案化结构16在第N2介质层15a远离衬底11一侧的表面形成的凸起图案化结构1322明显，有利于增加非工作区b表面与封装层之间的粘附性，在非工作区b表面提供足够数量的应力锁定台阶来消除热机械应力对芯片表面的损坏，提升半导体器件的可靠性。
在上述实施例的基础上，继续参考图15所示，金属图案化结构16包括靠近工作区a一侧的第一边缘161；沿非工作区b指向工作区a的方向(如图中所示的X方向)，第一边缘161和与金属图案化结构16同层设置且位于工作区a的金属层之间的最小距离为L，其中，L≥1μm。
示例性的，图15分别以金属图案化结构16的第一边缘161与栅极连接结构144和漏极143为例进行说明。合理设置金属图案化结构16的第一边缘161和与金属图案化结构16同层设置且位于工作区a的金属层之间的距离L满足L≥1μm，可以保证设置于非工作区b的金属图案化结构16对工作区a不会产生影响，不会半导体器件10的电性能造成影响，保证半导体器件正常工作。
需要说明的是，继续参考图14所示，为了保证工作区表面与封装层之间的粘附性，可以合理设置凸起图案化结构的大小以及相邻两个凸起图案化结构之间的距离。例如可以设置凸起图案化结构的延伸宽度可以满足大于或者等于0.3μm，相邻两个条形凹槽结构在X方向或者Y方向上之间的距离均可以大于或者等于2μm，凸起图案化结构在非工作区所在面积总和与非工作区总面积之间的比值大于或者等于5％，在保证增加工作区表面与封装层之间的粘附性的同时，保证二者的接触面具有稳定的力学结构。
可选的，图16是本发明实施例提供的一种金属图案化结构的示意图，图17是本发明实施例提供的另一种金属图案化结构的示意图，结合图14、图16和图17所示，本发明实施例提供的金属图案化结构16可以包括“十”字结构(如图14所示)，网格结构(如图16所示)，条形凹槽结构(如图17所示)，和方形结构。本发明实施例对金属图案化结构16的形状不进行限定，本发明实施例仅以三种可行的结构为例进行说明。
综上所述，上述实施例对非工作区包括至少两层介质层，如何在非工作区的至少两层介质层中设置第二图案化结构进行了说明。
需要说明的是，本发明上述实施例对如何在工作区的金属层中设置第一图案化结构和如何在非工作区的介质层中设置第二图案化结构的技术方案分别进行了独立说明，可以理解的是，对于同时在工作区的金属层中设置第一图案化结构以及在非工作区的介质层中设置第二图案化结构的技术方案，可以对上述如何在工作区的金属层中设置第一图案化结构以及如何在非工作区的介质层中设置第二图案化结构的方案进行任意组合，得到同时在工作区的金属层中设置第一图案化结构以及在非工作区的介质层中设置第二图案化结构的技术方案。
作为一种可行的实施方式，继续参考图12、图13和图15所示，至少一层金属层14包括靠近衬底11一侧的第一金属层14b、位于第一金属层14b远离衬底11一侧的第N1金属层14a以及位于第一金属层14b和第N1金属层14a之间的第j金属层，N1≥2且N1为整数，0≤j≤N1，且j为整数；至少一层介质层15包括靠近衬底11一侧的第一介质层15b、位于第一介质层15b远离衬底11一侧的第N2介质层15a以及位于第一介质层15b和第N2介质层15a之间的第k介质层，N2≥2且N2为整数，0≤k≤N2，且k为整数；第一介质层15b至第N2介质层15a均设置于工作区a和非工作区b；第一介质层15b设置于衬底11与第一金属层14b之间，第N2介质层15a设置于第N1金属层14a远离衬底11的一侧。
示例性的，图12、图15和图16均以至少一层金属层14包括第一金属层14b和第二金属层14a为例进行说明，即N1＝2，j＝0，至少介质层15包括第一介质层15b、以及位于第一介质层15b与第N2介质层15a之间的第二介质层15c为例进行说明，即N2＝3，k＝2为例进行说明。参考图12、图15和图16所示可以知道，一般在衬底11与第一金属层14b之间可以设置一层介质层，即第一介质层15b，第一介质层15b可以为第一金属层14b提供平坦的基础膜层，同时将第一金属层14b与半导体表面电学隔离。同时在最顶层金属层，即第N1金属层14a之上还要设置一层介质层，即第N2介质层15a，用于对最顶层金属层进行绝缘防护。
作为一种可行的实施方式，图18是本发明实施例提供的另一种半导体器件的结构示意图。图19是图18提供的半导体器件沿剖面线F-F’的剖面结构示意图，结合图18和图19所示，本发明实施例提供的半导体器件10还可以包括位于材料层12远离衬底11一侧的封装层17；封装层17覆盖材料层12，且覆盖图案化结构13。
示例性的，通过至少在第N材料层中设置图案化结构13，增加材料层12与封装层17之间的接触面积，有利于增加非工作区b表面与封装层之间的粘附性，在非工作区b表面提供足够数量的应力锁定台阶来消除热机械应力对芯片表面的损坏，提升半导体器件的可靠性。
可选的，封装层17可以为塑料封装材料，对半导体器件10进行封装保护。
应该理解，本发明实施例是从半导体器件结构设计的角度来增加封装层与金属层和/或介质层之间的粘附性。所述半导体器件包括但不限制于：工作在高电压大电流环境下的大功率氮化镓高电子迁移率晶体管(High Electron Mobility Transistor，简称HEMT)、绝缘衬底上的硅(Silicon-On-Insulator，简称SOI)结构的晶体管、砷化镓(GaAs)基的晶体管以及金属氧化层半导体场效应晶体管(Metal-Oxide-Semiconductor Field-EffectTransistor，简称MOSFET)、金属绝缘层半导体场效应晶体管(Metal-SemiconductorField-Effect Transistor，简称MISFET)、双异质结场效应晶体管(DoubleHeterojunction Field-Effect Transistor，简称DHFET)、结型场效应晶体管(JunctionField-Effect Transistor，简称JFET)，金属半导体场效应晶体管(Metal-SemiconductorField-Effect Transistor，简称MESFET)，金属绝缘层半导体异质结场效应晶体管(Metal-Semiconductor Heterojunction Field-Effect Transistor，简称MISHFET)或者其他场效应晶体管；进一步的，本发明提供的半导体器件除了可以为场效应管，还可以为其他类型的半导体器件，例如IGBT，本发明实施例对半导体器件的类型不进行限定。
基于同一发明构思，本发明实施例还提供了一种半导体器件的制备方法，图20是本发明实施例提供的一种半导体器件制备方法的流程示意图，如图20所示，本发明实施例提供的半导体器件的制备方法可以包括：
S110、提供衬底。
示例性的，衬底的材料可以为Si、SiC或者蓝宝石，还可以是其他适合生长氮化镓的材料或由其直接形成器件有源部分的材料。
S120、在所述衬底一侧制备至少一层材料层，所述至少一层材料层包括N层材料层，N≥1且N为整数。
S130、至少在第N材料层中制备图案化结构。
综上，本发明实施例提供的半导体器件的制备方法，通过至少在最表层的材料层中设置图案化结构，如此保证增加封装层与材料层之间的粘附性，在半导体器件表面提供足够数量的应力锁定台阶来消除热机械应力对半导体器件表面的损坏，不仅可以消除半导体器件表面平行方向应力造成的破环，也同时可以防止施加到半导体器件表面垂直方向的应力造成的损坏，提升半导体器件的可靠性。
可选的，在上述实施例的基础上，半导体器件包括工作区和非工作区，非工作区围绕工作区；基于此，图21是本发明实施例提供的另一种半导体器件的制备方法的流程示意图，如图21所示，本发明实施例提供的半导体器件的制备方法包括：
S210、提供衬底。
S220、在所述工作区制备至少一层金属层，在所述非工作区制备至少一层介质层，至少一层金属层包括N1层金属层，N1≥1且N1为整数；至少一层介质层包括N2层介质层，N2≥1且N2为整数。
S230、至少在第N1金属层中制备第一图案化结构，和/或，至少在第N2介质层中制备第二图案化结构。
如此，通过至少在工作区的最顶层金属层中设置第一图案化结构，和/或，在非工作区的最顶层介质层中设置第二图案化结构，增加封装层与半导体器件工作区和/或非工作区表面之间的粘附性，在半导体器件的工作区和/或非工作区表面均提供足够数量的应力锁定台阶来消除热机械应力对半导体器件10工作区和/或非工作区表面的损坏，不仅可以消除半导体器件工作区和/或非工作区表面平行方向应力造成的破环，也同时可以防止施加到半导体器件工作区和/或非工作区表面垂直方向的应力造成的损坏，提升半导体器件的可靠性。
需要说明的是，本发明实施例提供的半导体器件可以为有源半导体器件，也可以为无源半导体器件，本发明实施例对此不进行限定。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整、相互结合和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (12)

1.一种半导体器件，其特征在于，包括：
衬底；
位于所述衬底一侧的至少一层材料层，所述至少一层材料层包括N层材料层，N≥1且N为整数；
至少第N材料层中设置有图案化结构。
2.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件包括工作区和非工作区，所述非工作区围绕所述工作区；
至少一层材料层包括位于所述工作区的至少一层金属层以及位于所述非工作区的至少一层介质层；
至少一层金属层包括N1层金属层，N1≥1且N1为整数；
至少一层介质层包括N2层介质层，N2≥1且N2为整数；
至少第N1金属层中设置有第一图案化结构，和/或，至少第N2介质层中设置有第二图案化结构。
3.根据权利要求2所述的半导体器件，其特征在于，至少一层金属层包括靠近所述衬底一侧的第一金属层、位于所述第一金属层远离所述衬底一侧的第N1金属层以及位于所述第一金属层和所述第N1金属层之间的第j金属层，N1≥2且N1为整数，0≤j≤N1，且j为整数；
至少所述第N1金属层中设置有所述第一图案化结构；
且当所述第一金属层至所述第N1金属层中至少两层金属层中设置有所述第一图案化结构时，沿第一方向，不同层金属层中的所述第一图案化结构至少部分交叠，所述第一方向垂直所述衬底所在平面。
4.根据权利要求2或3所述的半导体器件，其特征在于，所述工作区包括有源区和位于所述有源区周围的无源区；
所述金属层包括位于所述工作区内的电极和/或电极连接结构，至少一个所述电极和/或所述电极连接结构中设置有所述第一图案化结构。
5.根据权利要求4所述的半导体器件，其特征在于，所述第一图案化结构包括条形凹槽结构，所述条形凹槽结构中长边的延伸方向与所述金属层中的电流方向平行。
6.根据权利要求2所述的半导体器件，其特征在于，所述第二图案化结构包括凹陷图案化结构；
至少一层介质层包括靠近所述衬底一侧的第一介质层、位于所述第一介质层远离所述衬底一侧的第N2介质层以及位于所述第一介质层和所述第N2介质层之间的第k介质层，N2≥2且N2为整数，0≤k≤N2，且k为整数；
至少所述第N2介质层中设置有所述第二图案化结构；
或者，至少两层介质层中设置有所述第二图案化结构，所述至少两层介质层包括依次叠层设置的所述第N2介质层、第N2-1介质层至第k介质层，其中1≤k≤N2-1。
7.根据权利要求2所述的半导体器件，其特征在于，所述第二图案化结构包括凸起图案化结构；
至少一层介质层包括靠近所述衬底一侧的第一介质层、位于所述第一介质层远离所述衬底一侧的第N2介质层以及位于所述第一介质层和所述第N2介质层之间的第k介质层，N2≥2且N2为整数，0≤k≤N2，且k为整数；
所述半导体器件还包括位于所述非工作区的至少一层金属图案化结构，所述至少一层金属图案化结构位于所述第一介质层和所述第N2介质层之间，且所述至少一层金属图案化结构在所述第N2介质层远离所述衬底的一侧表面形成所述凸起图案化结构。
8.根据权利要求7所述的半导体器件，其特征在于，至少一层金属层包括靠近所述衬底一侧的第一金属层、位于所述第一金属层远离所述衬底一侧的第N1金属层以及位于所述第一金属层和所述第N1金属层之间的第j金属层，N1≥2且N1为整数，0≤j≤N1，且j为整数；
依次叠层设置的所述第j金属层至第N1金属层包括位于所述非工作区的部分，位于所述非工作区的且依次叠层设置的所述第j金属层至第N1金属层中设置有所述金属图案化结构。
9.根据权利要求8所述的半导体器件，其特征在于，所述金属图案化结构包括靠近所述工作区一侧的第一边缘；
沿所述非工作区指向所述工作区的方向，所述第一边缘和与所述金属图案化结构同层设置且位于所述工作区的金属层之间的最小距离为L，其中，L≥1μm。
10.根据权利要求2所述的半导体器件，其特征在于，至少一层金属层包括靠近所述衬底一侧的第一金属层、位于所述第一金属层远离所述衬底一侧的第N1金属层以及位于所述第一金属层和所述第N1金属层之间的第j金属层，N1≥2且N1为整数，0≤j≤N1，且j为整数；
至少一层介质层包括靠近所述衬底一侧的第一介质层、位于所述第一介质层远离所述衬底一侧的第N2介质层以及位于所述第一介质层和所述第N2介质层之间的第k介质层，N2≥2且N2为整数，0≤k≤N2，且k为整数；
所述第一介质层至所述第N2介质层均设置于所述工作区和所述非工作区；
所述第一介质层设置于所述衬底与所述第一金属层之间，所述第N2介质层设置于所述第N1金属层远离所述衬底的一侧。
11.一种半导体器件的制备方法，用于制备权利要求1-10任一项所述的半导体器件，其特征在于，所述制备方法包括：
提供衬底；
在所述衬底一侧制备至少一层材料层，所述至少一层材料层包括N层材料层，N≥1且N为整数；
至少在第N材料层中制备图案化结构。
12.根据权利要求11所述的制备方法，其特征在于，所述半导体器件包括工作区和非工作区，所述非工作区围绕所述工作区；
在所述衬底一侧制备至少一层材料层，包括：
在所述工作区制备至少一层金属层，在所述非工作区制备至少一层介质层，至少一层金属层包括N1层金属层，N1≥1且N1为整数；至少一层介质层包括N2层介质层，N2≥1且N2为整数；
至少在第N材料层中制备图案化结构，包括：
至少在第N1金属层中制备第一图案化结构，和/或，至少在第N2介质层中制备第二图案化结构。
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