CN114695087B - 一种制造集成电路的方法和*** - Google Patents

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Abstract

本发明涉及一种制造集成电路的方法和***。该方法包括：根据第一晶圆上的第一组叠加标记获得量测数据，所述第一组叠加标记设置于所述第一晶圆上的第一区域；根据第一模型以及所述量测数据获得第一参数组；将所述第一参数组投影到第二晶圆上的第二区域以获得模拟补偿数据，其中所述第二区域包含数量大于所述第一组叠加标记的第二组叠加标记。

Description

一种制造集成电路的方法和***
技术领域
本发明大体上涉及半导体技术领域，更具体地，涉及一种制造集成电路的方法和***。
背景技术
在集成电路制造领域，光刻工艺是一种关键的工艺，其工艺质量直接影响集成电路的成品率、可靠性、芯片性能以及使用寿命等参数指标。光刻工艺的工艺质量改进与这些参数指标的稳定性息息相关。
一种类型的光刻工艺，称为光刻法，其通过将诸如紫外光的光线照射掩膜板，使得掩膜板上的图案曝光到晶圆上的光刻胶。光刻胶包括当暴露于紫外光照射时经历化学转变的一个或多个组件。因而光刻胶发生的特性变化允许选择性的去除光刻胶的曝光部分或者未曝光部分。这样，光刻工艺可将来自掩模版的图案转移到光刻胶，然后选择性的去除光刻胶以显露图案。此外，可以重复以上步骤，以实现叠加多个图案层的光刻工艺。
随着半导体工艺技术的不断革新，如何对多个图案层的叠加偏差进行控制已经成为集成电路成品率的关键因素。如何改善叠加偏差已成为半导体行业面临的主要挑战之一。另一方面，由于掩膜板尺寸的限制，在CCD(电荷耦合器件)和CIS(CMOS成像传感器)制造中广泛采用拼接技术。如何控制拼接偏差是另一个挑战。
在高数值孔径EUV(极紫外光)光刻技术中引入了歪象校正透镜(Anamorphiclens)，以使图案层具有更高的分辨率。这项技术需要将掩膜板上的图形沿单一方向拉伸进行形变(例如沿着X方向)，掩膜板上经过形变的图形需多次曝光并经由拼接技术形成晶圆上的图案层。拼接偏差的控制在高数值孔径EUV光刻技术中亦显不可或缺。叠加偏差与拼接偏差的校正在光刻工艺中扮演了重要角色。
发明内容
本发明实施例的目的之一在于提供一种制造集成电路的方法和***，其可对拼接偏差和叠加偏差进行校正，有效地改善了拼接偏差和叠加偏差。
本发明一实施例提供了一种制造集成电路的方法，其包括：根据第一晶圆上的第一组叠加标记获得量测数据，所述第一组叠加标记设置于所述第一晶圆上的第一区域；根据第一模型以及所述量测数据获得第一参数组；将所述第一参数组投影到第二晶圆上的第二区域以获得模拟补偿数据，其中所述第二区域包含数量大于所述第一组叠加标记的第二组叠加标记。
本发明另一实施例提供了一种制造集成电路的方法，其包括：在第一晶圆上的第一区域内界定第一子区域以及第二子区域，其中所述第一区域设置有第一组叠加标记；将第一模型应用于与所述第一组叠加标记相关联的量测数据以获得第一参数组；将所述第一参数组投影到与所述第一区域具有相同布局的第二晶圆上的第二区域以获得模拟补偿数据。
本发明又一实施例还提供了一种用于制造集成电路的***，其包括：处理器、存储有计算机可执行指令的非易失性计算机可读媒体以及处理台。存储有计算机可执行指令的非易失性计算机可读媒体耦合至所述处理器。处理台用以支撑晶圆。其中所述处理器可执行所述计算机可执行指令以在所述晶圆上实施根据前述实施例中所述的制造集成电路的方法。
附图说明
图1为根据本发明一实施例的晶圆的示意图。
图2(a)为根据本发明一实施例的第一晶圆上的某一区域的示意图。
图2(b)为根据本发明另一实施例的第一晶圆上的某一区域的示意图。
图3为根据本发明一实施例的制造集成电路的方法流程图。
图4(a)及图4(b)说明了根据本发明一实施例的投影操作的示意图。
图5为根据本发明一实施例的第一晶圆上的各个区域的叠加偏差向量图。
图6为对图5所示的叠加偏差向量图使用了图3中的操作S10之后的补偿向量图。
图7为对图6中的补偿向量图进行投影操作S20之后的补偿向量图。
图8(a)为使用了图3所示的方法之后的叠加标记的偏差向量图。
图8(b)为使用了图3所示的方法之后的拼接标记的偏差向量图。
图9(a)为根据本发明的比较实施例的制造集成电路的方法流程图。
图9(b)为使用了图9(a)所示的方法之后的叠加标记的偏差向量图。
图9(c)为使用了图9(a)所示的方法之后的拼接标记的偏差向量图。
图10为根据本发明的比较实施例的制造集成电路的方法流程图。
具体实施方式
为更好的理解本发明的精神，以下结合本发明的部分优选实施例对其作进一步说明。
以下详细地讨论本发明的各种实施方式。尽管讨论了具体的实施，但是应当理解，这些实施方式仅用于示出的目的。相关领域中的技术人员将认识到，在不偏离本发明的精神和保护范围的情况下，可以使用其他部件和配置。
图1为根据本发明一实施例的晶圆的示意图。
图1显示了晶圆W1的示意图。晶圆W1上可包含复数个区域10。每个区域10内可包含一个完整的半导体器件，例如芯片。
晶圆W1上每个区域10内的器件，可经由半导体机台在晶圆基板上实施多个工序(包含但不限于：沉积、蚀刻、曝光、显影等等)逐渐完成。由半导体机台所实施的每一道工序可以在基板上形成数层微结构，最终形成所要制造的器件。
随着所制造的半导体器件的面积不同，区域10的面积可能大于半导体机台实施每道工序的尺寸限制。因此，在某些实施例中，半导体机台可以在区域10内界定数个子区域。经由对区域10内的各个子区域分别实施工序，最终在区域10内完成所要制造的器件。
在某些实施例中，区域10内可包含子区域10a、10b、10c、10d、10e、10f、10g、10h、及10i。在本发明其他一些实施例中，子区域的数量依照实际需要而定。例如，子区域的数量可大于9个或小于9个。
图2(a)为根据本发明一实施例的第一晶圆上的某一区域的示意图。如图2(a)所示，区域100分为中间区域102以及位于中间区域102之外的周缘区域104。
区域100包括第一子区域106a以及第二子区域106b。第一子区域106a以及第二子区域106b位于中间区域102之内。第二子区域106b邻近于第一子区域106a。在图2(a)中，第一子区域106a以及第二子区域106b的大小不同。然而，在本发明另一些实施例中，第一子区域106a以及第二子区域106b的大小也可以相同。
多个叠加标记108可设置于区域100的周缘区域104。叠加标记108可用于校正第一晶圆当前层上的特定区域相对于前1或2层上该特定区域的位置。
在图2(a)中，叠加标记108的数量为6个。然而，在本发明其他一些实施例中，叠加标记108的数量依照实际需要而定。例如，叠加标记108的数量可大于6个或小于6个。在本发明其他一些实施例中，也可以在周缘区域104的其他位置处设置叠加标记108。此外，叠加标记108的设置位置并非局限于周缘区域104内。在本发明其他一些实施例中，叠加标记108可设置于区域100的任意位置。
第一子区域106a的尺寸可以小于或等于半导体机台(例如，光刻机)的曝光尺寸。第二子区域106b的尺寸可以小于或等于半导体机台(例如，光刻机)的曝光尺寸。区域100的尺寸大于半导体机台(例如，光刻机)的曝光尺寸。当需要制造的电子组件的尺寸大于半导体机台(例如，光刻机)的曝光尺寸时，可以使用拼接的方式生产该电子组件。也就是说，电子组件的不同区域可分别经由独立的曝光程序制造，最终形成完整的电子组件。
当电子组件的不同区域经由独立的曝光程序制造时，可在晶圆上设置拼接标记，用于不同区域之间的校正。
举例言之，多个拼接标记110可设置于第一子区域106a与第二子区域106b之间的周缘区域104。拼接标记110可用于校正当前子区域相对于相邻子区域的位置。在图2(a)中，拼接标记110的数量为2个。然而，在本发明其他一些实施例中，拼接标记110的数量依照实际需要而定。例如，拼接标记110的数量可大于2个或小于2个。此外，在图2(a)中，拼接标记110设置于第一子区域106a与第二子区域106b之间的周缘区域104上。然而，在本发明其他一些实施例中，拼接标记110也可以设置于第一子区域106a与第二子区域106b之间的中间区域102上。
图2(b)为根据本发明另一实施例的第一晶圆上的某一区域的示意图。如图2(b)所示，区域200分为中间区域202以及位于中间区域202之外的周缘区域204。
区域200包括第一子区域206a、第二子区域206b以及第三子区域206c以及第四子区域206d。第一子区域206a、第二子区域206b、第三子区域206c以及第四子区域206d位于中间区域202之内。第二子区域206b位于第一子区域206a和第三子区域206c之间，第三子区域206c位于第二子区域206b和第四子区域206d之间。
多个叠加标记208设置于区域200的周缘区域204。叠加标记208可用于校正第一晶圆当前层上的特定区域相对于前1或2层上该特定区域的位置。在图2(b)中，叠加标记208的数量为8个。然而，在本发明其他一些实施例中，叠加标记208的数量依照实际需要而定。例如，叠加标记208的数量可大于8个或小于8个。在本发明其他一些实施例中，也可以在周缘区域204的其他位置处设置叠加标记208。此外，叠加标记208的设置位置并非局限于周缘区域204内。在本发明其他一些实施例中，叠加标记208可设置于区域200的任意位置。
多个拼接标记210可分别设置于第一子区域206a与第二子区域206b之间的周缘区域204上，第二子区域206b与第三子区域206c之间的周缘区域204上，以及第三子区域206c与第四子区域206d之间的周缘区域204上。拼接标记210可用于校正当前子区域相对于相邻子区域的位置。在图2(b)中，拼接标记110的数量为6个。然而，在本发明其他一些实施例中，拼接标记210的数量依照实际需要而定。例如，拼接标记210的数量可大于6个或小于6个。此外，在图2(b)中，拼接标记210设置于第一子区域206a与第二子区域206b之间，第二子区域206b与第三子区域206c之间，以及第三子区域206c与第四子区域206d之间的其他位置处。
应当理解：在本发明一些实施例中，区域100或区域200也可包括其他数量的子区域，例如：3个或5个以上。例如，在本发明的一个具体实施例中，区域100或区域200可以是图1所示的区域10。多个叠加标记设置于区域100或区域200的周缘区域。多个拼接标记设置于各个子区域之间的周缘区域上。
图3为根据本发明一实施例的制造集成电路的方法流程图。具体的，作为本发明一实施例，图3展示为一种制造包含了如图2(a)所示的区域100的集成电路的方法流程图。在某些实施例中，图3展示为方法流程可以由半导体制造机台操作。在某些实施例中，图3展示为方法流程可以由光刻机操作。
如图3所述，在操作S10中，对区域100的叠加标记108的量测数据施加第一模型M1，获得第一参数组Ds1。
具体而言，将包括了第一子区域106a和第二子区域106b的区域100作为一个整体，根据区域100上的叠加标记108获得量测数据，并根据第一模型M1以及量测数据获得第一参数组Ds1。
叠加标记108设置于区域100上。量测数据表征与叠加标记108相关联的偏差量。在本发明一些实施例中，量测数据表征区域100的当前层上的叠加标记108相对于区域100在第一晶圆前1或2层的叠加标记之间的真实偏差，这些真实偏差表征区域100的当前层相对于区域100在第一晶圆前1或2层之间所需的补偿量。
第一模型M1可为常规叠加模型，例如：晶圆级模型或区域级模型。第一参数组Ds1可为使光刻机对晶圆区域执行拼接校正或叠加校正的一组参数。
在操作S15中，在第二晶圆的第二区域上设置虚拟叠加标记。在某些实施例中，虚拟叠加标记可以均匀地分布在第二区域内。用户可以设定/选择数组坐标，以在第二晶圆上设置数个虚拟叠加标记。用户可以根据实际需要在第二晶圆的第二区域上设置虚拟叠加标记的数量以及位置。第二区域上的虚拟叠加标记数量可以大于区域100上叠加标记108的数量。
在操作S20中，将第一参数组Ds1投影到第二晶圆的第二区域上以获得模拟补偿数据。具体而言，将来自操作S10中的第一参数组Ds1投影到与第一晶圆的区域100具有相同布局的第二晶圆的第二区域上，从而获得模拟补偿数据。
在本发明中所述的“投影”操作，涉及了将第一参数组Ds1套用至第二晶圆上的多个叠加标记，以在第二晶圆上获得与这些叠加标记相关联的模拟偏差。本申请中所述的“投影”操作将在后续段落中根据图4(a)及图4(b)进行说明。
模拟补偿数据表征第二晶圆当前层的第二区域上的第二组叠加标记相对于第二区域在第二晶圆前1或2层之间的叠加标记之间的模拟偏差，这些模拟偏差表征第二晶圆当前层的第二区域相对于第二区域在第二晶圆前1或2层之间所需的补偿量。相同布局表征第二晶圆的第二区域与第一晶圆的区域100具有相同的大小，且具有相同数量以及大小的子区域。
在本发明的一些实施例中，第二晶圆的第二区域可包括第三子区域以及第四子区域。相同布局进一步表征第一晶圆的第一子区域106a与第二晶圆的第三子区域具有相同大小，且第一晶圆的第二子区域106b与第二晶圆上的第四子区域具有相同大小。
另外，在本发明的一些实施例中，第一晶圆的第一子区域106a投影至第二晶圆的第三子区域，第一晶圆的第二子区域106b投影至第二晶圆上的第四子区域。在本发明的另一些实施例中，第二晶圆的第二区域上设置有数量大于叠加标记108的第二组叠加标记。例如，对于第二晶圆的第二区域来说，不仅可以在第二区域的周缘区域设置叠加标记，还可以在第三子区域和第四子区域中设置叠加标记。因此，模拟补偿数据进一步表征第二区域的周缘区域上的叠加标记的补偿数据以及第三子区域和第四子区域中的叠加标记的补偿数据。
在本发明的另一些实施例中，第二晶圆是虚拟晶圆；且第二组叠加标记包含设置于第二晶圆上的第三子区域(例如，图4(b)的子区域306a)内的第一叠加标记与设置于第二晶圆上的第四子区域(例如，图4(b)的子区域306b)内的第二叠加标记。第二晶圆可以是由半导体机台(例如，光刻机)所界定的虚拟晶圆。用户可以根据实际需要在第三子区域和第四子区域上设置虚拟叠加标记的数量以及位置。
在操作S30中，根据模拟补偿数据以及第二模型M2获得第二参数组Ds2以及第三参数组Ds3。具体而言，将第二晶圆上的第三子区域和第四子区域作为两个单独的子区域，并根据来自操作S20的模拟补偿数据以及第二模型M2获得与第三子区域相关联的第二参数组Ds2以及与第四子区域相关联的第三参数组Ds3。
在本发明一些实施例中，第二模型M2是区域内模型。第二模型M2与第一模型M1兼容，使得根据第一模型M1获得的与第一子区域106a相关联的第一组补偿数据与根据第二模型M2获得的与第三子区域相关联的第二组补偿数据之间的残差(residual)为零。
举例言之，在操作S10中根据第一模型M1获得与区域100相关联的第一参数组Ds1之后，可以从第一参数组Ds1获得与区域100相关联的补偿数据，其中包括与第一子区域106a相关联的第一组补偿数据。补偿数据可用于补偿区域100的当前层相对于区域100在晶圆前1或2层之间的偏差。在操作S30中根据第二模型M2获得与第三子区域相关联的第二组补偿数据。第一组补偿数据与第二组补偿数据之间的残差为零。
在本发明的一些实施例中，第二参数组Ds2和第三参数组Ds3分别表征当第一晶圆的区域100模拟叠加到第二晶圆的第二区域上时，在第二区域的第三子区域和第四子区域上映射出的与第二组叠加标记相关联的补偿量。
在操作S40中，根据第二参数组Ds2和第三参数组Ds3校正拼接偏差以及叠加偏差。具体而言，根据来自操作S30的第二参数组Ds2以及第三参数组Ds3校正第一晶圆上的第一子区域106a以及第二子区域106b之间的拼接偏差，且根据第二参数组Ds2以及第三参数组Ds3校正第一晶圆的区域100的叠加偏差。
图4(a)及图4(b)说明了根据本发明一实施例的投影操作的示意图。
图4(a)显示了第一晶圆上的区域100。如图4(a)所示，区域100的周缘区域104设置有一组叠加标记108_1、108_2、108_3、108_4、108_5、及108_6。与叠加标记108_1相关联的量测数据以向量e1表示。与叠加标记108_2相关联的量测数据以向量e2表示。与叠加标记108_3相关联的量测数据以向量e3表示。与叠加标记108_4相关联的量测数据以向量e4表示。与叠加标记108_5相关联的量测数据以向量e5表示。与叠加标记108_6相关联的量测数据以向量e6表示。
向量e1可表示在叠加标记108_1处，晶圆当前层与前1或2层之间的偏差。向量e2可表示在叠加标记108_2处，晶圆当前层与前1或2层之间的偏差。相同地，向量e3、e4、e5及e6可分别表示在叠加标记108_3、108_4、108_5及108_6处，晶圆当前层与前1或2层之间的偏差。
在某些实施例中，向量e1、e2、e3、e4、e5及e6可以具有相同或不同的量值。在某些实施例中，向量e1、e2、e3、e4、e5及e6可以具有相同或不同的方向。
向量e1、e2、e3、e4、e5及e6可对应于图3的操作S10中所述的量测数据。在某些实施例中，向量e1、e2、e3、e4、e5及e6可于操作S10中套用至第一模型M1，进而获得可由半导体制造机台(例如，光刻机)读取的第一参数组Ds1。根据向量e1、e2、e3、e4、e5及e6所获得的第一参数组Ds1可决定叠加标记108_1、108_2、108_3、108_4、108_5、及108_6上的补偿向量。
在某些实施例中，根据所选择的第一模型M1的不同，针对叠加标记108_1、108_2、108_3、108_4、108_5、及108_6获得的补偿向量也不同。
在某些实施例中，子区域106a周围的叠加标记108_1、108_2、108_3可以分别具有相同的量值与相同的方向。在某些实施例中，子区域106a周围的叠加标记108_1、108_2、108_3可以分别具有不同的量值或方向。
在某些实施例中，子区域106b周围的叠加标记108_4、108_5、108_6可以分别具有相同的量值与相同的方向。在某些实施例中，子区域106b周围的叠加标记108_4、108_5、108_6可以分别具有不同的量值或方向。
在某些实施例中，子区域106a周围的叠加标记与子区域106b周围的叠加标记可以分别具有相同的量值与相同的方向。在某些实施例中，子区域106a周围的叠加标记与子区域106b周围的叠加标记可以分别具有不同的量值或方向。
图4(b)显示了虚拟晶圆上的区域300。区域300包含子区域306a以及子区域306b。区域300可以与区域100具有相同的布局。区域300可以与区域100具有相同的大小。子区域306a可以与子区域106a具有相同的布局。子区域306a可以与子区域106a具有相同的大小。子区域306b可以与子区域106b具有相同的布局。子区域306b可以与子区域106b具有相同的大小。
子区域306a中可包含多个虚拟叠加标记(例如308_1及308_2)。在某些实施例中，虚拟叠加标记可以均匀地分布在子区域306a内。相同地，子区域306b中可包含多个虚拟叠加标记(例如308_3及308_4)。在某些实施例中，虚拟叠加标记可以均匀地分布在子区域306b内。用户可以设定/选择数组坐标，以在虚拟晶圆上设置数个虚拟叠加标记。用户可以根据实际需要在子区域306a和子区域306b上设置虚拟叠加标记的数量以及位置。
经由图3的操作S10中获得的第一参数组Ds1，可搭配子区域306a及子区域306b内的虚拟叠加标记而获得与每一虚拟叠加标记相关联的模拟补偿数据。
举例言之，经由第一参数组Ds1及虚拟叠加标记308_1，可获得与虚拟叠加标记308_1相关联的模拟偏差se1。经由第一参数组Ds1及虚拟叠加标记308_2，可获得与虚拟叠加标记308_2相关联的模拟偏差se2。依此类推，经由第一参数组Ds1可以获得与子区域306a及子区域306b中每一虚拟叠加标记相关联的模拟偏差。
借由第一参数组Ds1与多个虚拟叠加标记，在虚拟晶圆上的区域300获得模拟偏差的操作，在本申请中称为“投影”操作。
图5为根据本发明一实施例的第一晶圆上的各个区域的叠加偏差向量图。在本发明一实施例中，图2(a)中所示的区域100可以是图5所示的各个区域中的一者。以区域100为例，通过比较第一晶圆当前层上的区域100的叠加标记108与第一晶圆前1或2层上的对应区域的叠加标记之间的偏差值，例如：横向偏差值X和纵向偏差值Y，以及横向偏差值X和纵向偏差值Y两者的偏差方向，可得到基于横向偏差值X、纵向偏差值Y以及偏差方向的偏差向量图。这些偏差向量表征第一晶圆当前层上的区域100相对于前1或2层的对应区域所需补偿的偏差值以及方向。
图6为对图5所示的叠加偏差向量图使用了图3所示的操作S10之后，基于第一参数组Ds1获得的补偿向量图。补偿向量表征对图5所示的偏差向量进行补偿的量，以实现晶圆当前层上的区域100与晶圆前1或2层上的对应区域的对准。
具体而言，根据区域100上的叠加标记108获得叠加标记108与晶圆前1或2层上的对应叠加标记的偏差值(即：量测数据)，接着将第一模型M1施加到该量测数据以得到光刻机能识别并执行的第一参数组Ds1，随后光刻机可根据该第一参数组Ds1获得并显示针对区域100上的叠加标记108的偏差所需的补偿向量图。应当理解：由于存在测量误差或机器误差，图6的补偿向量图和图5的偏差向量图并不完全一致。
图7为对图6中的补偿向量图进行投影操作S20之后的补偿向量图。图7对图6中的补偿向量进行了数据增强。具体而言，将第一参数组Ds1投影到第二晶圆的第二区域(例如：图4(b)中的区域300)，且其中第二区域包含数量大于叠加标记108的第二组叠加标记；由此，可得到对应于第二组叠加标记的补偿向量图。由于第二组叠加标记的数量大于叠加标记108，因此图7所示的补偿向量图包含了更多的补偿向量数据，从而实现数据增强。
图8(a)为使用了图3所示的方法之后的叠加标记的偏差向量图。具体而言，图8(a)是使用图7所示的补偿向量图来补偿图5所示的偏差向量图后的剩余需要补偿的偏差向量图。由图8(a)可知，区域100的叠加标记108的偏差向量值已经非常小。也就是说，经过补偿之后，晶圆当前层的区域100的叠加标记108与前1或2层的叠加标记之间的偏差值已经大大地减小，这极大地改进了区域100的叠加偏差。
图8(b)为使用了图3所示的方法之后的拼接标记的偏差向量图。从图8(b)可以看出，经过了补偿之后，晶圆上每一子区域之间的拼接偏差值非常小，几乎可以忽略不计。也就是说，经过补偿之后的子区域之间的拼接偏差也得到了极大地改善。
图9(a)为根据本发明的比较实施例的制造集成电路的方法流程图。图9(a)展示为一种制造如图2(a)所示的集成电路的方法流程图，其仅考虑对叠加标记的偏差进行补偿。
在操作S20中，对第一子区域106a和第二子区域106b上的叠加标记108的量测数据施加第一模型M1，从而获得第一参数组Ds1'。具体而言，将第一子区域106a和第二子区域106b分别视为两个单独的子区域，根据第一子区域106a和第二子区域106b上的叠加标记108，获得晶圆当前层上叠加标记108与晶圆前1或2层上的对应叠加标记的偏差值(即：量测数据)，并将第一模型M1施加到该量测数据以得到光刻机能识别并执行的第一参数组Ds1'。
在操作S22中，根据第一参数组Ds1'对叠加标记108的偏差进行补偿。具体而言，光刻机根据第一参数组Ds1'，对晶圆当前层上第一子区域106a和第二子区域106b上的叠加标记108的偏差进行补偿。
图9(b)为使用了图9(a)所示的方法之后的叠加标记的偏差向量图。具体而言，图9(b)是使用图9(a)所示的方法来补偿第一子区域106a和第二子区域106b上的叠加标记108的偏差后的剩余需要补偿的偏差向量示意图。与图8(a)所述的偏差向量图相比，图9(b)所示的偏差向量图的偏差向量值仍然比较大。
图9(c)为使用了图9(a)所示的方法之后的拼接标记的偏差向量图。具体而言，图9(c)是使用图9(a)所示的操作S20获得的第一参数组Ds1'来补偿拼接偏差值后，剩余仍需要补偿的偏差值向量示意图。与图8(b)所示的拼接标记的偏差向量图相比，图9(c)所示的偏差向量值仍然非常大，甚至大于图5所示的未经拼接补偿的第一晶圆上的各个区域的偏差向量值。
图10为根据本发明的比较实施例的制造集成电路的方法流程图。图10展示为一种制造如图2(a)所示的集成电路的方法流程图，其仅考虑对拼接标记的偏差进行补偿。
在操作S30中，对第一子区域106a与第二子区域106b之间的拼接标记110的量测数据施加第二模型M2，以获得第三参数组Ds3'。具体而言，将第一子区域106a和第二子区域106b分别视为两个单独的子区域，根据区域100上的拼接标记110获得当前子区域与邻近子区域之间的偏差值(即：量测数据)，并将第二模型M2施加到该量测数据以得到光刻机能识别并执行的第三参数组Ds3'。
在操作S22中，根据第三参数组Ds3'对拼接标记110的偏差进行补偿。具体而言，光刻机根据第三参数组Ds3'，对区域100上的拼接标记110的偏差值进行补偿。
虽然本申请并未提供图10的方法测试而得的偏差向量图，然与图9(b)及图9(c)获得的结果相似，使用了图10的方法进行补偿后，拼接标记及叠加标记剩余需要补偿的偏差向量值都仍然比较大。
对8(a)-8(b)以及9(b)和9(c)的偏差向量图分别进行计算，得到经过补偿之后剩余需要补偿的偏差值。
由表1可知，与图9(b)相比，图8(a)补偿后的剩余叠加偏差值改善了30％和53％(在横向方向上为30％，在纵向方向上为53％)。也就是说，与图9(a)所示的方法相比，图3所示的方法显著地改善了晶圆上的叠加偏差。
此外，与图9(c)相比，图8(b)补偿后的剩余拼接偏差值改善了93％和86％(在横向方向上为93％，在纵向方向上为86％)。也就是说，与图10所示的方法相比，图3所示的方法显著地改善了晶圆上的拼接偏差。
因此，图3所示的方法对叠加偏差和拼接偏差的补偿效率大大高于图9(a)和10所示的方法。
另外，本发明另一些实施例还提供了一种用于制造集成电路的***。该***包括了处理器、存储有计算机可执行指令的非易失性计算机可读媒体以及处理台。存储有计算机可执行指令的非易失性计算机可读媒体可耦合至处理器。处理台可用以支撑晶圆。处理器可执行计算机可执行指令以在晶圆上实施根据图3、图9(a)以及图10所示的制造集成电路的方法。
本发明通过找出了拼接和叠加的关系，即：拼接主要由使用叠加校正决定，提出了一种获得叠加校正的方法，使得该方法同时也可以减小拼接。通过本发明提出的用于制造集成电路的方法，叠加偏差和拼接偏差都可以得到显著地改善。
需要说明的是，在本说明书通篇中对“本发明一实施例”或类似术语的参考意指连同其它实施例一起描述的特定特征、结构或特性包含于至少一个实施例中且可未必呈现在所有实施例中。因此，短语“本发明一实施例”或类似术语在本说明书通篇中的各处的相应出现未必指同一实施例。此外，可以任何适合方式来组合任何特定实施例的所述特定特征、结构或特性与一或多个其它实施例。
本发明的技术内容及技术特点已揭示如上，然而熟悉本领域的技术人员仍可能基于本发明的教示及揭示而作种种不背离本发明精神的替换及修饰。因此，本发明的保护范围应不限于实施例所揭示的内容，而应包括各种不背离本发明的替换及修饰，并为本专利申请权利要求书所涵盖。

Claims (20)

1.一种制造集成电路的方法，其包括：
根据第一晶圆上的第一组叠加标记获得量测数据，其中所述第一组叠加标记设置于所述第一晶圆上的第一区域；
根据第一模型以及所述量测数据获得第一参数组；
使用处理器将所述第一参数组投影到第二晶圆上的第二区域以获得模拟补偿数据，其中所述第二区域包含数量大于所述第一组叠加标记的第二组叠加标记。
2.根据权利要求1所述的制造集成电路的方法，其进一步包括：
将所述第一晶圆上的所述第一区域划分为第一子区域以及第二子区域；
根据所述模拟补偿数据以及第二模型获得与所述第一子区域相关联的第二参数组；
根据所述模拟补偿数据以及所述第二模型获得与所述第二子区域相关联的第三参数组；
根据所述第二参数组以及所述第三参数组校正所述第一子区域以及所述第二子区域之间的拼接误差；以及
根据所述第二参数组以及所述第三参数组校正所述第一晶圆上的所述第一区域的叠加误差。
3.根据权利要求2所述的制造集成电路的方法，其中将所述第一参数组投影到所述第二晶圆上的所述第二区域以获得所述模拟补偿数据包含：
将所述第一晶圆上的所述第一子区域投影至所述第二晶圆上的第三子区域；以及
将所述第一晶圆上的所述第二子区域投影至所述第二晶圆上的第四子区域。
4.根据权利要求3所述的制造集成电路的方法，其中所述第一晶圆上的所述第一子区域和所述第二晶圆上的所述第三子区域具有相同大小，且所述第一晶圆上的所述第二子区域与所述第二晶圆上的所述第四子区域具有相同大小。
5.根据权利要求4所述的制造集成电路的方法，其中：
所述第二晶圆是虚拟晶圆；且
所述第二组叠加标记包含设置于所述第二晶圆上的所述第三子区域内的第一叠加标记与设置于所述第二晶圆上的所述第四子区域内的第二叠加标记。
6.根据权利要求3所述的制造集成电路的方法，其中所述第二模型与所述第一模型兼容，使得根据所述第一模型获得的与所述第一子区域相关联的第一组补偿数据与根据所述第二模型获得的与所述第三子区域相关联的第二组补偿数据之间的残差为零。
7.根据权利要求1所述的制造集成电路的方法，其进一步包括选择复数个坐标以获得所述第二晶圆上的所述第二组叠加标记。
8.根据权利要求1所述的制造集成电路的方法，其中所述第一模型是晶圆级模型或区域级模型中的一者。
9.根据权利要求1所述的制造集成电路的方法，其中所述量测数据表征与所述第一组叠加标记相关联的偏差量。
10.根据权利要求1所述的制造集成电路的方法，其中所述第一晶圆的所述第一区域与所述第二晶圆的所述第二区域的大小相同。
11.根据权利要求2所述的制造集成电路的方法，其中所述第二模型是区域内模型。
12.一种制造集成电路的方法，其包括：
在第一晶圆上的第一区域内界定第一子区域以及第二子区域，其中所述第一区域设置有第一组叠加标记；
将第一模型应用于与所述第一组叠加标记相关联的量测数据以获得第一参数组；
使用处理器将所述第一参数组投影到与所述第一区域具有相同布局的第二晶圆上的第二区域以获得模拟补偿数据。
13.根据权利要求12所述的制造集成电路的方法，进一步包含：
根据所述模拟补偿数据与第二模型获得与所述第一子区域相关联的第二参数组；
根据所述模拟补偿数据与所述第二模型获得与所述第二子区域相关联的第三参数组；以及
根据所述第二参数组以及所述第三参数组校正所述第一子区域以及所述第二子区域之间的拼接误差以及所述第一晶圆上的所述第一区域的叠加误差。
14.根据权利要求12所述的制造集成电路的方法，其中所述第二区域包括第二组叠加标记，且所述第二组叠加标记的数量大于所述第一组叠加标记。
15.根据权利要求12所述的制造集成电路的方法，其中所述第一模型是晶圆级模型或区域级模型中的一者。
16.根据权利要求13所述的制造集成电路的方法，其中所述相同布局表征所述第二晶圆上的所述第二区域包括分别对应于所述第一晶圆的所述第一子区域以及所述第二子区域的第三子区域及第四子区域，其中所述第二模型与所述第一模型兼容，以使得：
根据所述第一模型获得的与所述第一子区域相关联的第一组补偿数据与根据所述第二模型获得的与所述第三子区域相关联的第二组补偿数据之间的残差为零；且
根据所述第一模型获得的与所述第二子区域相关联的第三组补偿数据与根据所述第二模型获得的与所述第四子区域相关联的第四组补偿数据之间的残差为零。
17.根据权利要求16所述的制造集成电路的方法，其中：
所述第一子区域与所述第三子区域具有相同大小；以及
所述第二子区域与所述第四子区域具有相同大小。
18.根据权利要求17所述的制造集成电路的方法，其中：
所述第二组叠加标记包含设置于所述第二晶圆上的所述第三子区域内的第一叠加标记以及设置于所述第二晶圆上的所述第四子区域内的第二叠加标记。
19.一种用于制造集成电路的***，其经配置以执行根据权利要求12所述的方法，其中所述***包括所述处理器，存储有计算机可执行指令的非易失性计算机可读介质，其耦合至所述处理器；以及处理台，经配置以支撑所述第一晶圆。
20.一种用于制造集成电路的***，其包括：
处理器；
存储有计算机可执行指令的非易失性计算机可读介质，其耦合至所述处理器；以及
处理台，经配置以支撑第一晶圆，
其中所述处理器可执行所述计算机可执行指令以：
根据所述第一晶圆上的第一组叠加标记获得量测数据，其中所述第一组叠加标记设置于所述第一晶圆上的第一区域；
根据第一模型以及所述量测数据获得第一参数组；以及
将所述第一参数组投影到第二晶圆上的第二区域以获得模拟补偿数据，其中所述第二区域包含数量大于所述第一组叠加标记的第二组叠加标记。
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