CN114677964B - 移位寄存器、栅极驱动电路和显示面板 - Google Patents

Abstract

本申请涉及一种移位寄存器、栅极驱动电路和显示面板。该移位寄存器包括多个移位寄存单元，多个移位寄存单元共用第一下拉电路，每个移位寄存单元还包括第一输出电路和第二输出电路。其中，第一移位寄存单元还包括第三下拉电路和下拉保持电路，第三下拉电路与第一上拉节点、第一下拉节点和第二下拉节点相连，第三下拉电路用于在第一下拉节点或第二下拉节点的控制下，对第一上拉节点进行初始化。下拉保持电路分别连接第三下拉电路和第一下拉电路，下拉保持电路用于在第一下拉节点处于下拉电位状态时保持第一下拉节点处于低电位。满足高分辨率窄边框的要求的同时，防止第一下拉节点出现电位波动，从而达到大幅提升共用的第一下拉电路的下拉可靠性。

Description

移位寄存器、栅极驱动电路和显示面板

技术领域

本申请涉及显示技术领域，特别是涉及一种移位寄存器、栅极驱动电路和显示面板。

背景技术

OLED栅极驱动电路通常要用三个子电路组合而成，即检测单元、显示单元和输出两者复合脉冲的连接单元(或门电路或Hiz电路)，但是，其存在的问题在于，电路结构非常复杂，无法满足高分辨率窄边框的要求。常用的栅极驱动电路包括多个移位寄存器。其中移位寄存器单元包括：响应于输入信号，将第一电压信号提供给输出端子的输入模块；用于响应于复位信号，将第二电压信号提供给输入模块中作为输入模块中输出端的第一节点的复位模块；响应于第一节点的电压，将第一时钟信号提供给输出端子的输出模块；用响应于第二时钟信号、将第二时钟信号提供给第二节点，并响应于第一节点或输出端子的电压，将电源负电压提供给第二节点的下拉控制模块；响应于第二节点的电压，将电源负电压提供给第一节点和输出端子的下拉模块。通过共用第一下拉电路能够简化电路的结构，节省占用的空间，从而满足高分辨窄边框的要求。然而，在实现过程中，发明人发现共用第一下拉电路的移位寄存器单元至少存在着下拉可靠性不高的技术问题。

发明内容

基于此，有必要针对上述下拉可靠性不高的技术问题，提供一种下拉可靠性较高的移位寄存器、一种栅极驱动电路和一种显示面板。

为了实现上述目的，一方面，本申请实施例提供了一种移位寄存器，包括多个移位寄存单元，多个移位寄存单元共用第一下拉电路，每个移位寄存单元还包括第一输出电路和第二输出电路；

每个移位寄存单元的第一输出电路与相应移位寄存单元的第一输出端相连，每个移位寄存单元的第二输出电路与相应移位寄存单元的第二输出端相连，每个移位寄存单元的第一输出端还通过第一单向隔离电路连接第一下拉电路，且每个移位寄存单元的第二输出端还通过第二单向隔离电路连接第一下拉电路；

多个移位寄存单元包括第一移位寄存单元和第二移位寄存单元，其中，第一移位寄存单元的第一输出电路还与第一上拉节点和第一时钟端相连，第一移位寄存单元的第一输出电路用于根据第一上拉节点的电位和第一时钟端的第一时钟信号控制第一移位寄存单元的第一输出端输出第一输出信号，第一移位寄存单元的第二输出电路还与第一上拉节点和第二时钟端相连，第一移位寄存单元的第二输出电路用于根据第一上拉节点的电位和第二时钟端的第二时钟信号控制第一移位寄存单元的第二输出端输出第二输出信号；

第二移位寄存单元的第一输出电路与第二上拉节点和第三时钟端相连，第二移位寄存单元的第一输出电路用于根据第二上拉节点的电位和第三时钟端的第三时钟信号控制第二移位寄存单元的第一输出端输出第三输出信号，第二移位寄存单元的第二输出电路与第二上拉节点和第四时钟端相连，第二移位寄存单元的第二输出电路用于根据第二上拉节点的电位和第四时钟端的第四时钟信号控制第二移位寄存单元的第二输出端输出第四输出信号；

第一移位寄存单元还包括第三下拉电路和下拉保持电路，第三下拉电路与第一上拉节点、第一下拉节点和第二下拉节点相连，第三下拉电路用于在第一下拉节点或第二下拉节点的控制下，对第一上拉节点进行初始化；

下拉保持电路分别连接第三下拉电路和第一下拉电路，下拉保持电路用于在第一下拉节点处于下拉电位状态时保持第一下拉节点处于低电位。

另一方面，本申请实施例还提供了一种栅极驱动电路，包括多个上述的移位寄存器。

又一方面，本申请实施例还提供了一种显示面板，包括上述的栅极驱动电路。

上述技术方案中的一个技术方案具有如下优点和有益效果：

上述的移位寄存器、栅极驱动电路和显示面板，通过多个移位寄存单元共用第一下拉电路，且每个移位寄存单元的第一输出端还通过第一单向隔离电路连接第一下拉电路，且每个移位寄存单元的第二输出端还通过第二单向隔离电路连接第一下拉电路，以使每个移位寄存单元的第一输出端与第二输出端相互隔离，从而，能够简化电路的结构，节省占用的空间，可以满足高分辨率窄边框的要求的同时，在第一下拉节点的两端增加下拉保持电路，以便在第一下拉节点处于下拉电位状态时保持第一下拉节点处于低电位，防止第一下拉节点出现电位波动，从而达到大幅提升共用的第一下拉电路的下拉可靠性，避免下拉失效而影响电路的正常运作。

本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。

附图说明

图1为共用第一下拉电路的移位寄存器的方框示意图；

图2为一个实施例中的移位寄存器的电路结构示意图；

图3为一个实施例中的移位寄存器的具体电路结构示意图。

具体实施方式

为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的首选实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容更加透彻全面。

需要说明的是，当一个元件被认为是“连接”另一个元件，它可以是直接连接到另一个元件并与之结合为一体，或者可能同时存在居中元件。本文所使用的术语“一端”、“另一端”以及类似的表述只是为了说明的目的。

除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。

在实践研究中，发明人发现传统共用第一电路的移位寄存器单元，其共用第一下拉电路的同时会对QB1点的低电位提出电位稳定性要求，即QB1点的电位波动将会切实影响下拉单元的下拉功能，这会导致下拉失效而影响电路的正常运作，下拉可靠性不高。针对上述技术问题，本申请在于优化为了满足高分辨窄边框需求而提出的共用第一下拉电路的栅极驱动电路，由于共用第一下拉电路有可能因为QB1点的电位波动而导致功能失效，因此本申请采用的技术构思是在QB1点添加一个新的下拉单元，以便在使用下拉功能时维持QB1点的低电位，从根本上解决下拉功能稳定性的缺陷，优化下拉单元，从而实现提升下拉可靠性的目的。

图1所示，是共用第一下拉电路的移位寄存器的方框示意图。如图2所示，本申请提供的移位寄存器100包括多个移位寄存单元101，多个移位寄存单元101共用第一下拉电路11，其中，每个移位寄存单元101还包括第一输出电路12和第二输出电路13，每个移位寄存单元101的第一输出电路12与相应的移位寄存单元101的第一输出端OUT1相连，每个移位寄存单元101的第二输出电路13与相应的移位寄存单元101的第二输出端OUT2相连，每个移位寄存单元101的第一输出端OUT1还通过第一单向隔离电路14连接第一下拉电路11，且每个移位寄存单元101的第二输出端OUT2还通过第二单向隔离电路15连接第一下拉电路11，以使每个移位寄存单元101的第一输出端OUT1与第二输出端OUT2相互隔离。

需要说明的是，第一单向隔离电路14和第二单向隔离电路15可以实现单向导通，具体地，多个移位寄存单元101与第一下拉电路11之间具有节点M，当第一输出端OUT1的电位高于节点M的电位时，第一单向隔离电路14导通，而当第一输出端OUT1的电位低于节点M的电位时，第一单向隔离电路14截止，同理，当第二输出端OUT2的电位高于节点M的电位时，第二单向隔离电路15导通，而当第二输出端OUT2的电位低于节点M的电位时，第二单向隔离电路15截止。

还需说明的是，多个移位寄存器100用于构造栅极驱动电路GOA，移位寄存器100中的多个移位寄存单元101可分别位于不同级，即分别对应驱动像素电路中的多行像素。

可以理解，在本发明实施例中，可以分别控制多个移位寄存单元101中的第一输出端OUT1和第二输出端OUT2进行输出，例如依次控制多个移位寄存单元101进行输出，并使每个移位寄存单元101中的第一输出端OUT1和第二输出端输出高电位。另外，在多个移位寄存单元101均输出完成之后，可以控制第一下拉电路11同时对多个移位寄存单元101的第一输出端OUT1和第二输出端OUT2进行下拉，即通过第一下拉电路11将多个移位寄存单元101的第一输出端OUT1和第二输出端OUT2同时下拉为低电位。

下面本申请以移位寄存器100包括两个移位寄存单元101为例进行说明，但这并非是对本发明保护范围(尤其是实际具体移位寄存单元的数量)的唯一限制。本领域的普通技术人员在阅读了本申请的说明书之后，在知悉本申请的技术构思的情况下，显然可以将本申请应用于移位寄存器100包括三个及三个以上移位寄存单元101的情况，例如可以将所有移位寄存单元分为两类，包含下拉保持电路的一类移位寄存单元称为第一移位寄存单元，其余则称为第二移位寄存单元。

其中，作为一个示例，移位寄存器100中的两个移位寄存单元101可分别位于奇数级和偶数级，即分别对应驱动像素电路中的奇数行像素和偶数行像素。

如图2所示，多个移位寄存单元101包括第一移位寄存单元101A和第二移位寄存单元101B，其中，第一移位寄存单元101A的第一输出电路12A还与第一上拉节点Q1和第一时钟端CLKEA相连，第一移位寄存单元101A的第一输出电路12A用于根据第一上拉节点Q1的电位和第一时钟端CLKEA的第一时钟信号控制第一移位寄存单元101A的第一输出端OUT1输出第一输出信号，第一移位寄存单元101A的第二输出电路13A还与第一上拉节点Q1和第二时钟端CLKFA相连，第一移位寄存单元101A的第二输出电路13A用于根据第一上拉节点Q1的电位和第二时钟端CLKFA的第二时钟信号控制第一移位寄存单元101A的第二输出端OUT2输出第二输出信号；第二移位寄存单元101B的第一输出电路12B与第二上拉节点Q2和第三时钟端CLKEB相连，第二移位寄存单元101B的第一输出电路12B用于根据第二上拉节点Q2的电位和第三时钟端CLKEB的第三时钟信号控制第二移位寄存单元101B的第一输出端OUT1输出第三输出信号，第二移位寄存单元101B的第二输出电路13B与第二上拉节点Q2和第四时钟端CLKFB相连，第二移位寄存单元101B的第二输出电路13B用于根据第二上拉节点Q2的电位和第四时钟端CLKFB的第四时钟信号控制第二移位寄存单元101B的第二输出端OUT2输出第四输出信号。

第一移位寄存单元101A还包括第三下拉电路17A和下拉保持电路30。第三下拉电路17A与第一上拉节点Q1、第一下拉节点QB1和第二下拉节点QB2相连，第三下拉电路17A用于在第一下拉节点QB1或第二下拉节点QB2的控制下，对第一上拉节点Q1进行初始化。下拉保持电路30分别连接第三下拉电路17A和第一下拉电路11，下拉保持电路30用于在第一下拉节点QB1处于下拉电位状态时保持第一下拉节点QB1处于低电位。

可以理解，当第一上拉节点Q1为高电位且第一时钟端CLKEA提供的第一时钟信号为高电位时，第一移位寄存单元101A的第一输出电路12A导通，且第一时钟端CLKEA提供的高电位使得第一移位寄存单元101A的第一输出端OUT1输出高电位。当第一上拉节点Q1为高电位且第二时钟端CLKFA提供的第二时钟信号为高电位时，第一移位寄存单元101A的第二输出电路13A导通，且第二时钟端CLKFA提供的高电位使得第一移位寄存单元101A的第二输出端OUT2输出高电位。

同理，当第二上拉节点Q2为高电位且第三时钟端CLKEB提供的第三时钟信号为高电位时，第二移位寄存单元101B的第一输出电路12B导通，且第三时钟端CLKEB提供的高电位使得第二移位寄存单元101B的第一输出端OUT1输出高电位。当第二上拉节点Q2为高电位且第四时钟端CLKFB提供的第四时钟信号为高电位时，第二移位寄存单元101B的第二输出电路13B导通，且第四时钟端CLKFB提供的高电位使得第二移位寄存单元101B的第二输出端OUT2输出高电位。

当第一上拉节点Q1为高电位时，第一下拉节点QB1的电位将被下拉至低电位，而在此期间下拉保持电路30则会始终将第一下拉节点QB1的电位维持在低电位，以使第一下拉节点QB1的电位波动不会导致该点的低电位状态发生改变，从而保证第一下拉节点QB1的下拉功能不受影响。

在一些实施方式中，第二移位寄存单元101B还包括第四下拉电路17B。第四下拉电路17B与第二上拉节点Q2、第一下拉节点QB1和第二下拉节点QB2相连。第四下拉电路17B用于在第一下拉节点QB1或第二下拉节点QB2的控制下，对第二上拉节点Q2进行初始。

当第一下拉节点QB1或第二下拉节点QB2为高电位时，第一移位寄存单元101A的第三下拉电路17A导通，对第一上拉节点Q1进行初始化，即将第一上拉节点Q1的电位下拉为第三电源VGL1的电位(低电位)。同理，当第一下拉节点QB1或第二下拉节点QB2为高电位时，第二移位寄存单元101B的第四下拉电路17B导通，对第二上拉节点Q2进行初始化，即将第二上拉节点Q2的电位下拉为第三电源VGL1的电位(低电位)。

需要说明的是，本文中的“高电位”和“低电位”分别指的是某一电路节点位置处由电位高度范围代表的两种逻辑状态。举例来说，第一上拉节点Q1处的高电位可以具体指代高于公共端电压的电位，第一上拉节点Q1处的低电位可以具体指代低于公共端电压的电位。可以理解的是，具体的电位高度范围可以在具体应用场景下根据需要进行设置，本发明对此不做限制。

与之对应的，本文中的“上拉”指的是使相应的电路节点处的电位上升至高电位，本文中的“下拉”指的是使相应的电路节点处的电位下降至低电位。可以理解的是，上述“上拉”与“下拉”均可以通过电荷的定向移动实现，因此可以具体藉由具有相应功能的电子元器件或其组合实现，本发明对此不做限制。

上述的移位寄存器100，通过多个移位寄存单元101共用第一下拉电路11，且每个移位寄存单元101的第一输出端OUT1还通过第一单向隔离电路14连接第一下拉电路11，且每个移位寄存单元101的第二输出端OUT2还通过第二单向隔离电路15连接第一下拉电路11，以使每个移位寄存单元101的第一输出端OUT1与第二输出端OUT2相互隔离，从而，能够简化电路的结构，节省占用的空间，可以满足高分辨率窄边框的要求的同时，在第一下拉节点QB1的两端增加下拉保持电路30，以便在第一下拉节点QB1处于下拉电位状态时保持第一下拉节点QB1处于低电位，防止第一下拉节点QB1出现电位波动，从而达到大幅提升共用的第一下拉电路11的下拉可靠性，避免下拉失效而影响电路的正常运作。

进一步地，如图2所示，第一移位寄存单元101A还包括第一控制电路16A，第一控制电路16A分别与第一上拉节点Q1、第一下拉节点QB1、第一电源VDDA和第三电源VGL1相连，第一控制电路16A用于将第一电源VDDA的电位写入第一下拉节点QB1，或者在第一上拉节点Q1的控制下，将第一下拉节点QB1的电位下拉至第三电源VGL1的电位；第二移位寄存单元101B还包括第二控制电路16B，第二控制电路16B分别与第二上拉节点Q2、第二下拉节点QB2、第二电源VDDB和第三电源VGL1相连，第二控制电路16B用于将第二电源VDDB的电位写入第二下拉节点QB2，或者在第二上拉节点Q2的控制下，将第二下拉节点QB2的电位下拉至第三电源VGL1的电位；其中，第一下拉电路11的第一控制端与第一下拉节点QB1相连，第一下拉电路11的第二控制端与第二下拉节点QB2相连。

需要说明的是，第一电源VDDA与第二电源VDDB可以交替工作。即，在同一时刻，第一电源VDDA与第二电源VDDB中有且只有一个进行工作，例如，第一电源VDDA提供高电位时，第二电源VDDB提供低电位，第一电源VDDA提供低电位时，第二电源VDDB提供高电位。另外，第三电源VGL1可以提供低电位。

可以理解，以第一电源VDDA提供高电位为例，将第一电源VDDA的电位写入第一下拉节点QB1，当第一上拉节点Q1为高电位时，第一控制电路16A可以通过第三电源VGL1下拉第一下拉节点QB1的电位，即将第一下拉节点QB1的电位下拉至第三电源VGL1的电位(低电位)，此时，下拉保持电路30工作，通过抵消或吸收等方式消除第一下拉节点QB1上可能出现的电位波动，以维持第一下拉节点QB1的低电位。当第一上拉节点Q1为低电位时，第一控制电路16A停止下拉第一下拉节点QB1的电位，此时，下拉保持电路30不工作，即第一下拉节点QB1的电位保持为第一电源VDDA的电位(高电位)。此时由于第二电源VDDB提供低电位，因此第二下拉节点QB2的电位始终为低电位。

同理，以第二电源VDDB提供高电位为例，将第二电源VDDB的电位写入第二下拉节点QB2，当第二上拉节点Q2为高电位时，第二控制电路16B可以通过第三电源VGL1下拉第二下拉节点QB2的电位，即将第二下拉节点QB2的电位下拉至第三电源VGL1的电位(低电位)，当第二上拉节点Q2为低电位时，第二控制电路16B停止下拉第二下拉节点QB2的电位，即第二下拉节点QB2的电位保持为第二电源VDDB的电位(高电位)。此时由于第一电源VDDA提供低电位，因此第一下拉节点QB1的电位始终为低电位。

进一步地，如图2所示，第一移位寄存单元101A还包括级联输出电路18和第二下拉电路19，级联输出电路18与第五时钟端CLKD、第一上拉节点Q1和级联输出端CR相连，级联输出电路18用于根据第一上拉节点Q1的电位和第五时钟端CLKD的第五时钟信号控制级联输出端CR输出级联输出信号，第二下拉电路19与级联输出端CR相连，第二下拉电路19的第一控制端与第一下拉节点QB1相连，第二下拉电路19的第二控制端与第二下拉节点QB2相连，第二下拉电路19用于在第一下拉节点QB1或第二下拉节点QB2的控制下，下拉级联输出端CR的电位。

可以理解，当第一上拉节点Q1为高电位且第五时钟端CLKD提供的第五时钟信号为高电位时，第一移位寄存单元101A的级联输出电路18导通，且第五时钟端CLKD提供的高电位使得第一移位寄存单元101A的级联输出端CR输出高电位。另外，当第一下拉节点QB1或第二下拉节点QB2为高电位时，第一移位寄存单元101A的第二下拉电路19导通，对级联输出端CR进行下拉，即将级联输出端CR的电位下拉为第三电源VGL1的电位(低电位)。

进一步地，如图2所示，第一移位寄存单元101A还包括第一输入单元20A和第一复位单元21A，第一输入单元20A分别与第一上拉节点Q1、第四电源VDD和第一控制端STU相连，第一输入单元20A用于在第一控制端STU的控制下，将第四电源VDD提供的电位写入第一上拉节点Q1，第一复位单元21A与第一上拉节点Q1、第三电源VGL1和第二控制端STD相连，第一复位单元21A用于在第二控制端STD的控制下，通过第三电源VGL1对第一上拉节点Q1进行复位；第二移位寄存单元101B还包括第二输入单元20B和第二复位单元21B，第二输入单元20B分别与第二上拉节点Q2、第四电源VDD和第一控制端STU相连，第二输入单元20B用于在第一控制端STU的控制下，将第四电源VDD提供的电位写入第二上拉节点Q2，第二复位单元21B与第二上拉节点Q2、第三电源VGL1和第二控制端STD相连，第二复位单元21B用于在第二控制端STD的控制下，通过第三电源VGL1对第二上拉节点Q2进行复位。

可以理解，当第一控制端STU为高电位时，第一移位寄存单元101A的第一输入单元20A导通，将第四电源VDD提供的高电位写入第一上拉节点Q1，并且，第二移位寄存单元101B的第二输入单元20B导通，将第四电源VDD提供的高电位写入第二上拉节点Q2。另外，当第二控制端STD为高电位时，第一移位寄存单元101A的第一复位单元21A导通，通过第三电源VGL1对第一上拉节点Q1进行复位，即将第一上拉节点Q1的电位下拉为第三电源VGL1的电位(低电位)，并且，第二移位寄存单元101B的第二复位单元21B导通，通过第三电源VGL1对第二上拉节点Q2进行复位，即将第二上拉节点Q2的电位下拉为第三电源VGL1的电位(低电位)。

进一步地，如图2所示，第一移位寄存单元101A还包括第一感测控制电路22A，第一感测控制电路22A分别与第一上拉节点Q1、预存节点H、第三控制端CLKA、第五控制端OE和第四电源VDD相连，第一感测控制电路22A用于在显示模式，在第五控制端OE的控制下将第四电源VDD提供的电位写入预存节点H，以及在感测模式，根据预存节点H的电位和第三控制端CLKA的第三控制信号控制第一上拉节点Q1的电位，以便第一移位寄存单元101A的第一输出电路12A和第二输出电路13A分别输出第一感测控制信号和第二感测控制信号；第二移位寄存单元101B还包括第二感测控制电路22B，第二感测控制电路22B分别与第二上拉节点Q2和第三控制端CLKA相连，第二感测控制电路22B用于在感测模式，根据第三控制端CLKA的第三控制信号控制第二上拉节点Q2的电位，以便第二移位寄存单元101B的第一输出电路12B和第二输出电路13B分别输出第三感测控制信号和第四感测控制信号。

可以理解，在显示模式，当第五控制端OE输出高电位时，第一感测控制电路22A将第四电源VDD提供的高电位写入预存节点H，预存节点H保持高电位直至进入感测模式，其中，在显示装置的空白阶段(Blank阶段)进行感测。在感测模式，预存节点H的电位为高电位，当第三控制端CLKA的第三控制信号为高电位时，第一感测控制电路22A导通，并将高电位写入第一上拉节点Q1和第二上拉节点Q2。

进而，当第一时钟端CLKEA提供的第一时钟信号为高电位时，第一移位寄存单元101A的第一输出电路12A导通，且第一时钟端CLKEA提供的高电位使得第一移位寄存单元101A的第一输出端OUT1输出高电位，并当第二时钟端CLKFA提供的第二时钟信号为高电位时，第一移位寄存单元101A的第二输出电路13A导通，且第二时钟端CLKFA提供的高电位使得第一移位寄存单元101A的第二输出端OUT2输出高电位。同理，当第三时钟端CLKEB提供的第三时钟信号为高电位时，第二移位寄存单元101B的第一输出电路12B导通，且第三时钟端CLKEB提供的高电位使得第二移位寄存单元101B的第一输出端OUT1输出高电位。当第四时钟端CLKFB提供的第四时钟信号为高电位时，第二移位寄存单元101B的第二输出电路13B导通，且第四时钟端CLKFB提供的高电位使得第二移位寄存单元101B的第二输出端OUT2输出高电位。

进一步地，如图2所示，第一移位寄存单元101A还包括第一重置电路23A，第一重置电路23A与第一上拉节点Q1、第三电源VGL1和第四控制端TRST相连，第一重置电路23A用于在第四控制端TRST的控制下，通过第三电源VGL1对第一上拉节点Q1进行重置；第二移位寄存单元101B还包括第二重置电路23B，第二重置电路23B与第二上拉节点Q2、第三电源VGL1和第四控制端TRST相连，第二重置电路23B用于在第四控制端TRST的控制下，通过第三电源VGL1对第二上拉节点Q2进行重置。

可以理解，当第四控制端TRST为高电位时，第一移位寄存单元101A的第一重置电路23A导通，通过第三电源VGL1对第一上拉节点Q1进行重置，即将第一上拉节点Q1的电位下拉为第三电源VGL1的电位(低电位)，并且，第二移位寄存单元101B的第二重置电路23B导通，通过第三电源VGL1对第二上拉节点Q2进行重置，即将第二上拉节点Q2的电位下拉为第三电源VGL1的电位(低电位)。

下面结合图3对第一移位寄存单元101A和第二移位寄存单元101B的具体电路及工作原理进行描述。其中，在下面的实施例中，晶体管的控制极可为栅极，晶体管的第一极可为集电极，晶体管的第二极可为发射极。晶体管可为N型晶体管或P型晶体管，本申请以N型晶体管为例进行说明。本领域的普通技术人员在阅读了本申请的说明书之后，在知悉本申请的技术构思的情况下，显然可以将本申请应用于P型晶体管的情况。作为一个示例，晶体管可为薄膜晶体管TFT。

如图3所示，在一个实施例中，第一下拉电路11包括第一晶体管M1和第二晶体管M2，第一晶体管M1的第一极与第二晶体管M2的第一极相连，与每个移位寄存单元101的第一单向隔离电路14和第二单向隔离电路15相连，第一晶体管M1的第二极与第二晶体管M2的第二极相连，并与第五电源VGL2相连，第一晶体管M1的控制极与第一下拉节点QB1相连，第二晶体管M2的控制极与第二下拉节点QB2相连。

需要说明的是，第五电源VGL2和第三电源VGL1可以为直流低电位信号，其值可以相同也可以不同，可选的，第五电源VGL2的电位高于第三电源VGL1的电位。其中，第五电源VGL2的电位和第三电源VGL1的电位可以都为负电位。而第三电源VDD为直流高电位信号。

可以理解，当第一下拉节点QB1为高电位时，第一晶体管M1导通，由于本申请中的单向隔离电路能够从与输出端相连的一端向与第一下拉电路11相连的一端单向导通，因此，第一晶体管M1导通可以使得每个移位寄存单元101的第一输出端OUT1和第二输出端OUT2，通过相应的单向隔离电路下拉，每个移位寄存单元101的第一输出端OUT1和第二输出端OUT2的电位下拉为第三电源VGL1提供的低电位。

在一个实施例中，如图3所示，第一单向隔离电路14A、14B包括第三晶体管M3(即图3中晶体管Q3)，第三晶体管M3的第一极与控制极相连，并与相应的移位寄存单元101的第一输出端OUT1相连，第三晶体管M3的第二极与第一下拉电路11相连；第二单向隔离电路15A、15B包括第四晶体管M4(即图3中晶体管Q4)，第四晶体管M4的第一极与控制极相连，并与相应的移位寄存单元101的第二输出端OUT2相连，第四晶体管M4的第二极与第一下拉电路11相连。

可以理解，第三晶体管M3的第一极与控制极相连，从而将第三晶体管M3连接成二极管形式，第四晶体管M4的第一极与控制极相连，从而将第四晶体管M4连接成二极管形式，第三晶体管M3的第二极与第四晶体管M4的第二极连接公共节点M，即多个移位寄存单元101中的第三晶体管M3的第二极与第四晶体管M4的第二极均连接公共节点M，公共节点M与第一下拉电路11相连。以第一移位寄存单元101A的第一输出端OUT1和第二输出端OUT2为例，当第一输出端OUT1为高电位时，由于第二单向隔离电路15A反向截止，第二输出端OUT2的输出信号不会受第一输出端OUT1的影响，当第二输出端OUT2为高电位时，由于第一单向隔离电路14A反向截止，第一输出端OUT1的输出信号不会受第二输出端OUT2的影响。

由此，通过二极管分组方式实现下拉管共用，且各个输出端可以独立地输出，而不会互相影响。

需要说明的是，对于两个移位寄存单元的实施方式，如图3所示，第一移位寄存单元101A中第三晶体管M3记为Q3A，第一移位寄存单元101A中第四晶体管M4记为Q4A，第二移位寄存单元101B中第三晶体管M3记为Q3B，第二移位寄存单元101B中第四晶体管M4记为Q4B。

在一个实施例中，如图3所示，第三下拉电路17A包括第七晶体管Q7(即图3中的晶体管M7)和第八晶体管Q8(即图3中的晶体管M8)，第七晶体管Q7的第一极与第八晶体管Q8的第一极相连，并与第一上拉节点Q1相连，第七晶体管Q7的第二极与第八晶体管Q8的第二极相连，并与第三电源VGL1相连，第七晶体管Q7的控制极与第一下拉节点QB1相连，第八晶体管Q8的控制极与第二下拉节点QB2相连；

下拉保持电路30包括非门NG和第三十晶体管M30。非门NG的输入端A连接第七晶体管Q7的控制极，非门NG的输出端F连接第三十晶体管M30的控制端，第三十晶体管M30的第一极连接第一下拉电路11的第一控制端，第三十晶体管M30的第二极连接第三电源VGL1。

第四下拉电路17B包括第九晶体管Q9(即图3中的晶体管M9)和第十晶体管Q10(即图3中的晶体管M10)，第九晶体管Q9的第一极与第十晶体管Q10的第一极相连，并与第二上拉节点Q2相连，第九晶体管Q9的第二极与第十晶体管Q10的第二极相连，并与第三电源VGL1相连，第九晶体管Q9的控制极与第一下拉节点QB1相连，第十晶体管Q10的控制极与第二下拉节点QB2相连。

可以理解，当第一下拉节点QB1为高电位时，第七晶体管Q7导通，第一上拉节点Q1的电位可以通过第七晶体管Q7下拉为第三电源VGL1提供的低电位，并且，第九晶体管Q9导通，第二上拉节点Q2的电位可以通过第九晶体管Q9下拉为第三电源VGL1提供的低电位。而当第二下拉节点QB2为高电位时，第八晶体管Q8导通，第一上拉节点Q1的电位可以通过第八晶体管Q8下拉为第三电源VGL1提供的低电位，并且，第十晶体管Q10导通，第二上拉节点Q2的电位可以通过第十晶体管Q10下拉为第三电源VGL1提供的低电位。

当第一下拉节点QB1在低电位期间，如出现电位波动时，可以通过非门NG和第三十晶体管M30提供的回路进行电位保持，以使第一下拉节点QB1的电位维持在低电位，也即第三电源VGL1提供的低电位。

图3所示，在一个实施例中，第二下拉电路19包括第十一晶体管M11和第十二晶体管M12，第十一晶体管M11的第一极与第十二晶体管M12的第一极相连，并与级联输出端CR相连，第十一晶体管M11的第二极与第十二晶体管M12的第二极相连，并与第三电源VGL1相连，第十一晶体管M11的控制极与第一下拉节点QB1相连，第十二晶体管M12的控制极与第二下拉节点QB2相连。

可以理解，当第一下拉节点QB1为高电位时，第十一晶体管M11导通，级联输出端CR的电位可以通过第十一晶体管M11下拉为第三电源VGL1提供的低电位。而当第二下拉节点QB2为高电位时，第十二晶体管M12导通，级联输出端CR的电位可以通过第十二晶体管M12下拉为第三电源VGL1提供的低电位。

在一个实施例中，如图3所示，第一移位寄存单元101A的第一输出电路12A包括第五晶体管Q5(即图3中的晶体管M5)和第二电容C2，第五晶体管Q5的第一极与第一时钟端CLKEA相连，第五晶体管Q5的第二极与第一移位寄存单元101A的第一输出端OUT1相连，第五晶体管Q5的控制极与第一上拉节点Q1相连；第二电容C2的一端与第五晶体管Q5的控制极相连，第二电容C2的另一端与第五晶体管Q5的第二极相连。第一移位寄存单元101A的第二输出电路13A包括第六晶体管Q6(即图3中的晶体管M6)和第三电容C3，第六晶体管Q6的第一极与第二时钟端CLKFA相连，第六晶体管Q6的第二极与第一移位寄存单元101A的第二输出端OUT2相连，第六晶体管Q6的控制极与第一上拉节点Q1相连；第三电容C3的一端与第六晶体管Q6的控制极相连，第三电容C3的另一端与第六晶体管Q6的第二极相连。

第二移位寄存单元101B的第一输出电路12B包括第十三晶体管Q13(即图3中的晶体管M13)和第四电容C4，第十三晶体管Q13的第一极与第三时钟端CLKEB相连，第十三晶体管Q13的第二极与第二移位寄存单元101B的第一输出端OUT1相连，第十三晶体管Q13的控制极与第二上拉节点Q2相连；第四电容C4的一端与第十三晶体管Q13的控制极相连，第四电容C4的另一端与第十三晶体管Q13的第二极相连。第二移位寄存单元101B的第二输出电路13B包括第十四晶体管Q14(即图3中的晶体管M14)和第五电容C5，第十四晶体管Q14的第一极与第四时钟端CLKFB相连，第十四晶体管Q14的第二极与第二移位寄存单元101B的第二输出端OUT2相连，第十四晶体管Q14的控制极与第二上拉节点Q2相连；第五电容C5的一端与第十四晶体管Q14的控制极相连，第五电容C5的另一端与第十四晶体管Q14的第二极相连。

可以理解，当第一上拉节点Q1为高电位时，第五晶体管Q5和第六晶体管Q6的栅极被置为高电位，如果第一时钟端CLKEA提供高电位，则第一移位寄存单元101A的第一输出端OUT1输出高电位，如果第二时钟端CLKFA提供高电位，则第一移位寄存单元101A的第二输出端OUT2输出高电位。同理，当第二上拉节点Q2为高电位时，第十三晶体管Q13和第十四晶体管Q14的栅极被置为高电位，如果第三时钟端CLKEB提供高电位，则第二移位寄存单元101B的第一输出端OUT1输出高电位，如果第四时钟端CLKFB提供的高电位，则第二移位寄存单元101B的第二输出端OUT2输出高电位。

在一个实施例中，如图3所示，第一移位寄存单元101A的第一控制电路16A包括第十五晶体管M15和第十六晶体管M16。其中，第十五晶体管M15的第一极与控制极相连，并与第一电源VDDA相连，第十五晶体管M15的第二极与第一上拉节点Q1相连，第十六晶体管M16的第一极与第一上拉节点Q1相连，第十六晶体管M16的第二极与第三电源VGL1相连，第十六晶体管M16的控制极与第一下拉节点QB1相连。第二移位寄存单元101B的第二控制电路16B包括第十七晶体管M17和第十八晶体管M18。其中，第十七晶体管M17的第一极与控制极相连，并与第二电源VDDB相连，第十七晶体管M17的第二极与第二上拉节点Q2相连，第十八晶体管M18的第一极与第二上拉节点Q2相连，第十八晶体管M18的第二极与第三电源VGL1相连，第十八晶体管M18的控制极与第二下拉节点QB2相连。

可以理解，当第二电源VDDB进行工作时，第二电源VDDB提供高电位，第一电源VDDA提供低电位，此时，第十五晶体管M15关闭，第十七晶体管M17导通，此时如果第二上拉节点Q2为高电位，则第十八晶体管M18导通，将第二下拉节点QB2的电位下拉至第三电源VGL1的低电位，如果第二上拉节点Q2为低电位，第二控制电路16B停止下拉第二下拉节点QB2的电位，即第二下拉节点QB2的电位保持为第二电源VDDB的高电位。

具体地，如图3所示，级联输出电路18包括第二十九晶体管M29，其中，第二十九晶体管M29的第一极与第五时钟端CLKD相连，第二十九晶体管M29的第二极与级联输出端CR相连，第二十九晶体管M29的控制极与第一上拉节点Q1相连。

可以理解，当第一上拉节点Q1为高电位时，第二十九晶体管M29的栅极被置为高电位，进而第五时钟端CLKD提供的高电位时，可以使得第一移位寄存单元101A的级联输出端CR输出高电位。

具体地，如图3所示，第一移位寄存单元101A的第一输入单元20A包括第二十七晶体管M27，第二十七晶体管M27的第一极与第四电源VDD相连，第二十七晶体管M27的第二极与第一上拉节点Q1相连，第二十七晶体管M27的控制极与第一控制端STU相连。第一移位寄存单元101A的第一复位单元21A包括第十九晶体管M19，第十九晶体管M19的第一极与第一上拉节点Q1相连，第十九晶体管M19的第二极与第三电源VGL1相连，第十九晶体管M19的控制极与第二控制端STD相连。

可以理解，关于上述如图3所示的移位寄存器中其余器件的解释说明，具体可以操作本领域中已有的移位寄存器电路中相同部分电路或器件同理理解，本申请中不再展开赘述。

由此，本发明实施例的移位寄存器，通过共用第一下拉电路11，能够简化电路的结构，节省占用的空间，可以满足高分辨率窄边框的要求同时，在第一下拉节点的两端增加下拉保持电路30，以便在第一下拉节点处于下拉电位状态时保持第一下拉节点处于低电位，防止第一下拉节点出现电位波动，从而达到大幅提升共用的第一下拉电路的下拉可靠性，避免下拉失效而影响电路的正常运作。

在一个实施例中，还提供一种栅极驱动电路，包括多个上述的移位寄存器100。

可以理解，关于本实施例中的移位寄存器100的具体解释说明，可以参照上述各移位寄存器100的实施例中的相应解释说明同理理解，此处不再赘述。

应用上述移位寄存器100的栅极驱动电路，可以满足高分辨率窄边框的要求的同时，可以有效提升驱动电路的可靠性。

在一个实施例中，还提供一种显示面板，包括前述的栅极驱动电路。可以理解，显示面板除包括前述应用了上述移位寄存器100的栅极驱动电路这一电路部件之外，还可以包括其他各个必要的结构组成部分，具体结构组成视实际应用中的显示面板的类型确定，本说明书中不再详述。

通过应用上述栅极驱动电路，可以有效提升显示面板的产品可靠性。

以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (11)

1.一种移位寄存器，其特征在于，包括多个移位寄存单元，所述多个移位寄存单元共用第一下拉电路，每个所述移位寄存单元还包括第一输出电路和第二输出电路；

每个所述移位寄存单元的第一输出电路与相应移位寄存单元的第一输出端相连，每个所述移位寄存单元的第二输出电路与相应移位寄存单元的第二输出端相连，每个所述移位寄存单元的第一输出端还通过第一单向隔离电路连接所述第一下拉电路，且每个所述移位寄存单元的第二输出端还通过第二单向隔离电路连接所述第一下拉电路；

所述多个移位寄存单元包括第一移位寄存单元和第二移位寄存单元，其中，所述第一移位寄存单元的第一输出电路还与第一上拉节点和第一时钟端相连，所述第一移位寄存单元的第一输出电路用于根据所述第一上拉节点的电位和所述第一时钟端的第一时钟信号控制所述第一移位寄存单元的第一输出端输出第一输出信号，所述第一移位寄存单元的第二输出电路还与所述第一上拉节点和第二时钟端相连，所述第一移位寄存单元的第二输出电路用于根据所述第一上拉节点的电位和所述第二时钟端的第二时钟信号控制所述第一移位寄存单元的第二输出端输出第二输出信号；

所述第二移位寄存单元的第一输出电路与第二上拉节点和第三时钟端相连，所述第二移位寄存单元的第一输出电路用于根据所述第二上拉节点的电位和所述第三时钟端的第三时钟信号控制所述第二移位寄存单元的第一输出端输出第三输出信号，所述第二移位寄存单元的第二输出电路与所述第二上拉节点和第四时钟端相连，所述第二移位寄存单元的第二输出电路用于根据所述第二上拉节点的电位和所述第四时钟端的第四时钟信号控制所述第二移位寄存单元的第二输出端输出第四输出信号；

所述第一移位寄存单元还包括第三下拉电路和下拉保持电路，所述第三下拉电路与第一上拉节点、第一下拉节点和第二下拉节点相连，所述第三下拉电路用于在所述第一下拉节点或所述第二下拉节点的控制下，对所述第一上拉节点进行初始化；

所述下拉保持电路分别连接所述第三下拉电路和所述第一下拉电路，所述下拉保持电路用于在所述第一下拉节点处于下拉电位状态时保持所述第一下拉节点处于低电位；

其中，所述第一下拉电路包括第一晶体管和第二晶体管，所述第一晶体管的第一极与所述第二晶体管的第一极相连，并与所述每个移位寄存单元的第一单向隔离电路和第二单向隔离电路相连，所述第一晶体管的第二极与所述第二晶体管的第二极相连，并与第五电源相连，所述第一晶体管的控制极与所述第一下拉节点相连，所述第二晶体管的控制极与所述第二下拉节点相连；

所述第三下拉电路包括第七晶体管和第八晶体管，所述第七晶体管的第一极与所述第八晶体管的第一极相连，并与所述第一上拉节点相连，所述第七晶体管的第二极与所述第八晶体管的第二极相连，并与第三电源相连，所述第七晶体管的控制极与所述第一下拉节点相连，所述第八晶体管的控制极与所述第二下拉节点相连；

所述下拉保持电路包括非门和第三十晶体管，所述非门的输入端连接所述第七晶体管的控制极，所述非门的输出端连接所述第三十晶体管的控制端，所述第三十晶体管的第一极连接所述第一下拉电路的第一控制端，所述第三十晶体管的第二极连接所述第三电源。

2.根据权利要求1所述的移位寄存器，其特征在于，所述第一移位寄存单元还包括第一控制电路，所述第一控制电路分别与所述第一上拉节点、所述第一下拉节点、第一电源和第三电源相连，所述第一控制电路用于将所述第一电源的电位写入所述第一下拉节点，或者在所述第一上拉节点的控制下，将所述第一下拉节点的电位下拉至所述第三电源的电位；

所述第二移位寄存单元还包括第二控制电路，所述第二控制电路分别与第二上拉节点、第二下拉节点、第二电源和所述第三电源相连，所述第二控制电路用于将所述第二电源的电位写入所述第二下拉节点，或者在所述第二上拉节点的控制下，将所述第二下拉节点的电位下拉至所述第三电源的电位；

其中，所述第一下拉电路的第一控制端与所述第一下拉节点相连，所述第一下拉电路的第二控制端与所述第二下拉节点相连。

3.根据权利要求1所述的移位寄存器，其特征在于，所述第一移位寄存单元还包括级联输出电路和第二下拉电路，所述级联输出电路与第五时钟端、第一上拉节点和级联输出端相连；所述级联输出电路用于根据所述第一上拉节点的电位和所述第五时钟端的第五时钟信号控制所述级联输出端输出级联输出信号；

所述第二下拉电路与所述级联输出端相连，所述第二下拉电路的第一控制端与第一下拉节点相连，所述第二下拉电路的第二控制端与第二下拉节点相连，所述第二下拉电路用于在所述第一下拉节点或所述第二下拉节点的控制下，下拉所述级联输出端的电位。

4.根据权利要求1所述的移位寄存器，其特征在于，所述第一移位寄存单元还包括第一输入单元和第一复位单元，所述第一输入单元分别与第一上拉节点、第四电源和第一控制端相连，所述第一输入单元用于在所述第一控制端的控制下，将所述第四电源提供的电位写入所述第一上拉节点；

所述第一复位单元与所述第一上拉节点、第三电源和第二控制端相连，所述第一复位单元用于在所述第二控制端的控制下，通过所述第三电源对所述第一上拉节点进行复位；

所述第二移位寄存单元还包括第二输入单元和第二复位单元，所述第二输入单元分别与所述第二上拉节点、所述第四电源和所述第一控制端相连，所述第二输入单元用于在所述第一控制端的控制下，将所述第四电源提供的电位写入所述第二上拉节点；

所述第二复位单元与所述第二上拉节点、所述第三电源和所述第二控制端相连，所述第二复位单元用于在所述第二控制端的控制下，通过所述第三电源对所述第二上拉节点进行复位。

5.根据权利要求2所述的移位寄存器，其特征在于，所述第一移位寄存单元还包括第一感测控制电路，所述第一感测控制电路分别与所述第一上拉节点、预存节点、第三控制端、第五控制端和第四电源相连，所述第一感测控制电路用于在显示模式，在所述第五控制端的控制下将所述第四电源提供的电位写入预存节点，以及在感测模式，根据所述预存节点的电位和所述第三控制端的第三控制信号控制所述第一上拉节点的电位，以便所述第一移位寄存单元的第一输出电路和第二输出电路分别输出第一感测控制信号和第二感测控制信号；

所述第二移位寄存单元还包括第四下拉电路和第二感测控制电路，所述第四下拉电路与所述第二上拉节点、所述第一下拉节点和所述第二下拉节点相连，所述第四下拉电路用于在所述第一下拉节点或第二下拉节点的控制下，对所述第二上拉节点进行初始化；

所述第二感测控制电路分别与所述第二上拉节点和所述第三控制端相连，所述第二感测控制电路用于在感测模式，根据所述第三控制端的第三控制信号控制所述第二上拉节点的电位，以便所述第二移位寄存单元的第一输出电路和第二输出电路分别输出第三感测控制信号和第四感测控制信号。

6.根据权利要求2所述的移位寄存器，其特征在于，所述第一电源与所述第二电源交替工作。

7.根据权利要求1所述的移位寄存器，其特征在于，所述第一单向隔离电路包括第三晶体管，所述第三晶体管的第一极与控制极相连，并与相应的移位寄存单元的第一输出端相连，所述第三晶体管的第二极与所述第一下拉电路相连；

所述第二单向隔离电路包括第四晶体管，所述第四晶体管的第一极与控制极相连，并与相应的移位寄存单元的第二输出端相连，所述第四晶体管的第二极与所述第一下拉电路相连。

8.根据权利要求5所述的移位寄存器，其特征在于，

所述第四下拉电路包括第九晶体管和第十晶体管，所述第九晶体管的第一极与所述第十晶体管的第一极相连，并与所述第二上拉节点相连，所述第九晶体管的第二极与所述第十晶体管的第二极相连，并与所述第三电源相连，所述第九晶体管的控制极与所述第一下拉节点相连，所述第十晶体管的控制极与所述第二下拉节点相连。

9.根据权利要求3所述的移位寄存器，其特征在于，所述第二下拉电路包括第十一晶体管和第十二晶体管，所述第十一晶体管的第一极与所述第十二晶体管的第一极相连，并与所述级联输出端相连，所述第十一晶体管的第二极与所述第十二晶体管的第二极相连，并与第三电源相连，所述第十一晶体管的控制极与所述第一下拉节点相连，所述第十二晶体管的控制极与所述第二下拉节点相连。

10.一种栅极驱动电路，其特征在于，包括多个如权利要求1-9中任一项所述的移位寄存器。

11.一种显示面板，其特征在于，包括如权利要求10所述的栅极驱动电路。