CN114584109A - 一种对高速串行接口传输的并行信号进行实时滤波的方法 - Google Patents

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Abstract

本发明公开了一种对高速串行接口传输的并行信号进行实时滤波的方法，在构建原型滤波器基础上，获得D组滤波器组用于高速串行接口解串后的D路低速并行信号的滤波，将D组滤波器组结果加和按照yD‑1[n]、…、y1[n]、y0[n]的顺序依次输出即得到信号y[n]。这样，无需存储读取，可以连续处理采样得到数字信号x[n]，整个滤波处理速度保持在fs的高速率下，因而提高了滤波的效率和实时性。此外，本发明还具有以下优势：(1)、本发明中的原型滤波器阶数可以设计得更高，可获得更好的通带纹波、阻带纹波指标，且通带相较阻带的抑制也可更高；(2)、本发明中每个子滤波器阶数均为原型滤波器阶数的1/D，且其工作速率均为原采样率fs的1/D，这样不仅可以提升滤波效果，还降低了设计复杂度，更易于工程实现。

Description

一种对高速串行接口传输的并行信号进行实时滤波的方法
技术领域
本发明属于高速信号采集与处理技术领域，更为具体地讲，涉及一种对高速串行接口传输的并行信号进行实时滤波的方法。
背景技术
随着新一代5G NR(5G New Radio)、WIFI6E等技术的兴起，通信数据率日益增加，往往需要达到十几Gbps甚至数十几Gbps，已经远远超出传统CMOS和LVDS接口技术的传输极限。目前，只能通过新接口标准的高速串行接口，如JESD204B来实现高速高精度ADC和后端逻辑处理器件之间的传输。
JESD204B是一种高速串行接口，其基本原理是将高数据率的输入信号转换成相对低速的若干路并行信号，以易于后端逻辑器件进行接收和处理。然而由于总的数据率太高，逻辑器件通常只能对并行信号进行无差异传输。
图1是现有技术对高速串行结构传输的并行信号进行滤波的示意图。
一旦涉及对串行信号进行算法处理，如图1所示的滤波处理，高速串行接口将输入的模拟信号转换为数字信号x[n]，然后以D个并行信号x0[n],x1[n],…,xD-1[n]输出，传统的处理方式只能先将并行信号进行存储，进而传输至上位机软件后进行拼接得到数字信号x[n]进行滤波处理，得到滤波后的信号y[n]，实时性差，且只能对存储器中有限长度的数据进行处理，无法达到对数字信号x[n]进行连续处理的目的，效率很低。
发明内容
本发明的目的在于克服现有技术的不足，提出一种对高速串行接口传输的并行信号进行实时滤波的方法，以便对高速串行接口转换得到的数字信号x[n]进行实时滤波处理，提高滤波的效率和实时性。
为实现上述发明目的，本发明对高速串行接口传输的并行信号进行实时滤波的方法，其特征在于，包括以下步骤：
(1)、依据高速串行接口对于输入的模拟信号x(t)进行采样得到数字信号x[n]的采样率fs以及滤波要求的通带截止频率B，设计一滤波器作为原型滤波器，其滤波系数为h[n]，其阶数为高速串行接口输出并行信号路数D的倍数；
(2)、对原型滤波器的滤波系数h[n]每隔D点取数，形成D个子滤波器，D种取数方式，得到D组滤波器组0，1，…，D-1，满足：
滤波器组0：h[nD]、h[nD+1]、……、h[nD+D-1]
滤波器组1：h[nD-1]、h[nD]、……、h[nD+D-2]
……
滤波器组D-1：h[nD-D+1]、h[nD-D+2]、……、h[nD]；
(3)、用滤波器组0中的D个子滤波器h[nD]、h[nD+1]、……、h[nD+D-1]分别对x0[n]，x1[n]，…，xD-1[n]进行滤波，得到D个滤波结果y00[n]、y01[n]、……、y0(D-1)[n]；
y00[n]＝x0[n]*h[Dn]
y01[n]＝x1[n]*h[Dn+1]
……
y0(D-1)[n]＝xD-1[n]*h[Dn+D-1]
其中，“*”表示卷积运算；
用滤波器组1中的D个子滤波器h[nD-D+1]、h[nD-D+2]、……、h[nD]分别对x0[n]，x1[n]，…，xD-1[n]进行滤波，得到D个滤波结果y10[n]、y11[n]、……、y1(D-1)[n]：
y10[n]＝x0[n]*h[Dn-1]；
y11[n]＝x1[n]*h[Dn]
……
y1(D-1)[n]＝xD-1[n]*h[Dn+D-2]
依此类推，得到滤波器组2、…D-1中的D个子滤波器分别对x0[n]，x1[n]，…，xD-1[n]进行滤波，得到相应的滤波结果，其中，最后一组即滤波器组D-1的D个滤波结果y(D-1)0[n]、y11[n]、……、y1(D-1)[n]：
y(D-1)0[n]＝x0[n]*h[Dn-D+1]；
y(D-1)1[n]＝x1[n]*h[Dn-D+2]
……
y(D-1)(D-1)[n]＝xD-1[n]*h[Dn]；
用x0[n]，x1[n]，…，xD-1[n]表示高速串行接口解串后的D路低速并行信号，且满足xd[n]＝x[nD-d]，d∈[0，D-1]；
(4)、将滤波器组0的D个滤波结果加和得到y0[n]：
Figure BDA0003547514530000031
将滤波器组1的D个滤波结果加和得到y1[n]：
Figure BDA0003547514530000032
依此类推，得到滤波器组2、…D-1的滤波结果加和，其中，最后一组即滤波器组D-1的D个滤波结果加和得到yD-1[n]为：
Figure BDA0003547514530000033
(5)、将D滤波器组的滤波结果加和按照yD-1[n]、…、y1[n]、y0[n]的顺序依次输出即得到数字信号x[n的滤波输出信号y[n]。
本发明目的是这样实现的：
本发明对高速串行接口传输的并行信号进行实时滤波的方法，通过高速串行接口对于输入的模拟信号x(t)进行采样得到数字信号x[n]的采样率fs以及滤波要求的通带截止频率B设计一滤波系数为h[n]原型滤波器，在此基础上，获得D组滤波器组用于高速串行接口解串后的D路低速并行信号的滤波，将D组滤波器组结果加和按照yD-1[n]、…、y1[n]、y0[n]的顺序依次输出即得到信号y[n]。这样，可以并行实时对高速串行接口解串后的D路低速并行信号进行滤波，获得正确的数字信号x[n]的滤波输出信号。无需存储读取，可以连续处理采样得到数字信号x[n]，整个滤波处理速度保持在fs的高速率下，因而提高了滤波的效率和实时性。
此外，本发明还具有以下优势：
(1)、本发明中的原型滤波器阶数可以设计得更高，可获得更好的通带纹波、阻带纹波指标，且通带相较阻带的抑制也可更高；
(2)、本发明中每个子滤波器阶数均为原型滤波器阶数的1/D，且其工作速率均为原采样率fs的1/D，这样不仅可以提升滤波效果，还降低了设计复杂度，更易于工程实现。
附图说明
图1是图1是现有技术对高速串行结构传输的并行信号进行滤波的示意图。
图2是本发明对高速串行接口传输的并行信号进行实时滤波的方法一种具体实施方式的原理示意图；
图3是本发明对高速串行接口传输的并行信号进行实时滤波的方法一种具体实施方式流程图。
具体实施方式
下面结合附图对本发明的具体实施方式进行描述，以便本领域的技术人员更好地理解本发明。需要特别提醒注意的是，在以下的描述中，当已知功能和设计的详细描述也许会淡化本发明的主要内容时，这些描述在这里将被忽略。
图2是本发明对高速串行接口传输的并行信号进行实时滤波的方法一种具体实施方式的原理示意图。
在本实施例中，如图2所示，用x(t)表示模拟输入信号，x[n]表示在高采样率fs下对输入的模拟信号x(t)进行采样后的数字信号，h[n]表示对x[n]进行低通滤波的滤波器系数并称为原型滤波器，y[n]表示数字信号x[n]滤波输出结果，则y[n]满足y[n]＝x[n]*h[n]。
在本实施例中，高速串行接口为JESD204B，用x0[n]，x1[n]，…，xD-1[n]表示JESD204B高速串行接口解串后的D路低速并行信号，且满足xd[n]＝x[nD-d]，d∈[0，D-1]，那么，本发明是对xd[n]＝x[nD-d]进行并行实时滤波，以获取正确的滤波输出信号y[n]。
图3是是本发明对高速串行接口传输的并行信号进行实时滤波的方法一种具体实施方式流程图。
在本实施例中，如图3所示，本发明对高速串行接口传输的并行信号进行实时滤波的方法包括以下步骤：
步骤S1：依据模拟信号采样以及通带截止频率设计一原型滤波器
依据高速串行接口对于输入的模拟信号x(t)进行采样得到数字信号x[n]的采样率fs以及滤波要求的通带截止频率B，设计一滤波器作为原型滤波器，其滤波系数为h[n]，其阶数为高速串行接口输出并行信号路数D的倍数。
步骤S2：依据原型滤波器构建D组滤波器组
对原型滤波器的滤波系数h[n]每隔D点取数，形成D个子滤波器，D种取数方式，得到D组滤波器组0，1，…，D-1，满足：
滤波器组0：h[nD]、h[nD+1]、……、h[nD+D-1]
滤波器组1：h[nD-1]、h[nD]、……、h[nD+D-2]
……
滤波器组D-1：h[nD-D+1]、h[nD-D+2]、……、h[nD]。
即对于第i组，其D个子滤波器的滤波系数为：
滤波器组i：h[nD-i]、h[nD-i+1]、……、h[nD-i+D-1]。
步骤S3：用D组滤波器组对高速串行接口解串后的D路低速并行信号进行滤波
用滤波器组0中的D个子滤波器h[nD]、h[nD+1]、……、h[nD+D-1]分别对x0[n]，x1[n]，…，xD-1[n]进行滤波，得到D个滤波结果y00[n]、y01[n]、……、y0(D-1)[n]；
y00[n]＝x0[n]*h[Dn]；
y01[n]＝x1[n]*h[Dn+1]
……
y0(D-1)[n]＝xD-1[n]*h[Dn+D-1]
用滤波器组1中的D个子滤波器h[nD-D+1]、h[nD-D+2]、……、h[nD]分别对x0[n]，x1[n]，…，xD-1[n]进行滤波，得到D个滤波结果y10[n]、y11[n]、……、y1(D-1)[n]：
y10[n]＝x0[n]*h[Dn-1]；
y11[n]＝x1[n]*h[Dn]
……
y1(D-1)[n]＝xD-1[n]*h[Dn+D-2]
依此类推，得到滤波器组2、…D-1中的D个子滤波器分别对x0[n]，x1[n]，…，xD-1[n]进行滤波，得到相应的滤波结果，其中，最后一组即滤波器组D-1的D个滤波结果y(D-1)0[n]、y11[n]、……、y1(D-1)[n]：
y(D-1)0[n]＝x0[n]*h[Dn-D+1]；
y(D-1)1[n]＝x1[n]*h[Dn-D+2]
……
y(D-1)(D-1)[n]＝xD-1[n]*h[Dn]；
用x0[n]，x1[n]，…，xD-1[n]表示高速串行接口解串后的D路低速并行信号，且满足xd[n]＝x[nD-d]，d∈[0，D-1]。
具体而言，对第i组，其D个子滤波器的D个滤波结果为：
yi0[n]＝x0[n]*h[Dn-i]；
yi1[n]＝x1[n]*h[Dn-i+1]
……
yi(D-1)[n]＝xD-1[n]*h[Dn-i+D-1]
具体而言，对于第i组、第d个子滤波器的滤波结果为：
yid[n]＝xd[n]*h[Dn-i+d]。
步骤S4：将每组滤波器组的D个滤波结果进行加和
将滤波器组0的D个滤波结果加和得到y0[n]：
Figure BDA0003547514530000061
将滤波器组1的D个滤波结果加和得到y1[n]：
Figure BDA0003547514530000062
依此类推，得到滤波器组2、…D-1的滤波结果加和，其中，最后一组即滤波器组D-1的D个滤波结果加和得到yD-1[n]为：
Figure BDA0003547514530000063
具体而言，对于第i组滤波器组的滤波结果加和yi[n]为：
Figure BDA0003547514530000064
步骤S5：将滤波结果加和依次输出得到滤波输出信号
将D滤波器组的滤波结果加和按照yD-1[n]、…、y1[n]、y0[n]的顺序依次输出即得到数字信号x[n的滤波输出信号y[n]。
对于第k组滤波器组的滤波结果加和yi[n]有：
Figure BDA0003547514530000071
令k＝D(n-r)-d，则有：
Figure BDA0003547514530000072
因此，对于滤波器组D-1的滤波结果，其滤波结果加和yD-1[n]为y[Dn-D+1]，而对于滤波器组0的滤波结果，其滤波结果加和y0[n]为y[Dn]，因此，输出顺序为滤波器组D-1的滤波结果先输出，然后滤波器组D-2的滤波结果输出，最后为滤波器组1、0的滤波结果输出。
在本实施例中，以型号为4-lane JESD204B高速串行接口传输的并行信号为例。
输入的模拟信号表示为x(t)，经过JESD204B标准、4-lane配置的ADC采样后得到四路并行信号，即为：
xd[n]＝x[4n-d]
其中，d＝0，1，2，3。
将xd[n]与滤波器组0～3进行一一对应滤波并将滤波结果相加，得：
Figure BDA0003547514530000073
其中，i＝0，1，…，D-1＝0，1，2，3，具体而言对于滤波器组0～3，每一滤波结果加和结果为：
Figure BDA0003547514530000081
以y0[n]为对象，其结果为：
Figure BDA0003547514530000082
令，k＝4(n-r)-d，则
Figure BDA0003547514530000083
同理，有：
Figure BDA0003547514530000084
可见，按照y3[n]、y2[n]、y1[n]、y0[n]的顺序将这四路信号组合起来，即可得到完整的输出信号y[n]，本发明实现了对采样得到数字信号x[n]的实时滤波，提高了滤波的效率和实时性。
尽管上面对本发明说明性的具体实施方式进行了描述，以便于本技术领域的技术人员理解本发明，但应该清楚，本发明不限于具体实施方式的范围，对本技术领域的普通技术人员来讲，只要各种变化在所附的权利要求限定和确定的本发明的精神和范围内，这些变化是显而易见的，一切利用本发明构思的发明创造均在保护之列。

Claims (1)

1.一种对高速串行接口传输的并行信号进行实时滤波的方法，其特征在于，包括以下步骤：
(1)、依据高速串行接口对于输入的模拟信号x(t)进行采样得到数字信号x[n]的采样率fs以及滤波要求的通带截止频率B，设计一滤波器作为原型滤波器，其滤波系数为h[n]，其阶数为高速串行接口输出并行信号路数D的倍数；
(2)、对原型滤波器的滤波系数h[n]每隔D点取数，形成D个子滤波器，D种取数方式，得到D组滤波器组0,1,…,D-1，满足：
滤波器组0：h[nD]、h[nD+1]、……、h[nD+D-1]
滤波器组1：h[nD-1]、h[nD]、……、h[nD+D-2]
……
滤波器组D-1：h[nD-D+1]、h[nD-D+2]、……、h[nD]；
(3)、用滤波器组0中的D个子滤波器h[nD]、h[nD+1]、……、h[nD+D-1]分别对x0[n],x1[n],…,xD-1[n]进行滤波，得到D个滤波结果y00[n]、y01[n]、……、y0(D-1)[n]；
y00[n]＝x0[n]*h[Dn]
y01[n]＝x1[n]*h[Dn+1]
……
y0(D-1)[n]＝xD-1[n]*h[Dn+D-1]
其中，“*”表示卷积运算；用滤波器组1中的D个子滤波器h[nD-D+1]、h[nD-D+2]、……、h[nD]分别对x0[n],x1[n],…,xD-1[n]进行滤波，得到D个滤波结果y10[n]、y11[n]、……、y1(D-1)[n]：
y10[n]＝x0[n]*h[Dn-1]；
y11[n]＝x1[n]*h[Dn]
……
y1(D-1)[n]＝xD-1[n]*h[Dn+D-2]
依此类推，得到滤波器组2、…D-1中的D个子滤波器分别对x0[n],x1[n],…,xD-1[n]进行滤波，得到相应的滤波结果，其中，最后一组即滤波器组D-1的D个滤波结果y(D-1)0[n]、y11[n]、……、y1(D-1)[n]：
y(D-1)0[n]＝x0[n]*h[Dn-D+1]；
y(D-1)1[n]＝x1[n]*h[Dn-D+2]
……
y(D-1)(D-1)[n]＝xD-1[n]*h[Dn]；
用x0[n],x1[n],…,xD-1[n]表示高速串行接口解串后的D路低速并行信号，且满足xd[n]＝x[nD-d]，d∈[0,D-1]；
(4)、将滤波器组0的D个滤波结果加和得到y0[n]：
Figure FDA0003547514520000021
将滤波器组1的D个滤波结果加和得到y1[n]：
Figure FDA0003547514520000022
依此类推，得到滤波器组2、…D-1的滤波结果加和，其中，最后一组即滤波器组D-1的D个滤波结果加和得到yD-1[n]为：
Figure FDA0003547514520000023
(5)、将D滤波器组的滤波结果加和按照yD-1[n]、…、y1[n]、y0[n]的顺序依次输出即得到数字信号x[n]的滤波输出信号y[n]。
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