CN114531134B - 一种用于薄膜滤波器芯片级封装的方法和结构 - Google Patents

一种用于薄膜滤波器芯片级封装的方法和结构 Download PDF

Info

Publication number
CN114531134B
CN114531134B CN202210427874.XA CN202210427874A CN114531134B CN 114531134 B CN114531134 B CN 114531134B CN 202210427874 A CN202210427874 A CN 202210427874A CN 114531134 B CN114531134 B CN 114531134B
Authority
CN
China
Prior art keywords
supporting
wafer
bulges
bulge
chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202210427874.XA
Other languages
English (en)
Other versions
CN114531134A (zh
Inventor
不公告发明人
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shenzhen Newsonic Technologies Co Ltd
Original Assignee
Shenzhen Newsonic Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shenzhen Newsonic Technologies Co Ltd filed Critical Shenzhen Newsonic Technologies Co Ltd
Priority to CN202210427874.XA priority Critical patent/CN114531134B/zh
Publication of CN114531134A publication Critical patent/CN114531134A/zh
Application granted granted Critical
Publication of CN114531134B publication Critical patent/CN114531134B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03HIMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H9/00Networks comprising electromechanical or electro-acoustic devices; Electromechanical resonators
    • H03H9/02Details
    • H03H9/05Holders; Supports
    • H03H9/10Mounting in enclosures
    • H03H9/1007Mounting in enclosures for bulk acoustic wave [BAW] devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/52Mounting semiconductor bodies in containers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/12Mountings, e.g. non-detachable insulating substrates
    • H01L23/13Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03HIMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H3/00Apparatus or processes specially adapted for the manufacture of impedance networks, resonating circuits, resonators
    • H03H3/007Apparatus or processes specially adapted for the manufacture of impedance networks, resonating circuits, resonators for the manufacture of electromechanical resonators or networks
    • H03H3/02Apparatus or processes specially adapted for the manufacture of impedance networks, resonating circuits, resonators for the manufacture of electromechanical resonators or networks for the manufacture of piezoelectric or electrostrictive resonators or networks
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03HIMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H3/00Apparatus or processes specially adapted for the manufacture of impedance networks, resonating circuits, resonators
    • H03H3/007Apparatus or processes specially adapted for the manufacture of impedance networks, resonating circuits, resonators for the manufacture of electromechanical resonators or networks
    • H03H3/08Apparatus or processes specially adapted for the manufacture of impedance networks, resonating circuits, resonators for the manufacture of electromechanical resonators or networks for the manufacture of resonators or networks using surface acoustic waves
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03HIMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H9/00Networks comprising electromechanical or electro-acoustic devices; Electromechanical resonators
    • H03H9/02Details
    • H03H9/05Holders; Supports
    • H03H9/10Mounting in enclosures
    • H03H9/1064Mounting in enclosures for surface acoustic wave [SAW] devices
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03HIMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H9/00Networks comprising electromechanical or electro-acoustic devices; Electromechanical resonators
    • H03H9/46Filters
    • H03H9/54Filters comprising resonators of piezoelectric or electrostrictive material
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03HIMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H9/00Networks comprising electromechanical or electro-acoustic devices; Electromechanical resonators
    • H03H9/46Filters
    • H03H9/64Filters using surface acoustic waves
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03HIMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H3/00Apparatus or processes specially adapted for the manufacture of impedance networks, resonating circuits, resonators
    • H03H3/007Apparatus or processes specially adapted for the manufacture of impedance networks, resonating circuits, resonators for the manufacture of electromechanical resonators or networks
    • H03H3/02Apparatus or processes specially adapted for the manufacture of impedance networks, resonating circuits, resonators for the manufacture of electromechanical resonators or networks for the manufacture of piezoelectric or electrostrictive resonators or networks
    • H03H2003/023Apparatus or processes specially adapted for the manufacture of impedance networks, resonating circuits, resonators for the manufacture of electromechanical resonators or networks for the manufacture of piezoelectric or electrostrictive resonators or networks the resonators or networks being of the membrane type

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Acoustics & Sound (AREA)
  • Piezo-Electric Or Mechanical Vibrators, Or Delay Or Filter Circuits (AREA)

Abstract

本发明提出了一种用于薄膜滤波器芯片级封装的方法和结构。所述方法包括提供待封装晶圆底衬,并在所述待封装晶圆底衬上设置带有多个凸起的晶圆安装凹槽;其中,所述凸起包括第一支撑凸起、第二支撑凸起和间隔凸起;利用第一支撑凸起和第二支撑凸起将所述薄膜滤波器的芯片晶圆倒装设置在所述晶圆安装凹槽内,并将所述芯片晶圆和待封装晶圆底衬之间建立金属导体连接关系;在所述芯片晶圆上设置塑封层进行塑封,并且,所述芯片晶圆的金属凸点的上表面外露于所述塑封层的上表面;在所述塑封层上设置密封及导电连接结构。

Description

一种用于薄膜滤波器芯片级封装的方法和结构
技术领域
本发明提出了一种用于薄膜滤波器芯片级封装的方法和结构,属于薄膜式滤波器技术领域。
背景技术
目前,对多个芯片进行System in Package***级封装的方式有将多个芯片贴装到同一封装基板并通过Wire Bonding金属线键合或者通过封装基板布线实现多个芯片间的电路互连或者将芯片互连贴装到晶圆并在晶圆背面利用TSV(Through Silicon Via,硅通孔)实现对外电互连的WLP(Wafer Level Package,晶圆级封装)封装方法等,前者将多个芯片平面排列,后者使用较为复杂的TSV结构,均不利于封装成品的尺寸小型化。并且,在小型化过程中,由于封装结构的改变或部分层体的过薄处理,易产生横向振动模式消耗不良,进而导致滤波器性能不佳的问题发生。
发明内容
本发明提供了一种用于薄膜滤波器芯片级封装的方法和结构,用以解决现有封装结构厚度过大,以及横向振波消耗不完全导致滤波器性能不佳的问题,所采取的技术方案如下:
一种用于薄膜滤波器芯片级封装的方法,所述方法包括:
提供待封装晶圆底衬,并在所述待封装晶圆底衬上设置带有多个凸起的晶圆安装凹槽;其中,所述凸起包括第一支撑凸起、第二支撑凸起和间隔凸起;
利用第一支撑凸起和第二支撑凸起将所述薄膜滤波器的芯片晶圆倒装设置在所述晶圆安装凹槽内,并将所述芯片晶圆和待封装晶圆底衬之间建立金属导体连接关系;
在所述芯片晶圆上设置塑封层进行塑封,并且,所述芯片晶圆的金属凸点的上表面外露于所述塑封层的上表面;
在所述塑封层上设置密封及导电连接结构。
进一步地,在所述待封装晶圆底衬上设置带有多个凸起的晶圆安装凹槽,包括:
获取待封装晶圆底衬;
在所述待封装晶圆底衬上按照待封装的芯片晶圆的尺寸,在所述待封装晶圆底衬规划出芯片晶圆对应的安装位置和安装区域;
在所述安装区域内通过激光刻印方式按照第一支撑凸起、第二支撑凸起和间隔凸起的位置和尺寸进行激光刻印,形成刻印图样;
按照所述刻印图样进行刻蚀处理,在所述待封装晶圆底衬上形成槽底表面设有第一支撑凸起、第二支撑凸起和间隔凸起的晶圆安装凹槽。
进一步地,所述第一支撑凸起包括两个组合式第一支撑凸起和一个独立式第一支撑凸起;每个所述组合式第一支撑凸起与所述第二支撑凸起进行组合使用;所述独立式第一支撑凸起进行独立使用;
两个所述组合式第一支撑凸起分别设置于靠近所述晶圆安装凹槽的槽壁的一侧圆安装凹槽内;所述第二支撑凸起分别设置于与其组合对应的所述组合式第一支撑凸起的靠近所述晶圆安装凹槽的中心位置的一侧圆安装凹槽内;在所述组合式第一支撑凸起与第二支撑凸起之间设置一个间隔凸起;
所述独立式第一支撑凸起设置于所述晶圆安装凹槽的中心位置。
进一步地,所述第一支撑凸起和间隔凸起采等腰梯形凸起结构;所述第二支撑凸起采用一侧腰壁带有内凹导角的等腰梯形凸起结构;并且,所述内凹导角与所述第一支撑凸起中的独立式第一支撑凸起相对;其中,所述有内凹导角的角度范围为48°-100°。
进一步地,所述第一支撑凸起、第二支撑凸起和间隔凸起之间的尺寸比例关系如下:
所述第一支撑凸起、第二支撑凸起和间隔凸起之间的高度尺寸比例条件为:
H3<H1<H2,且,
0.88H≤H2<0.93H;
0.85×[H2-0.26×(H-H2)]≤H1<H2
0.72×[H1-0.22×(H2-H1)]≤H3<H1
其中,H表示所述芯片晶圆的压电层面向所述晶圆安装凹槽的一侧表面与所述晶圆安装凹槽槽底面之间的垂直距离;H1、H2和H3分别对应表示第一支撑凸起、第二支撑凸起和间隔凸起的高度尺寸;
所述第一支撑凸起、第二支撑凸起和间隔凸起之间的上底边尺寸比例条件为:
D3<D1<D2,且,
0.40D2≤D1≤0.59D2
0.47D1≤D3≤0.63D1
其中,D1、D2和D3和D4分别对应表示第一支撑凸起、第二支撑凸起和间隔凸起的上底面尺寸;
所述第一支撑凸起、第二支撑凸起和间隔凸起之间的底角角度比例条件为:
0.92W1≤W3≤W1
0.84W3≤W2<W1
其中,W1、W2和W3分别对应表示第一支撑凸起、第二支撑凸起和间隔凸起的底角角度。
进一步地,利用第一支撑凸起和第二支撑凸起将所述薄膜滤波器的芯片晶圆倒装设置在所述晶圆安装凹槽内,包括:
在所述第一支撑凸起和第二支撑凸起上表面布设第一金属衬底;
在所述芯片晶圆的一侧表面上布设芯片钝化层,并且,所述芯片钝化层的上表面设置第三金属衬底;
在所述芯片晶圆的另一侧表面上布设第四金属衬底,并且,在所述第四金属衬底上设置焊接点;所述焊接点与所述第一支撑凸起和第二支撑凸起上的第一金属衬底的位置相对应;
将所述第三金属衬底和第一金属衬底与所述焊接点进行焊接固定,使所述芯片晶圆倒装设置在所述晶圆安装凹槽内。
进一步地,将所述芯片晶圆和待封装晶圆底衬之间建立金属导体连接关系,包括:
待封装晶圆底衬的非晶圆安装凹槽处的上表面设置第二金属衬底;
在所述第二金属衬底与所述芯片钝化层的上表面设置的第三金属衬底之间设置连通所述第二金属衬底和第三金属衬底的第一导体;
所述第三金属衬底上设置多个金属凸点。
进一步地,在所述塑封层上设置密封及导电连接结构,包括:
在所述塑封层上表面非金属凸点裸露位置处布设第一封装钝化层;
在所述金属凸点的上表面布设金属层,并且,所述金属层外沿至所述第一封装钝化层上表面;
在所述金属层上表面和外露的第一封装钝化层上表面布设第二封装钝化层,并且,在所述第二封装钝化层上位于与金属层相对的位置处,设置金属层对应开孔;
在所述金属层对应开孔上设置第二导体,并在所述第二导体上焊接设置焊接球。
一种用于薄膜滤波器芯片级封装的结构,所述结构包括待封装晶圆底衬和芯片晶圆;所述待封装晶圆底衬上设置带有多个凸起的晶圆安装凹槽;其中,所述凸起包括第一支撑凸起、第二支撑凸起和间隔凸起;所述芯片晶圆倒装设置在所述晶圆安装凹槽内;所述芯片晶圆上设有塑封层;在所述塑封层上设置有密封及导电连接结构;
所述第一支撑凸起和间隔凸起采等腰梯形凸起结构;所述第二支撑凸起采用一侧腰壁带有内凹导角的等腰梯形凸起结构;并且,所述内凹导角与所述第一支撑凸起中的独立式第一支撑凸起相对;其中,所述有内凹导角的角度范围为48°-100°。
进一步地,所述第一支撑凸起、第二支撑凸起和间隔凸起之间的尺寸比例关系如下:
所述第一支撑凸起、第二支撑凸起和间隔凸起之间的高度尺寸比例条件为:
H3<H1<H2,且,
0.88H≤H2<0.93H;
0.85×[H2-0.26×(H-H2)]≤H1<H2
0.72×[H1-0.22×(H2-H1)]≤H3<H1
其中,H表示所述芯片晶圆的压电层面向所述晶圆安装凹槽的一侧表面与所述晶圆安装凹槽槽底面之间的垂直距离;H1、H2和H3分别对应表示第一支撑凸起、第二支撑凸起和间隔凸起的高度尺寸;
所述第一支撑凸起、第二支撑凸起和间隔凸起之间的上底边尺寸比例条件为:
D3<D1<D2,且,
0.40D2≤D1≤0.59D2
0.47D1≤D3≤0.63D1
其中,D1、D2和D3和D4分别对应表示第一支撑凸起、第二支撑凸起和间隔凸起的上底面尺寸;
所述第一支撑凸起、第二支撑凸起和间隔凸起之间的底角角度比例条件为:
0.92W1≤W3≤W1
0.84W3≤W2<W1
其中,W1、W2和W3分别对应表示第一支撑凸起、第二支撑凸起和间隔凸起的底角角度。
本发明有益效果:
本发明提出的一种用于薄膜滤波器芯片级封装的方法和结构,通过在待封装晶圆底衬上设置晶圆安装凹槽的方式将芯片晶圆内嵌至待封装晶圆底衬内,通过这种方式不仅能够最大限度的减少芯片封装后的整体厚度;同时,还能够有效提高芯片晶圆与待封装晶圆底衬之间的安装牢固性。另一方面,由于大幅度削薄了待封装晶圆底衬的厚度导致待封装晶圆底衬的底部厚度减少,这种情况极易导致薄膜式滤波器在振动过程中,其横向振动模式由于底衬厚度不够而无法完全消除,进而导致滤波器性能不佳的问题发生。因此,在所述待封装晶圆底衬的晶圆安装凹槽底部设置高度和尺寸不同的第一支撑凸起、第二支撑凸起和间隔凸起;通过第一支撑凸起、第二支撑凸起和间隔凸起三种不同结构的凸起降低和消除振动横波的幅度,进而在大幅度薄了待封装晶圆底衬的厚度的同时,最大限度降低振动横波对滤波器性能的影响,进而提高薄膜式滤波器的性能。
附图说明
图1为本发明所述方法的流程图一;
图2为本发明所述方法的流程图二;
图3为本发明所述结构的示意图;
(1,待封装晶圆底衬;2,芯片晶圆;3,塑封层;4,第一封装钝化层;5,金属层;6,第二封装钝化层;7,第二导体;8,焊接球;9,空腔;11,间隔凸起;12,第一支撑凸起;13,第二支撑凸起;14,第一金属衬底;15,第二金属衬底;16,第一导体;21,第四金属衬底;22,焊接点;23,芯片钝化层;24,第三金属衬底;25,金属凸点)。
具体实施方式
以下结合附图对本发明的优选实施例进行说明,应当理解,此处所描述的优选实施例仅用于说明和解释本发明,并不用于限定本发明。
本发明实施例提出了一种用于薄膜滤波器芯片级封装的方法,如图1所示,所述方法包括:
S1、提供待封装晶圆底衬,并在所述待封装晶圆底衬上设置带有多个凸起的晶圆安装凹槽;其中,所述凸起包括第一支撑凸起、第二支撑凸起和间隔凸起;
S2、利用第一支撑凸起和第二支撑凸起将所述薄膜滤波器的芯片晶圆倒装设置在所述晶圆安装凹槽内,并将所述芯片晶圆和待封装晶圆底衬之间建立金属导体连接关系;
S3、在所述芯片晶圆上设置塑封层进行塑封,并且,所述芯片晶圆的金属凸点的上表面外露于所述塑封层的上表面;
S4、在所述塑封层上设置密封及导电连接结构。
其中,如图2所示,在所述待封装晶圆底衬上设置带有多个凸起的晶圆安装凹槽,包括:
S101、获取待封装晶圆底衬;
S102、在所述待封装晶圆底衬上按照待封装的芯片晶圆的尺寸,在所述待封装晶圆底衬规划出芯片晶圆对应的安装位置和安装区域;
S103、在所述安装区域内通过激光刻印方式按照第一支撑凸起、第二支撑凸起和间隔凸起的位置和尺寸进行激光刻印,形成刻印图样;
S104、按照所述刻印图样进行刻蚀处理,在所述待封装晶圆底衬上形成槽底表面设有第一支撑凸起、第二支撑凸起和间隔凸起的晶圆安装凹槽。
具体的,利用第一支撑凸起和第二支撑凸起将所述薄膜滤波器的芯片晶圆倒装设置在所述晶圆安装凹槽内,包括:
S201a、在所述第一支撑凸起和第二支撑凸起上表面布设第一金属衬底;
S202a、在所述芯片晶圆的一侧表面上布设芯片钝化层,并且,所述芯片钝化层的上表面设置第三金属衬底;
S203a、在所述芯片晶圆的另一侧表面上布设第四金属衬底,并且,在所述第四金属衬底上设置焊接点;所述焊接点与所述第一支撑凸起和第二支撑凸起上的第一金属衬底的位置相对应;
S204a、将所述第三金属衬底和第一金属衬底与所述焊接点进行焊接固定,使所述芯片晶圆倒装设置在所述晶圆安装凹槽内。
其中,将所述芯片晶圆和待封装晶圆底衬之间建立金属导体连接关系,包括:
S201b、待封装晶圆底衬的非晶圆安装凹槽处的上表面设置第二金属衬底;
S202b、在所述第二金属衬底与所述芯片钝化层的上表面设置的第三金属衬底之间设置连通所述第二金属衬底和第三金属衬底的第一导体;
S203b、所述第三金属衬底上设置多个金属凸点。
在所述塑封层上设置密封及导电连接结构,包括:
S301、在所述塑封层上表面非金属凸点裸露位置处布设第一封装钝化层;
S302、在所述金属凸点的上表面布设金属层,并且,所述金属层外沿至所述第一封装钝化层上表面;
S303、在所述金属层上表面和外露的第一封装钝化层上表面布设第二封装钝化层,并且,在所述第二封装钝化层上位于与金属层相对的位置处,设置金属层对应开孔;
S304、在所述金属层对应开孔上设置第二导体,并在所述第二导体上焊接设置焊接球。
上述技术方案的工作原理为:首先,提供待封装晶圆底衬,并在所述待封装晶圆底衬上设置带有多个凸起的晶圆安装凹槽;其中,所述凸起包括第一支撑凸起、第二支撑凸起和间隔凸起;然后,利用第一支撑凸起和第二支撑凸起将所述薄膜滤波器的芯片晶圆倒装设置在所述晶圆安装凹槽内,并将所述芯片晶圆和待封装晶圆底衬之间建立金属导体连接关系;之后,在所述芯片晶圆上设置塑封层进行塑封,并且,所述芯片晶圆的金属凸点的上表面外露于所述塑封层的上表面;最后,在所述塑封层上设置密封及导电连接结构。
上述技术方案的效果为:本实施例提出的一种用于薄膜滤波器芯片级封装的方法,通过在待封装晶圆底衬上设置晶圆安装凹槽的方式将芯片晶圆内嵌至待封装晶圆底衬内,通过这种方式不仅能够最大限度的减少芯片封装后的整体厚度;同时,还能够有效提高芯片晶圆与待封装晶圆底衬之间的安装牢固性。另一方面,由于大幅度削薄了待封装晶圆底衬的厚度导致待封装晶圆底衬的底部厚度减少,这种情况极易导致薄膜式滤波器在振动过程中,其横向振动模式由于底衬厚度不够而无法完全消除,进而导致滤波器性能不佳的问题发生。因此,在所述待封装晶圆底衬的晶圆安装凹槽底部设置高度和尺寸不同的第一支撑凸起、第二支撑凸起和间隔凸起;通过第一支撑凸起、第二支撑凸起和间隔凸起三种不同结构的凸起降低和消除振动横波的幅度,进而在大幅度薄了待封装晶圆底衬的厚度的同时,最大限度降低振动横波对滤波器性能的影响,进而提高薄膜式滤波器的性能。
本发明的一个实施例,所述第一支撑凸起包括两个组合式第一支撑凸起和一个独立式第一支撑凸起;每个所述组合式第一支撑凸起与所述第二支撑凸起进行组合使用;所述独立式第一支撑凸起进行独立使用;
两个所述组合式第一支撑凸起分别设置于靠近所述晶圆安装凹槽的槽壁的一侧圆安装凹槽内;所述第二支撑凸起分别设置于与其组合对应的所述组合式第一支撑凸起的靠近所述晶圆安装凹槽的中心位置的一侧圆安装凹槽内;在所述组合式第一支撑凸起与第二支撑凸起之间设置一个间隔凸起;
所述独立式第一支撑凸起设置于所述晶圆安装凹槽的中心位置。
其中,所述第一支撑凸起和间隔凸起采等腰梯形凸起结构;所述第二支撑凸起采用一侧腰壁带有内凹导角的等腰梯形凸起结构;并且,所述内凹导角与所述第一支撑凸起中的独立式第一支撑凸起相对;其中,所述有内凹导角的角度范围为48°-100°。
所述第一支撑凸起、第二支撑凸起和间隔凸起之间的尺寸比例关系如下:
所述第一支撑凸起、第二支撑凸起和间隔凸起之间的高度尺寸比例条件为:
H3<H1<H2,且,
0.88H≤H2<0.93H;
0.85×[H2-0.26×(H-H2)]≤H1<H2
0.72×[H1-0.22×(H2-H1)]≤H3<H1
其中,H表示所述芯片晶圆的压电层面向所述晶圆安装凹槽的一侧表面与所述晶圆安装凹槽槽底面之间的垂直距离;H1、H2和H3分别对应表示第一支撑凸起、第二支撑凸起和间隔凸起的高度尺寸;
所述第一支撑凸起、第二支撑凸起和间隔凸起之间的上底边尺寸比例条件为:
D3<D1<D2,且,
0.40D2≤D1≤0.59D2
0.47D1≤D3≤0.63D1
其中,D1、D2和D3和D4分别对应表示第一支撑凸起、第二支撑凸起和间隔凸起的上底面尺寸;
所述第一支撑凸起、第二支撑凸起和间隔凸起之间的底角角度比例条件为:
0.92W1≤W3≤W1
0.84W3≤W2<W1
其中,W1、W2和W3分别对应表示第一支撑凸起、第二支撑凸起和间隔凸起的底角角度。
上述技术方案的工作原理及效果为:由于大幅度削薄了待封装晶圆底衬的厚度导致待封装晶圆底衬的底部厚度减少,这种情况极易导致薄膜式滤波器在振动过程中,其横向振动模式由于底衬厚度不够而无法完全消除,进而导致滤波器性能不佳的问题发生。因此,在所述待封装晶圆底衬的晶圆安装凹槽底部设置高度和尺寸不同的第一支撑凸起、第二支撑凸起和间隔凸起;通过第一支撑凸起、第二支撑凸起和间隔凸起三种不同结构的凸起降低和消除振动横波的幅度,进而在大幅度薄了待封装晶圆底衬的厚度的同时,最大限度降低振动横波对滤波器性能的影响,进而提高薄膜式滤波器的性能。
另一方面,通过上述特定比例关系对第一支撑凸起、第二支撑凸起和间隔凸起不同尺寸参数进行设置,能够在衬底上形成带有不同尺寸和坡度的凸起及空腔,能够在横向振动过程中,减少固体衬底对横向振动波传导的连续性,同时,通过高度和其他参数均不相同的在横向振动波传导的过程中,通过高度不同以及凸起的侧表面坡度和结构的不同,进一步降低横向振动波传导的连续性,从而最大程度上抵消和消耗横向振动波的幅度,降低横向振动波对滤波器性能的影响。
本发明实施例提出了一种用于薄膜滤波器芯片级封装的结构,如图3所示,所述结构包括待封装晶圆底衬和芯片晶圆;所述待封装晶圆底衬上设置带有多个凸起的晶圆安装凹槽;其中,所述凸起包括第一支撑凸起、第二支撑凸起和间隔凸起;所述芯片晶圆倒装设置在所述晶圆安装凹槽内;所述芯片晶圆上设有塑封层;在所述塑封层上设置有密封及导电连接结构;
所述第一支撑凸起和间隔凸起采等腰梯形凸起结构;所述第二支撑凸起采用一侧腰壁带有内凹导角的等腰梯形凸起结构;并且,所述内凹导角与所述第一支撑凸起中的独立式第一支撑凸起相对;其中,所述有内凹导角的角度范围为48°-100°。
其中,所述第一支撑凸起、第二支撑凸起和间隔凸起之间的尺寸比例关系如下:
所述第一支撑凸起、第二支撑凸起和间隔凸起之间的高度尺寸比例条件为:
H3<H1<H2,且,
0.88H≤H2<0.93H;
0.85×[H2-0.26×(H-H2)]≤H1<H2
0.72×[H1-0.22×(H2-H1)]≤H3<H1
其中,H表示所述芯片晶圆的压电层面向所述晶圆安装凹槽的一侧表面与所述晶圆安装凹槽槽底面之间的垂直距离;H1、H2和H3分别对应表示第一支撑凸起、第二支撑凸起和间隔凸起的高度尺寸;
所述第一支撑凸起、第二支撑凸起和间隔凸起之间的上底边尺寸比例条件为:
D3<D1<D2,且,
0.40D2≤D1≤0.59D2
0.47D1≤D3≤0.63D1
其中,D1、D2和D3和D4分别对应表示第一支撑凸起、第二支撑凸起和间隔凸起的上底面尺寸;
所述第一支撑凸起、第二支撑凸起和间隔凸起之间的底角角度比例条件为:
0.92W1≤W3≤W1
0.84W3≤W2<W1
其中,W1、W2和W3分别对应表示第一支撑凸起、第二支撑凸起和间隔凸起的底角角度。
上述技术方案的工作原理及效果为:本实施例提出的一种用于薄膜滤波器芯片级封装的结构,通过在待封装晶圆底衬上设置晶圆安装凹槽的方式将芯片晶圆内嵌至待封装晶圆底衬内,通过这种方式不仅能够最大限度的减少芯片封装后的整体厚度;同时,还能够有效提高芯片晶圆与待封装晶圆底衬之间的安装牢固性。另一方面,由于大幅度削薄了待封装晶圆底衬的厚度导致待封装晶圆底衬的底部厚度减少,这种情况极易导致薄膜式滤波器在振动过程中,其横向振动模式由于底衬厚度不够而无法完全消除,进而导致滤波器性能不佳的问题发生。因此,在所述待封装晶圆底衬的晶圆安装凹槽底部设置高度和尺寸不同的第一支撑凸起、第二支撑凸起和间隔凸起;通过第一支撑凸起、第二支撑凸起和间隔凸起三种不同结构的凸起降低和消除振动横波的幅度,进而在大幅度薄了待封装晶圆底衬的厚度的同时,最大限度降低振动横波对滤波器性能的影响,进而提高薄膜式滤波器的性能。
同时,通过上述特定比例关系对第一支撑凸起、第二支撑凸起和间隔凸起不同尺寸参数进行设置,能够在衬底上形成带有不同尺寸和坡度的凸起及空腔,能够在横向振动过程中,减少固体衬底对横向振动波传导的连续性,同时,通过高度和其他参数均不相同的在横向振动波传导的过程中,通过高度不同以及凸起的侧表面坡度和结构的不同,进一步降低横向振动波传导的连续性,从而最大程度上抵消和消耗横向振动波的幅度,降低横向振动波对滤波器性能的影响。
显然,本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样,倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内,则本发明也意图包含这些改动和变型在内。

Claims (8)

1.一种用于薄膜滤波器芯片级封装的方法,其特征在于,所述方法包括:
提供待封装晶圆底衬,并在所述待封装晶圆底衬上设置带有多个凸起的晶圆安装凹槽;其中,所述凸起包括第一支撑凸起、第二支撑凸起和间隔凸起;
利用第一支撑凸起和第二支撑凸起将所述薄膜滤波器的芯片晶圆倒装设置在所述晶圆安装凹槽内,并将所述芯片晶圆和待封装晶圆底衬之间建立金属导体连接关系;
在所述芯片晶圆上设置塑封层进行塑封,并且,所述芯片晶圆的金属凸点的上表面外露于所述塑封层的上表面;
在所述塑封层上设置密封及导电连接结构;
利用第一支撑凸起和第二支撑凸起将所述薄膜滤波器的芯片晶圆倒装设置在所述晶圆安装凹槽内,包括:
在所述第一支撑凸起和第二支撑凸起上表面布设第一金属衬底;
在所述芯片晶圆的一侧表面上布设芯片钝化层,并且,所述芯片钝化层的上表面设置第三金属衬底;
在所述芯片晶圆的另一侧表面上布设第四金属衬底,并且,在所述第四金属衬底上设置焊接点;所述焊接点与所述第一支撑凸起和第二支撑凸起上的第一金属衬底的位置相对应;
将所述第三金属衬底和第一金属衬底与所述焊接点进行焊接固定,使所述芯片晶圆倒装设置在所述晶圆安装凹槽内。
2.根据权利要求1所述方法,其特征在于,在所述待封装晶圆底衬上设置带有多个凸起的晶圆安装凹槽,包括:
获取待封装晶圆底衬;
在所述待封装晶圆底衬上按照待封装的芯片晶圆的尺寸,在所述待封装晶圆底衬规划出芯片晶圆对应的安装位置和安装区域;
在所述安装区域内通过激光刻印方式按照第一支撑凸起、第二支撑凸起和间隔凸起的位置和尺寸进行激光刻印,形成刻印图样;
按照所述刻印图样进行刻蚀处理,在所述待封装晶圆底衬上形成槽底表面设有第一支撑凸起、第二支撑凸起和间隔凸起的晶圆安装凹槽。
3.根据权利要求1或2所述方法,其特征在于,所述第一支撑凸起包括两个组合式第一支撑凸起和一个独立式第一支撑凸起;每个所述组合式第一支撑凸起与所述第二支撑凸起进行组合使用;所述独立式第一支撑凸起进行独立使用;
两个所述组合式第一支撑凸起分别设置于靠近所述晶圆安装凹槽的槽壁的一侧圆安装凹槽内;所述第二支撑凸起分别设置于与其组合对应的所述组合式第一支撑凸起的靠近所述晶圆安装凹槽的中心位置的一侧圆安装凹槽内;在所述组合式第一支撑凸起与第二支撑凸起之间设置一个间隔凸起;
所述独立式第一支撑凸起设置于所述晶圆安装凹槽的中心位置。
4.根据权利要求1所述方法,其特征在于,所述第一支撑凸起和间隔凸起采用等腰梯形凸起结构;所述第二支撑凸起采用一侧腰壁带有内凹导角的等腰梯形凸起结构;并且,所述内凹导角与所述第一支撑凸起中的独立式第一支撑凸起相对;其中,所述有内凹导角的角度范围为48°-100°。
5.根据权利要求1或4所述方法,其特征在于,所述第一支撑凸起、第二支撑凸起和间隔凸起之间的尺寸比例关系如下:
所述第一支撑凸起、第二支撑凸起和间隔凸起之间的高度尺寸比例条件为:
H3<H1<H2,且,
0.88H≤H2<0.93H;
0.85×[H2-0.26×(H-H2)]≤H1<H2
0.72×[H1-0.22×(H2-H1)]≤H3<H1
其中,H表示所述芯片晶圆的压电层面向所述晶圆安装凹槽的一侧表面与所述晶圆安装凹槽槽底面之间的垂直距离;H1、H2和H3分别对应表示第一支撑凸起、第二支撑凸起和间隔凸起的高度尺寸;
所述第一支撑凸起、第二支撑凸起和间隔凸起之间的上底边尺寸比例条件为:
D3<D1<D2,且,
0.40D2≤D1≤0.59D2
0.47D1≤D3≤0.63D1
其中,D1、D2和D3和D4分别对应表示第一支撑凸起、第二支撑凸起和间隔凸起的上底面尺寸;
所述第一支撑凸起、第二支撑凸起和间隔凸起之间的底角角度比例条件为:
0.92W1≤W3≤W1
0.84W3≤W2<W1
其中,W1、W2和W3分别对应表示第一支撑凸起、第二支撑凸起和间隔凸起的底角角度。
6.根据权利要求1所述方法,其特征在于,将所述芯片晶圆和待封装晶圆底衬之间建立金属导体连接关系,包括:
待封装晶圆底衬的非晶圆安装凹槽处的上表面设置第二金属衬底;
在所述第二金属衬底与芯片钝化层的上表面设置的第三金属衬底之间设置连通所述第二金属衬底和第三金属衬底的第一导体;
所述第三金属衬底上设置多个金属凸点。
7.根据权利要求1所述方法,其特征在于,在所述塑封层上设置密封及导电连接结构,包括:
在所述所述塑封层上表面非金属凸点裸露位置处布设第一封装钝化层;
在所述金属凸点的上表面布设金属层,并且,所述金属层外沿至所述第一封装钝化层上表面;
在所述金属层上表面和外露的第一封装钝化层上表面布设第二封装钝化层,并且,在所述第二封装钝化层上位于与金属层相对的位置处,设置金属层对应开孔;
在所述金属层对应开孔上设置第二导体,并在所述第二导体上焊接设置焊接球。
8.一种用于薄膜滤波器芯片级封装的结构,其特征在于,所述结构包括待封装晶圆底衬和芯片晶圆;所述待封装晶圆底衬上设置带有多个凸起的晶圆安装凹槽;其中,所述凸起包括第一支撑凸起、第二支撑凸起和间隔凸起;所述芯片晶圆倒装设置在所述晶圆安装凹槽内;所述芯片晶圆上设有塑封层;在所述塑封层上设置有密封及导电连接结构;
所述第一支撑凸起和间隔凸起采等腰梯形凸起结构;所述第二支撑凸起采用一侧腰壁带有内凹导角的等腰梯形凸起结构;并且,所述内凹导角与所述第一支撑凸起中的独立式第一支撑凸起相对;其中,所述有内凹导角的角度范围为48°-100°;
其中,所述第一支撑凸起、第二支撑凸起和间隔凸起之间的尺寸比例关系如下:
所述第一支撑凸起、第二支撑凸起和间隔凸起之间的高度尺寸比例条件为:
H3<H1<H2,且,
0.88H≤H2<0.93H;
0.85×[H2-0.26×(H-H2)]≤H1<H2
0.72×[H1-0.22×(H2-H1)]≤H3<H1
其中,H表示所述芯片晶圆的压电层面向所述晶圆安装凹槽的一侧表面与所述晶圆安装凹槽槽底面之间的垂直距离;H1、H2和H3分别对应表示第一支撑凸起、第二支撑凸起和间隔凸起的高度尺寸;
所述第一支撑凸起、第二支撑凸起和间隔凸起之间的上底边尺寸比例条件为:
D3<D1<D2,且,
0.40D2≤D1≤0.59D2
0.47D1≤D3≤0.63D1
其中,D1、D2和D3和D4分别对应表示第一支撑凸起、第二支撑凸起和间隔凸起的上底面尺寸;
所述第一支撑凸起、第二支撑凸起和间隔凸起之间的底角角度比例条件为:
0.92W1≤W3≤W1
0.84W3≤W2<W1
其中,W1、W2和W3分别对应表示第一支撑凸起、第二支撑凸起和间隔凸起的底角角度。
CN202210427874.XA 2022-04-22 2022-04-22 一种用于薄膜滤波器芯片级封装的方法和结构 Active CN114531134B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202210427874.XA CN114531134B (zh) 2022-04-22 2022-04-22 一种用于薄膜滤波器芯片级封装的方法和结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202210427874.XA CN114531134B (zh) 2022-04-22 2022-04-22 一种用于薄膜滤波器芯片级封装的方法和结构

Publications (2)

Publication Number Publication Date
CN114531134A CN114531134A (zh) 2022-05-24
CN114531134B true CN114531134B (zh) 2022-07-19

Family

ID=81628224

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210427874.XA Active CN114531134B (zh) 2022-04-22 2022-04-22 一种用于薄膜滤波器芯片级封装的方法和结构

Country Status (1)

Country Link
CN (1) CN114531134B (zh)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011238767A (ja) * 2010-05-10 2011-11-24 Shinko Electric Ind Co Ltd 半導体パッケージ及びその製造方法
CN108512523A (zh) * 2017-11-06 2018-09-07 贵州中科汉天下微电子有限公司 压电声波器件的封装方法及封装结构
CN112886939A (zh) * 2020-12-25 2021-06-01 杭州左蓝微电子技术有限公司 薄膜体声波谐振器及其制备方法、滤波器

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100888195B1 (ko) * 2007-08-06 2009-03-12 한국과학기술원 능동소자가 내장된 유기기판 제조방법
KR102420586B1 (ko) * 2017-07-24 2022-07-13 삼성전자주식회사 반도체 장치, 반도체 패키지 및 반도체 패키지의 제조 방법
CN110690165B (zh) * 2019-10-15 2020-06-02 杭州见闻录科技有限公司 一种芯片封装方法及封装结构
CN113611618A (zh) * 2021-09-28 2021-11-05 深圳新声半导体有限公司 用于芯片***级封装的方法和芯片***级封装结构

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011238767A (ja) * 2010-05-10 2011-11-24 Shinko Electric Ind Co Ltd 半導体パッケージ及びその製造方法
CN108512523A (zh) * 2017-11-06 2018-09-07 贵州中科汉天下微电子有限公司 压电声波器件的封装方法及封装结构
CN112886939A (zh) * 2020-12-25 2021-06-01 杭州左蓝微电子技术有限公司 薄膜体声波谐振器及其制备方法、滤波器

Also Published As

Publication number Publication date
CN114531134A (zh) 2022-05-24

Similar Documents

Publication Publication Date Title
CN106876356B (zh) 芯片嵌入硅基式扇出型封装结构及其制作方法
JP3888439B2 (ja) 半導体装置の製造方法
US20170256443A1 (en) Microelectronic elements with post-assembly planarization
US7170183B1 (en) Wafer level stacked package
US20040124540A1 (en) [flip chip package structure]
JP3845403B2 (ja) 半導体デバイス
US20040012099A1 (en) Semiconductor device and manufacturing method for the same, circuit board, and electronic device
US6271597B1 (en) Methods for forming electrically conductive interconnections and electrically interconnected substrates
JP2018523315A (ja) シリコン基板に埋め込まれたファンアウト型パッケージ構造及びその製造方法
WO2012011930A1 (en) Non-lithographic formation of three-dimensional conductive elements
JP2000208698A5 (zh)
EP3813108A1 (en) Stacked semiconductor package
US20060163713A1 (en) Semiconductor device
JP2001144213A5 (zh)
CN114531134B (zh) 一种用于薄膜滤波器芯片级封装的方法和结构
JP3539315B2 (ja) 電子デバイス素子の実装方法、および弾性表面波装置の製造方法
TW202324647A (zh) 電子裝置及其製造方法
TWI377662B (en) Multiple flip-chip package
JP2018010993A (ja) 電子部品およびその製造方法
CN116646335A (zh) 一种封装互联结构、制备方法及电子***
TW202137472A (zh) 半導體封裝結構及其製備方法
JP4183070B2 (ja) マルチチップモジュール
CN114531133B (zh) 一种体声波滤波器芯片封装方法和封装结构
CN218217323U (zh) 一种新型csp基板结构
TWI223421B (en) Structure of flip chip package

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant