CN114500986A - 基于fpga的时序同步方法、装置及pg设备 - Google Patents

Abstract

本发明公开了一种基于FPGA的时序同步方法、装置及PG设备，通过触发步骤：根据图像数据流的帧头信号的第一个有效帧头得到时序同步信号和同步控制信号；数据写入步骤：写入图像数据流的有效数据信号；视频输出步骤：将时序同步信号中的有效数据选通DE信号作为读信号读取有效数据信号，并输出时序同步信号，读取的有效数据信号和输出的时序同步信号均相对同步控制信号延迟预设数量的时钟周期，以输出有效数据信号和时序同步信号同步的视频信号，实现了有效数据信号和时序同步信号的有效同步，并且在失步的情况下，可以在下一帧的帧头的第一个有效帧头到来时重新同步，有效避免了因失步导致待测显示模组中显示的图像失真，进而影响检测的问题。

Description

基于FPGA的时序同步方法、装置及PG设备

技术领域

本发明涉及数据处理技术领域，具体涉及一种基于FPGA的时序同步方法、装置及PG设备。

背景技术

随着显示技术的发展，显示模组的应用越来越多。图像信号发生器(PatternGenerator，PG)设备通常用于显示模组的生产测试环节，需要将特定图片发送至待测显示模组上进行显示，以便检测待测显示模组是否存在坏点等缺陷。

PG设备需要持续地从存储器中读取图像数据流，并将该图像数据流与特定的时序同步信号(如有效数据选通信号DE、行同步信号HSYNC、场同步信号VSYNC等)同步，从而产生视频数据，再传输至行测显示模组，由待测显示模组正确显示图片。

现有技术中图像数据流和时序同步信号容易出现失步的现象，一旦出现失步，待测显示模组中显示的图像会失真，进而影响检测。

发明内容

本发明实施例的目的是提供一种基于FPGA的时序同步方法、装置及PG设备，旨在解决现有技术中图像数据流和时序同步信号因失步导致待测显示模组中显示的图像失真，进而影响检测的问题。

为了实现上述目的，本发明第一方面提供一种基于FPGA的时序同步方法，包括：

触发步骤：根据图像数据流的帧头信号的第一个有效帧头得到时序同步信号和同步控制信号；

数据写入步骤：写入图像数据流的有效数据信号；

视频输出步骤：将时序同步信号中的有效数据选通DE信号作为读信号读取有效数据信号，并输出时序同步信号，读取的有效数据信号和输出的时序同步信号均相对同步控制信号延迟预设数量的时钟周期，以输出有效数据信号和时序同步信号同步的视频信号。

可选地，触发步骤，包括：

向时序同步控制模块发送帧头信号；

根据帧头信号的第一个有效帧头触发时序同步控制模块输出同步控制信号，以及触发时序同步控制模块输出相对同步控制信号延迟第一数量的时钟周期的时序同步信号；

视频输出步骤，包括：

将时序同步信号延迟第二数量的时钟周期后作为新时序同步信号；

将新时序同步信号的DE信号作为读信号延迟第三数量的时钟周期读取出有效数据信号；

将新时序同步信号延迟第三数量的时钟周期，作为最终输出的时序同步信号并输出；其中，预设数量为第一数量、第二数量和第三数量之和。

可选地，第一数量为1，第二数量为1，第三数量为2。

可选地，同步控制信号相对第一个有效帧头延迟第四数量的时钟周期。

可选地，写入步骤还包括：写入图像数据流的帧头信号；

视频输出步骤还包括：将DE信号作为读信号读取帧头信号；

该方法还包括：

判断步骤：判断延迟预设数量的时钟周期的同步控制信号和读取的帧头信号是否均有效，若均有效，则处于同步状态，若至少一个无效，则处于失步状态，并再次进入触发步骤。

可选地，该方法还包括：

初步判断步骤：获取图像数据流的数据有效信号和帧头信号；在检测到帧头信号和数据有效信号均为有效信号的情况下，控制状态机由初始的空闲状态进入同步状态，并进入触发步骤和数据写入步骤；

在判断步骤中，若均有效，控制状态机保持在同步状态，若至少一个无效，则控制状态机跳转到失步状态，并再次进入触发步骤。

本发明第二方面提供一种基于FPGA的时序同步装置，包括：

触发模块，用于根据图像数据流的帧头信号的第一个有效帧头得到时序同步信号和同步控制信号；

写入模块，用于写入图像数据流的有效数据信号；

视频输出模块，用于将时序同步信号中的有效数据选通DE信号作为读信号读取有效数据信号，并输出时序同步信号，读取的有效数据信号和输出的时序同步信号均相对同步控制信号延迟预设数量的时钟周期，以输出有效数据信号和时序同步信号同步的视频信号。

可选地，触发模块，还用于向时序同步控制模块发送帧头信号，根据帧头信号的第一个有效帧头触发时序同步控制模块输出同步控制信号，以及触发时序同步控制模块输出相对同步控制信号延迟第一数量的时钟周期的时序同步信号；

视频输出模块，还用于将时序同步信号延迟第二数量的时钟周期后作为新时序同步信号；将新时序同步信号的DE信号作为读信号延迟第三数量的时钟周期读取出有效数据信号；将新时序同步信号延迟第三数量的时钟周期，作为最终输出的时序同步信号并输出；其中，预设数量为第一数量、第二数量和第三数量之和。

可选地，第一数量为1，第二数量为1，第三数量为2。

可选地，写入模块，还用于写入图像数据流的帧头信号；

视频输出模块，还用于将DE信号作为读信号读取帧头信号；

该装置还包括：

判断模块，用于判断延迟预设数量的时钟周期的同步控制信号和读取的帧头信号是否均有效，若均有效，则处于同步状态，若至少一个无效，则处于失步状态，并再次控制触发模块、写入模块和视频输出模块工作。

可选地，该装置还包括：

初步判断模块，用于获取图像数据流的数据有效信号和帧头信号；检测到当前帧头信号和数据有效信号均为有效信号的情况下，控制状态机由初始的空闲状态进入同步状态，并再次控制时序同步控制模块、触发模块和写入模块工作；

判断模块，还用于若均有效，控制状态机保持在同步状态，若至少一个无效，则控制状态机跳转到失步状态，并再次控制时序同步控制模块、触发模块和写入模块工作。

本发明第三方面提供一种PG设备，包括：上述的基于FPGA的时序同步装置。

通过上述技术方案，实现了有效数据信号和时序同步信号的有效同步，并且在失步的情况下，可以在下一帧的帧头的第一个有效帧头到来时重新同步，有效避免了因失步导致待测显示模组中显示的图像失真，进而影响检测的问题。

本发明实施例的其它特征和优点将在随后的具体实施方式部分予以详细说明。

附图说明

附图是用来提供对本发明实施例的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本发明实施例，但并不构成对本发明实施例的限制。在附图中：

图1示意性示出了根据本发明实施例的基于FPGA的时序同步方法的应用环境示意图；

图2示意性示出了根据本发明一实施例的基于FPGA的时序同步方法的流程示意图；

图3示意性示出了根据本发明一实施例的基于FPGA的时序同步***的框图；

图4示意性示出了根据本发明一实施例的基于FPGA的时序同步方法的时序图；

图5示意性示出了根据本发明另一实施例的基于FPGA的时序同步方法的流程示意图；

图6示意性示出了根据本发明实施例的基于FPGA的时序同步装置的结构框图。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，应当理解的是，此处所描述的具体实施方式仅用于说明和解释本发明实施例，并不用于限制本发明实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。

需要说明，若本发明实施例中有涉及方向性指示(诸如上、下、左、右、前、后……)，则该方向性指示仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。

另外，若本发明实施例中有涉及“第一”、“第二”等的描述，则该“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本发明要求的保护范围之内。

本发明提供的基于FPGA的时序同步方法，可以应用于如图1所示的应用环境中。其中，PG设备分别与上位机设备及待测显示模组通过网络进行通信。上位机可以但不限于是智能手机或平板电脑等设备。用户通过上位机生成测试文件包，并通过上位机将测试文件包发送至PG设备，上位机还向PG设备发送执行指令。PG设备收到执行指令后对接收到的测试文件包解压得到图像数据，读取该图像数据得到图像数据流，并将图像数据流与时序同步信号进行同步得到视频信号后，将视频信号发送至待测显示模组进行显示。当然，在实际应用中，本发明并不局限于上述图1所述的应用环境，本发明的重点在于如何实现图像数据流和时序同步信号同步，为待测图像模组输出视频信号，如何获得图像数据流可以采用现有的或者未来的任何方式。

图2示意性示出了根据本发明一实施例的基于FPGA的时序同步方法的流程示意图。如图2所示，在本发明一实施例中，提供了一种基于FPGA的时序同步方法，本发明实施例主要以该方法应用于上述图1中的PG设备来举例说明，该方法可以包括以下步骤：

S10：触发步骤：根据图像数据流的帧头信号的第一个有效帧头得到时序同步信号和同步控制信号。

具体地，可以向时序同步控制模块发送帧头信号，根据帧头信号的第一个有效帧头触发时序同步控制模块输出同步控制信号，以及触发时序同步控制模块输出相对同步控制信号延迟第一数量的时钟周期的时序同步信号。时序同步控制模块可以采用已有的IP核，也可以为自行开发的IP核。

图3示意性示出了根据本发明一实施例的应用基于FPGA的时序同步装置的框图，如图3所示，该应用环境中，包括Data Source模块、Video Timing Controller模块(即时序同步控制模块，下文可简称VTC模块)和Axi Stream to Video模块(基于FPGA的时序同步装置)，Data Source模块用于输出图像数据流(即，图像数据流的来源)，Video TimingController模块可以生成并输出时序同步信号，如有效数据选通DE信号、行同步Hsync信号和场同步Vsync信号，Axi Stream to Video模块用于将图像数据流和时序同步信号进行同步。

Data Source模块可以是基于现场可编程门阵列(Field Programmable GateArray，FPGA)的PPC convert模块，它的输出有效数据总线宽度是根据待测显示模组的数据通道数(lane数)决定的。如果lane数为8，则其输出数据总线的有效位宽为8个像素数据，即每个时钟周期输出8个像素数据。它的接口信号为AXI Stream，AXI Stream接口信号包括tuser、tdada、tvalid和tready,其中，tready信号为Axi Stream to Video模块输出给DataSource模块的反馈信号。当此信号为高有效时，表示其可接收数据；否则，则不能接收，此时Data Source模块应暂停数据发送。

Data Source模块输出的图像数据流包括有效数据信号axis_tdata、帧头信号axis_tuser和数据有效信号axis_tvalid。本实施例中，帧头信号axis_tuser作为VideoTiming Controller模块的Frame Sync In信号输入。

Video Timing Controller模块在接收到帧头信号axis_tuser后，根据帧头信号的第一个有效帧头生成并输出同步控制信号Frame Sync Out和时序同步信号(包括DE信号、Hsync信号和Vsync信号)。其中，同步控制信号相对第一个有效帧头延迟第四数量的时钟周期，时序同步信号相对同步控制信号延迟第一数量的时钟周期。

图4示意性示出了根据本发明一实施例的基于FPGA的时序同步方法的时序图，一并参照图2、图3和图4，以第四数量是2，第一数量是1为例，Video Timing Controller模块将第一个有效帧头延迟2个时钟周期后，输出高有效的同步控制信号至Axi Stream toVideo模块；从同步控制信号有效后的第一个时钟周期开始，Video Timing Controller模块输出满足预先配置参数(如图像的宽、高、水平或垂直的前肩、后肩)的DE信号、Hsync信号和Vsync信号，DE信号、Hsync信号和Vsync信号相对同步控制信号均晚一个时钟周期；此后，Video Timing Controller模块按帧循环持续输出同步控制信号、DE信号、Hsync信号和Vsync信号。

DE信号、Hsync信号、Vsync信号三者的时序关系为本领域公知的，在此不再详述，下文中仅对DE信号的延迟变化进行描述，同样地，Hsync信号和Vsync信号也发生相应的延迟。

Axi Stream to Video模块根据同步控制信号和时序同步信号同步输出有效数据信号和时序同步信号，以得到并输出视频信号Video Data。

S20：数据写入步骤：写入图像数据流的有效数据信号。

在具体实现中，将图像数据流的有效数据信号写入上述Axi Stream to Video模块的FIFO中。在写入有效数据信号时，还可以将图像数据流的帧头信号写入Axi Stream toVideo模块FIFO中。另外，有效数据信号是指数据有效信号axis_tvalid为有效时tdata信号上的数据。

S30：视频输出步骤：将时序同步信号中的有效数据选通DE信号作为读信号读取有效数据信号，并输出时序同步信号，读取的有效数据信号和输出的时序同步信号均相对同步控制信号延迟预设数量的时钟周期，以输出有效数据信号和时序同步信号同步的视频信号。

在具体实现中，考虑到读出数据相对于读信号会有延迟，可以将时序同步信号延迟第二数量的时钟周期后作为新时序同步信号；将新时序同步信号的DE信号作为读信号延迟第三数量的时钟周期读取出有效数据信号；将新时序同步信号延迟第三数量的时钟周期，作为最终输出的时序同步信号并输出；其中，预设数量为第一数量、第二数量和第三数量之和。

一并参照图2、图3和图4，以第二数量是1、第三数量是2为例，假设读出数据相对于读信号有2个时钟周期的延迟，Axi Stream to Video模块可以先将从VTC输出的DE信号、Hsync信号和Vsync信号延迟1个时钟周期，再根据延迟后的DE信号(读信号)读出缓存中的有效数据信号，最后相对读信号输出再延迟2个周期后的DE信号、Hsync信号和Vsync信号与读出后的有效数据信号，得到有效数据信号和时序同步信号同步的视频信号。

需要说明的是，第一数量、第二数量和第三数量可以根据实际情况进行设置，考虑到时序控制的稳定性和传输速率，在一个示例中，第一数量的值为1，第二数量的值为1，第三数量的值为2。

当第一数量是1、第二数量是1、第三数量是2时，读取的有效数据信号和输出的时序同步信号均相对同步控制信号延迟了4个时钟周期。

本实施例通过触发步骤：根据图像数据流的帧头信号的第一个有效帧头得到时序同步信号和同步控制信号；数据写入步骤：写入图像数据流的有效数据信号；视频输出步骤：将时序同步信号中的有效数据选通DE信号作为读信号读取有效数据信号，并输出时序同步信号，读取的有效数据信号和输出的时序同步信号均相对同步控制信号延迟预设数量的时钟周期，以输出有效数据信号和时序同步信号同步的视频信号，实现了有效数据信号和时序同步信号的有效同步，不仅时序控制的稳定性好，而且传输速率高；并且在失步的情况下，可以在下一帧的帧头的第一个有效帧头到来时重新进行同步，有效避免了因失步导致待测显示模组中显示的图像失真，进而影响检测的问题。

图5示意性示出了根据本发明另一实施例的基于FPGA的时序同步方法的流程示意图。如图5所示，在本发明另一实施例中，提供了一种基于FPGA的时序同步方法，还可以包括：

S40：写入步骤：写入所述图像数据流的帧头信号；

S50：视频输出步骤：将DE信号作为读信号读取帧头信号；

S60：判断步骤：判断延迟预设数量的时钟周期的同步控制信号和读取的帧头信号是否均有效，若均有效，则处于同步状态，若至少一个无效，则处于失步状态，并再次进入触发步骤。

一并参照图3、图4和图5，当Axi Stream to Video模块检测到由Video TimingController模块输出的Frame Sync Out信号经预设数量的时钟周期的延迟信号有效时，可以检测从FIFO中读取的帧头信号是否也有效，如果均有效，则可以确定有效数据信号与时序同步信号同步，即处于同步状态，若至少一个无效，则处于失步状态，并返回触发步骤。采用步骤S40、50和S60可以自动判断是否存在失步状态，并在失步状态时自动触发重新进行同步，从而可以提高再次同步的效率，提高失步后快速响应，极大地提高画面的流畅度。

进一步地，该时序同步方法还包括：初步判断步骤：获取图像数据流的数据有效信号和帧头信号；在检测到帧头信号和数据有效信号均为有效信号的情况下，控制状态机由初始的空闲状态进入同步状态，并进入触发步骤和数据写入步骤；在判断步骤中，若均有效，控制状态机保持在同步状态，若至少一个无效，则控制状态机跳转到失步状态，并再次进入触发步骤。

应当理解的是，在上电初始时，控制机处于空闲(即IDLE)状态，当数据有效信号axis_tvalid和帧头信号axis_tuser均为有效信号的情况下，控制状态机从空闲状态进入同步(即SYNC)状态。当控制机处于刚进入同步状态时，进入触发步骤，以触发Video TimingController模块输出时序同步信号和同步控制信号；当控制机处于SYNC状态时将图像数据流的帧头信号和有效数据信号写入Data Source模块的FIFO中。

在触发步骤、数据写入步骤和视频输出步骤的执行过程中，Axi Stream to Video模块持续判断延迟预设数量的时钟周期的同步控制信号和读取的帧头信号是否均有效，若均有效，控制状态机保持在同步状态，若至少一个无效，则控制状态机跳转到失步状态，并再次进入触发步骤。

本实施例通过状态机持续判断延迟预设数量的时钟周期的同步控制信号和读取的帧头信号是否均有效，确定是否处于同步状态，在有效保障时序控制的准确性的同时开发难度小。

图2和图5为一个实施例中基于FPGA的时序同步方法的流程示意图。应该理解的是，虽然图2和图5的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图2和图5中的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些子步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。

在一个实施例中，如图6所示，提供了一种基于FPGA的时序同步装置，可以包括触发模块10，用于根据图像数据流的帧头信号的第一个有效帧头得到时序同步信号和同步控制信号；写入模块20，用于写入图像数据流的有效数据信号；视频输出模块30，用于将时序同步信号中的有效数据选通DE信号作为读信号读取有效数据信号，并输出时序同步信号，读取的有效数据信号和输出的时序同步信号均相对同步控制信号延迟预设数量的时钟周期，以输出有效数据信号和时序同步信号同步的视频信号。

进一步地，触发模块10，还用于向时序同步控制模块发送帧头信号，根据帧头信号的第一个有效帧头触发时序同步控制模块输出同步控制信号，以及触发时序同步控制模块输出相对同步控制信号延迟第一数量的时钟周期的时序同步信号；视频输出模块30，还用于将时序同步信号延迟第二数量的时钟周期后作为新时序同步信号；将新时序同步信号的DE信号作为读信号延迟第三数量的时钟周期读取出有效数据信号；将新时序同步信号延迟第三数量的时钟周期，作为最终输出的时序同步信号并输出；其中，预设数量为第一数量、第二数量和第三数量之和。

进一步地，第一数量为1，第二数量为1，第三数量为2。

进一步地，写入模块20，还用于写入图像数据流的帧头信号；视频输出模块30，还用于将DE信号作为读信号读取帧头信号；该装置还包括：判断模块(图未示)，用于判断延迟预设数量的时钟周期的同步控制信号和读取的帧头信号是否均有效，若均有效，则处于同步状态，若至少一个无效，则处于失步状态，并再次控制触发模块、写入模块和视频输出模块工作。

进一步地，该装置还包括：初步判断模块(图未示)，用于获取图像数据流的数据有效信号和帧头信号；检测到当前帧头信号和数据有效信号均为有效信号的情况下，控制状态机由初始的空闲状态进入同步状态，并再次控制时序同步控制模块、触发模块和写入模块工作；判断模块，还用于若均有效，控制状态机保持在同步状态，若至少一个无效，则控制状态机跳转到失步状态，并再次控制时序同步控制模块、触发模块和写入模块工作。

本发明实施例还提供了一种PG设备，包括：上述的基于FPGA的时序同步装置。

还需要说明的是，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、商品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、商品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括要素的过程、方法、商品或者设备中还存在另外的相同要素。

以上仅为本发明的实施例而已，并不用于限制本发明。对于本领域技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本发明的权利要求范围之内。

Claims (12)

1.一种基于FPGA的时序同步方法，其特征在于，包括：

触发步骤：根据图像数据流的帧头信号的第一个有效帧头得到时序同步信号和同步控制信号；

数据写入步骤：写入所述图像数据流的有效数据信号；

视频输出步骤：将所述时序同步信号中的有效数据选通DE信号作为读信号读取所述有效数据信号，并输出所述时序同步信号，读取的所述有效数据信号和输出的所述时序同步信号均相对所述同步控制信号延迟预设数量的时钟周期，以输出所述有效数据信号和所述时序同步信号同步的视频信号。

2.根据权利要求1所述的时序同步方法，其特征在于，所述触发步骤，包括：

向时序同步控制模块发送所述帧头信号；

根据所述帧头信号的第一个有效帧头触发所述时序同步控制模块输出所述同步控制信号，以及触发所述时序同步控制模块输出相对所述同步控制信号延迟第一数量的时钟周期的所述时序同步信号；

所述视频输出步骤，包括：

将所述时序同步信号延迟第二数量的时钟周期后作为新时序同步信号；

将所述新时序同步信号的DE信号作为读信号延迟第三数量的时钟周期读取出所述有效数据信号；

将所述新时序同步信号延迟所述第三数量的时钟周期，作为最终输出的时序同步信号并输出；其中，所述预设数量为所述第一数量、所述第二数量和所述第三数量之和。

3.根据权利要求2所述的时序同步方法，其特征在于，所述第一数量为1，所述第二数量为1，所述第三数量为2。

4.根据权利要求2所述的时序同步方法，其特征在于，还包括：

所述同步控制信号相对所述第一个有效帧头延迟第四数量的时钟周期。

5.根据权利要求1所述的时序同步方法，其特征在于，

所述写入步骤还包括：写入所述图像数据流的帧头信号；

所述视频输出步骤还包括：将所述DE信号作为读信号读取所述帧头信号；

所述时序同步方法还包括：

判断步骤：判断延迟所述预设数量的时钟周期的所述同步控制信号和读取的所述帧头信号是否均有效，若均有效，则处于同步状态，若至少一个无效，则处于失步状态，并再次进入所述触发步骤。

6.根据权利要求5所述的时序同步方法，其特征在于，还包括：

初步判断步骤：获取所述图像数据流的所述数据有效信号和所述帧头信号；在检测到所述帧头信号和所述数据有效信号均为有效信号的情况下，控制状态机由初始的空闲状态进入所述同步状态，并进入所述触发步骤和所述数据写入步骤；

在所述判断步骤中，若均有效，控制所述状态机保持在所述同步状态，若至少一个无效，则控制所述状态机跳转到所述失步状态，并再次进入所述触发步骤。

7.一种基于FPGA的时序同步装置，其特征在于，包括：

触发模块，用于根据图像数据流的帧头信号的第一个有效帧头得到时序同步信号和同步控制信号；

写入模块，用于写入所述图像数据流的有效数据信号；

视频输出模块，用于将所述时序同步信号中的有效数据选通DE信号作为读信号读取所述有效数据信号，并输出所述时序同步信号，读取的所述有效数据信号和输出的所述时序同步信号均相对所述同步控制信号延迟预设数量的时钟周期，以输出有效数据信号和时序同步信号同步的视频信号。

8.根据权利要求7所述的时序同步装置，其特征在于，

所述触发模块，还用于向时序同步控制模块发送所述帧头信号，根据所述帧头信号的第一个有效帧头触发所述时序同步控制模块输出所述同步控制信号，以及触发所述时序同步控制模块输出相对所述同步控制信号延迟第一数量的时钟周期的所述时序同步信号；

所述视频输出模块，还用于将所述时序同步信号延迟第二数量的时钟周期后作为新时序同步信号；将所述新时序同步信号的DE信号作为读信号延迟第三数量的时钟周期读取出所述有效数据信号；将所述新时序同步信号延迟所述第三数量的时钟周期，作为最终输出的时序同步信号并输出；其中，所述预设数量为所述第一数量、所述第二数量和所述第三数量之和。

9.根据权利要求8所述的时序同步装置，其特征在于，所述第一数量为1，所述第二数量为1，所述第三数量为2。

10.根据权利要求7所述的时序同步装置，其特征在于，

所述写入模块，还用于写入所述图像数据流的帧头信号；

所述视频输出模块，还用于将所述DE信号作为读信号读取所述帧头信号；

所述时序同步装置还包括：

判断模块，用于判断延迟所述预设数量的时钟周期的所述同步控制信号和读取的所述帧头信号是否均有效，若均有效，则处于同步状态，若至少一个无效，则处于失步状态，并再次控制所述触发模块、所述写入模块和所述视频输出模块工作。

11.根据权利要求10所述的时序同步装置，其特征在于，还包括：

初步判断模块，用于获取所述图像数据流的所述数据有效信号和所述帧头信号；检测到当前所述帧头信号和所述数据有效信号均为有效信号的情况下，控制状态机由初始的空闲状态进入所述同步状态，并再次控制所述时序同步控制模块、所述触发模块和所述写入模块工作；

所述判断模块，还用于若均有效，控制所述状态机保持在所述同步状态，若至少一个无效，则控制所述状态机跳转到所述失步状态，并再次控制所述时序同步控制模块、所述触发模块和所述写入模块工作。

12.一种PG设备，其特征在于，包括：根据权利要求7-11中任意一项所述的基于FPGA的时序同步装置。

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