CN114495833B - 驱动电路及其驱动方法、显示装置 - Google Patents

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Abstract

本发明公开了一种驱动电路及其驱动方法、显示装置，涉及显示技术领域，包括多个级联的驱动单元，驱动单元包括：第一总驱动电路和与第一总驱动电路对应的至少两个第一分驱动电路，第一总驱动电路的输出端分别与第一分驱动电路的时钟信号端电连接，用于向第一分驱动电路提供时钟信号；第二总驱动电路和与第二总驱动电路对应的至少两个第二分驱动电路，第二总驱动电路的输出端分别与第二分驱动电路的时钟信号端电连接，用于向第二分驱动电路提供时钟信号；第一时钟信号线和第二时钟信号线，第一时钟信号线与第一总驱动电路的时钟信号端电连接，第二时钟信号线与第二总驱动电路的时钟信号端电连接。如此有利于降低驱动电路的功耗。

Description

驱动电路及其驱动方法、显示装置
技术领域
本发明涉及显示技术领域，更具体地，涉及一种驱动电路及其驱动方法、显示装置。
背景技术
TFT-LCD(Thin Film Transistor Liquid Crystal Display，薄膜晶体管-液晶显示器)以及AMOLED(Active Matrix Driving OLED，有源矩阵驱动有机发光二极管)显示装置因其具有体积小、功耗低、无辐射以及制作成本相对较低等特点，而越来越多地被应用于高性能显示领域当中。
上述显示装置在进行显示时，一般通过驱动电路来驱动面板中的各个像素进行显示。驱动电路主要包括栅极驱动电路和数据驱动电路。其中，数据驱动电路用于将输入的数据及时钟信号定时顺序锁存并将锁存的数据转换成模拟信号后输入到面板的数据线。栅极驱动电路用于将时钟信号经过移位寄存器(Shift Register，SR)转换成开启/断开电压，分别输出到面板的各条栅线上。随着应用技术的发展，人们对显示装置的低功耗性能要求越来越高。
因此，提供一种低功耗的驱动电路，是本领域技术人员亟待解决的技术问题之一。
发明内容
有鉴于此，本发明提供了一种驱动电路及其驱动方法、显示装置，旨在解决现有技术中的驱动电路功耗大的问题。
第一方面，本申请提供一种驱动电路，包括：多个级联的驱动单元，所述驱动单元包括：
第一总驱动电路和与所述第一总驱动电路对应的至少两个第一分驱动电路，所述第一总驱动电路的输出端分别与所述第一分驱动电路的时钟信号端电连接，用于向所述第一分驱动电路提供时钟信号；
第二总驱动电路和与所述第二总驱动电路对应的至少两个第二分驱动电路，所述第二总驱动电路的输出端分别与所述第二分驱动电路的时钟信号端电连接，用于向所述第二分驱动电路提供时钟信号；
第一时钟信号线和第二时钟信号线，所述第一时钟信号线与所述第一总驱动电路的时钟信号端电连接，用于向所述第一总驱动电路提供第一时钟信号；所述第二时钟信号线与所述第二总驱动电路的时钟信号端电连接，用于向所述第二总驱动电路提供第二时钟信号；在同一驱动时刻，所述第一时钟信号和所述第二时钟信号的脉冲依序交替输出且互不交叠。
第二方面，本发明提供一种驱动电路的驱动方法，应用于上述第一方面中的驱动电路，该驱动方法包括：
利用所述第一时钟信号线向所述第一总驱动电路提供第一时钟信号，利用所述第二时钟信号线向所述第二总驱动电路提供第二时钟信号，所述第一总驱动电路的输出信号和所述第二总驱动电路的输出信号控制同一所述驱动单元中的所述第一分驱动电路和所述第二分驱动电路交替输出控制信号。
第三方面，本发明提供一种显示装置，包括本发明第一方面所提供的驱动电路。
与现有技术相比，本发明提供的驱动电路及其驱动方法、显示装置，至少实现了如下的有益效果：
本发明实施例所提供的驱动电路及其驱动方法、显示装置中，设置有多个级联的驱动单元，各驱动单元分别包括第一总驱动电路和与其对应的至少两个第一分驱动电路、以及第二总驱动电路和与其对应的至少两个第二分驱动电路，其中，第一总驱动电路的输出端与各第一分驱动电路的时钟信号端电连接，向各第一分驱动电路提供时钟信号；第二总驱动电路的输出端与各第二分驱动电路的时钟信号端电连接，向各第二分驱动电路提供时钟信号。本发明中，仅第一总驱动电路与第一时钟信号线电连接，仅第二总驱动电路与第二时钟信号电连接，而数量较多的第一分驱动电路和第二分驱动电路均无需与第一时钟信号线和第二时钟信号线连接，各第一分驱动电路可利用第一总驱动电路的输出信号作为时钟信号，各第二分驱动电路可利用第二总驱动电路的输出信号作为时钟信号，如此大大减小了第一时钟信号线和第二时钟信号线的负载，当时钟信号线上的负载降低时，可有效降低驱动电路的整体功耗。
当然，实施本发明的任一产品必不特定需要同时达到以上所述的所有技术效果。
通过以下参照附图对本发明的示例性实施例的详细描述，本发明的其它特征及其优点将会变得清楚。
附图说明
被结合在说明书中并构成说明书的一部分的附图示出了本发明的实施例，并且连同其说明一起用于解释本发明的原理。
图1是相关技术中栅极驱动电路的一种结构示意图；
图2所示为本发明实施例所提供的驱动电路的一种连接示意图；
图3所示为图2中的一个驱动单元的详细结构示意图；
图4所示为本发明实施例中驱动电路所包含的移位寄存器的一种电路结构图；
图5所示为本发明实施例中驱动电路所包含的移位寄存器的另一种电路结构图；
图6所示为本发明实施例所提供的驱动电路的另一种连接示意图；
图7所示为图6中的一个驱动单元的另一种详细结构示意图；
图8所示为本发明实施例所提供的驱动电路的驱动方法的一种流程图；
图9所示为本发明实施例所提供的显示装置的一种结构示意图。
具体实施方式
现在将参照附图来详细描述本发明的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本发明的范围。
以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为说明书的一部分。
在这里示出和讨论的所有例子中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它例子可以具有不同的值。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
相关技术中，阵列基板是显示装置(液晶显示装置，有机发光二极管显示装置等)的重要部件之一。阵列基板中包括多条栅线，这些栅线中要轮流通入导通信号。为驱动栅线，一种现有方法是使用栅极驱动电路(GOA)，即将用于驱动各栅线的电路制备在阵列基板中。栅极驱动电路通常由多个级联的移位寄存器组成，每个移位寄存器用于驱动一条栅线。
请参考图1，图1是相关技术中栅极驱动电路的一种结构示意图，该栅极驱动电路包括多个级联的移位寄存器(例如移位寄存器ASG1～ASG5)以及第一时钟信号线clock1和第二时钟信号线clock2，每个移位寄存器均与第一时钟信号线或者第二时钟信号线电连接，具体为，任意相邻的两个移位寄存器中，其中一个移位寄存器连接第一时钟信号线clock1，另一个移位寄存器连接第二时钟信号线clock2。也就是说，每条时钟信号线所连接的移位寄存器的数量为移位寄存器总数量的一半，这就导致每条时钟信号线所连接的移位寄存器的数量较多，每条时钟信号线上的负载均较大，进而导致驱动电路的整体功耗较大。
有鉴于此，本发明提供了一种驱动电路及其驱动方法、显示装置，旨在解决现有技术中的驱动电路功耗大的问题。
以下将结合附图和具体的实施例进行说明。
图2所示为本发明实施例所提供的驱动电路的一种连接示意图，该实施例示出了驱动电路100中的部分级联的驱动单元；图3所示为图2中的一个驱动单元的详细结构示意图，可以理解的是，图3对图2中位于第一极的驱动单元的结构进行了示意，对于位于第二级以及位于其它级的驱动单元的结构均可参考图3，本发明在此不再逐一示出。
请结合图2和图3，本发明实施提供一种驱动电路100，包括：多个级联的驱动单元00，驱动单元00包括：
第一总驱动电路A和与第一总驱动电路A对应的至少两个第一分驱动电路10，第一总驱动电路A的输出端Gout分别与第一分驱动电路10的时钟信号端clock电连接，用于向第一分驱动电路10提供时钟信号；
第二总驱动电路B和与第二总驱动电路B对应的至少两个第二分驱动电路20，第二总驱动电路B的输出端Gout分别与第二分驱动电路20的时钟信号端clock电连接，用于向第二分驱动电路20提供时钟信号；
第一时钟信号线CK和第二时钟信号线CKB，第一时钟信号线CK与第一总驱动电路A的时钟信号端clock电连接，用于向第一总驱动电路A提供第一时钟信号；第二时钟信号线CKB与第二总驱动电路B的时钟信号端clock电连接，用于向第二总驱动电路B提供第二时钟信号；在同一驱动时刻，第一时钟信号和第二时钟信号的脉冲依序交替输出且互不交叠。
可以理解的是，图2仅示出了驱动电路中的3个驱动单元00，并不代表驱动电路中所包含的驱动单元00的实际数量，在本发明的一些其他实施例中，驱动电路所包含的驱动单元00的数量可根据实际需求进行设定。图2示出的每个驱动单元00分别连接6条扫描线GL，每个驱动单元00实际所连接的扫描线GL的数量与驱动单元00中第一分驱动电路10和第二分驱动电路20的总数量相同。图2仅示出了驱动单元00的部分信号端，并不代表驱动单元00实际的信号端种类和数量。
图3实施例中对图2中位于第一级的驱动单元00的具体结构进行了示意，图3实施例中仅以同一驱动单元00中包括两个总驱动电路以及6个分驱动电路的方案为例进行说明，具体包括第一总驱动电路A和与第一总驱动电路A对应的三个第一分驱动电路10(分别为第一分驱动电路A-1、A-2和A-3)，以及第二总驱动电路B和与第二总驱动电路B对应的三个第二分驱动电路20(分别为第二分驱动电路B-1、B-2和B-3)。在本发明的一些其他实施例中，与同一第一总驱动电路A对应的第一分驱动电路10的数量还可为两个或者三个以上，与同一第二总驱动电路B对应的第二分驱动电路20的数量还可为两个或者三个以上。
可选地，本发明实施例中的第一总驱动电路A、第一分驱动电路10、第二总驱动电路B和第二分驱动电路20体现为移位寄存器。
继续参考图2和图3，本发明实施例所提供的驱动电路所包含的多个驱动单元00中，每个总驱动电路和分驱动电路均包括时钟信号端clock，用于接收时钟信号。驱动电路包括第一时钟信号线CK和第二时钟信号线CKB，对于同一驱动单元00而言，第一时钟信号线CK用于与第一总驱动电路A的时钟信号端clock电连接，以向第一总驱动电路A提供第一时钟信号；第二时钟信号线CKB用于与第二总驱动电路B的时钟信号端clock电连接，以向第二总驱动电路B提供第二时钟信号。特别是，本发明实施例中，与第一总驱动电路A对应的各个第一分驱动电路10(即第一分驱动电路A-1、A-2和A-3)的时钟信号端clock均未与第一时钟信号线CK电连接，而是与第一总驱动电路A的输出端Gout电连接，第一总驱动电路A的输出端Gout输出的信号作为各第一分驱动电路10(即第一分驱动电路A-1、A-2和A-3)的时钟信号。同理，与第二总驱动电路B对应的各个第二分驱动电路20(即第二分驱动电路B-1、B-2和B-3)的时钟信号端clock均未与第二时钟信号线CKB电连接，而是与第二总驱动电路B的输出端Gout电连接，第二总驱动电路B的输出端Gout输出的信号作为各第二分驱动电路20的时钟信号。
可见，本发明中，驱动电路采用总分式结构，仅第一总驱动电路A与第一时钟信号线CK电连接，仅第二总驱动电路B与第二时钟信号线CKB电连接，而数量较多的第一分驱动电路10和第二分驱动电路20均无需与第一时钟信号线CK和第二时钟信号线CKB连接，各第一分驱动电路10可利用第一总驱动电路A的输出信号作为时钟信号，各第二分驱动电路20可利用第二总驱动电路B的输出信号作为时钟信号，如此大大减小了第一时钟信号线CK和第二时钟信号线CKB所连接的移位寄存器的数量，因而大大减小了第一时钟信号线CK和第二时钟信号线CKB的负载，当时钟信号线上的负载降低时，可有效降低驱动电路的整体功耗。
可选地，假设将驱动电路整体进行分层，则第一总驱动电路A和第二总驱动电路B位于第一层，第一分驱动电路10和第二分驱动电路20位于第二层。第一层的移位寄存器的数量与第二层的移位寄存器的数量之比小于1:2，当上述数量之比为1:2时，则时钟信号线上的负载将降为现有技术中负载的1/2，总功耗将降为现有技术的1/2。当上述数量之比为1:10时，则时钟信号线上的负载降为现有技术中负载的1/10，总功耗也将降为现有技术的1/10。
继续参考图2和图3，在本发明的一种可选实施例中，各驱动单元00中，第一总驱动电路A的时钟信号端clock连接同一第一时钟信号线CK，第二总驱动电路B的时钟信号端clock连接同一第二时钟信号线CKB。
具体而言，当驱动电路中包括多个驱动单元00时，各个驱动单元00中的各第一总驱动电路A的时钟信号端clock均连接到同一条第一时钟信号线CK，如此，无需为不同的驱动单元00设置不同的第一时钟信号线CK，有利于减少驱动电路中整体所包含的第一时钟信号线CK的数量，因而有利于简化驱动电路的整体结构。
同理，当驱动电路中包括多个驱动单元00时，各个驱动单元00中的各第二总驱动电路B的时钟信号端clock均连接到同一条第二时钟信号线CKB，如此，无需为不同的驱动单元00设置不同的第二时钟信号线CKB，有利于减少驱动电路中整体所包含的第二时钟信号线CKB的数量，因此有利于简化驱动电路的整体结构。
采用上述结构时，整个驱动电路中仅需引入一条第一时钟信号线CK和第一条第二时钟信号线CKB即可，大大减少了驱动电路中所包含的时钟信号线的数量，而且由于第一时钟信号线CK仅与各第一分驱动电路10电连接，第二时钟信号线CKB仅与第二分驱动电路20电连接，有效减小了各时钟信号线所连接的移位寄存器的数量，因而大大降低了驱动电路的总体功耗。
图4所示为本发明实施例中驱动电路所包含的移位寄存器的一种电路结构图，图5所示为本发明实施例中驱动电路所包含的移位寄存器的另一种电路结构图，可选地，本发明中图3所示实施例中的第一总驱动电路A、第二总驱动电路B、第一分驱动电路10和第二分驱动电路20可体现为图4所示的结构，也可体现为图5所示的结构。
假设第一总驱动电路A和第二总驱动电路B均体现为图4所示的结构时，在本发明的一种可选实施例中，第一总驱动电路A和第二总驱动电路B均包括第一晶体管T5，第一晶体管T5的栅极连接第一节点P；
在第一总驱动电路A中，第一晶体管T5的第一极作为第一总驱动电路A的时钟信号端clock，连接第一时钟信号线CK；第一晶体管T5的第二极连接第一总驱动电路A的输出端Gout；
在第二总驱动电路B中，第一晶体管T5的第一极作为第二总驱动电路B的时钟信号端clock，连接第二时钟信号线CKB；第一晶体管T5的第二极连接第二总驱动电路B的输出端Gout。
具体而言，请参考图4或图5，第一总驱动电路A中的第一晶体管T5的第一极与第一时钟信号线CK电连接，该第一晶体管T5的第二极连接第一总驱动电路A的输出端Gout，可见，该第一晶体管T5的第一极是直接连接时钟信号的，由于时钟信号并非恒定信号，而是高低电平交替变化的波动信号，时钟信号的波动会造成第一晶体管T5的第一极和第二极之间的耦合电容的变化。同理，第二总驱动电路B中，第二时钟信号线CKB上高低电平交替变化的时钟信号，同样会造成第一晶体管T5的第一极和第二极之间的耦合电容的变化。
若驱动电路中的各移位寄存器的时钟信号端clock均直接连接时钟信号线，则时钟信号线上波动的时钟信号均会造成各个移位寄存器中的第一晶体管的第一极和第二极之间的耦合电容的变化，增大了时钟信号线的总负载。故，本发明将驱动电路划分为总分式结构，仅第一总驱动电路A和第二总驱动电路B的第一晶体管与时钟信号线电连接，而各个第一分驱动电路10和各个第二分驱动电路20的第一晶体管的时钟信号端clock均不连接时钟信号线，而是将第一总驱动电路A或第二总驱动电路B输出的信号作为时钟信号，大大减小了时钟信号线所连接的移位寄存器的数量，因而有效减小了时钟信号线的负载，进而有利于降低驱动电路的整体负载。
对于图4所示的移位寄存器而言，该移位寄存器由9个晶体管(T1～T9)、2个电容(C1和C2)等组成了9T2C的结构，P点的下拉信号Q点，由时钟振荡信号CKB交流耦合产生，因此是交流信号。在初始状态，Q点处于低电位。当时钟振荡信号CKB从低电位抬升到高电位时，Q点电压通过电容耦合效应而抬升，并使晶体管T3、晶体管T6处于开态。当时钟振荡信号CKB从高电位下降到低电位时，Q点电压又被耦合至低电位，从而关闭晶体管T3和晶体管T6。当时钟振荡信号CKB处于低电位而尚未开始下一次抬升时，Q点始终处于低电位，晶体管T3、晶体管T6始终处于关闭状态。图4中移位寄存器的输出驱动管T5的栅极(P点)的下拉信号(Q点)，是由时钟振荡信号CKB交流耦合产生的，这种产生方式有两个问题：时钟振荡信号CKB信号为交流方波，时钟振荡信号CKB处于高电位时，Q点工作，时钟振荡信号CKB处于低电位时，Q点失效。
对于图5所示的移位寄存器而言，其包括第一节点P、第二节点Q1、第三节点Q2、时钟信号端clock、第一控制电位端FW、第二控制电位端BW、第一信号输入端Gn-1、第二信号输入端Gn+1、清零电位端RESET、关闭电位端Goff、低电平信号端VGL、第一调节电位端V1、第二调节电位端V2、输出端Gout。
本实施例的移位寄存器首先通过将与重置模块(第十二晶体管)连接的清零电位端Reset和关闭电位端Goff置高，清空第一节点P和信号输出端Gout内的静电。然后第一调节电位端V1或者第二调节电位端V2通过稳定模块20开始向第二节点Q1或者第三节点Q2点漏电，第二节点Q1或者第三节点Q2的电位逐渐升高，达到能够使低电平信号端VGL的低电位传输至第一节点P和信号输出端Gout的程度，从而拉低第一节点P和信号输出端Gout的电位。接着，第一信号输入端Gn-1的信号输入，第一控制电位端FW向第一节点P充电，待第一节点P的电位逐渐被充满后，第二节点Q1和第三节点Q2的电位被拉低。接着第一信号输入端Gn-1停止输入信号，时钟信号端clock的信号开始输入，第一节点P产生自举，信号输出端Gout输出信号，自举的时候，第一节点P处于悬空状态，此时时钟信号端clock的电位从低电位抬升到高电位，时钟信号端clock通过输出模块造成耦合，使第一节点P的电位耦合上升。然后，时钟信号端clock停止输入信号，信号输出端Gout停止输出信号。而第二信号输入端Gn+1的信号输入，拉低第一节点P的电位，第二节点Q1和第三节点Q2恢复原来电位并持续拉低第一节点P的电位。后续第一信号输入端Gn-1不再输入信号，第二节点Q1和第三节点Q2的电位不发生变化，第一节点P的电位始终被拉低。
当然，本发明实施例所提供的第一总驱动电路A、第一分驱动电路10、第二总驱动电路B和第二分驱动电路20所包含的移位寄存器还可体现为其他的结构，例如常规的11T1C电路等等，本发明对此不进行具体限定。
可选地，本发明实施例所提供的第一总驱动电路A、第二总驱动电路B、第一分驱动电路10和第二分驱动电路20分别包括时钟信号端clock、第一控制电位端FW、第二控制电位端BW、第一信号输入端Gn-1、第二信号输入端Gn+1、清零电位端Reset、关闭电位端Goff、低电平信号端VGL、输出端Gout。例如请参考图6和图7，其中，图6所示为本发明实施例所提供的驱动电路的另一种连接示意图，图7所示为图6中的一个驱动单元00的另一种详细结构示意图。当然，若第一总驱动电路A、第二总驱动电路B、第一分驱动电路10和第二分驱动电路20采用图4所示的结构时，其简化画法中还会包括第一调节电位端V1、第二调节电位端V2，本发明不再逐一示出。
请参考图2、图3以及图6和图7，在本发明的一种可选实施例中，第一分驱动电路10和第二分驱动电路20的输出端Gout分别连接不同的扫描线GL；
驱动单元00包括总输入端Group_start，同一驱动单元00中，总输入端Group_start连接第一总驱动电路A的第一输入端Gn-1和与该第一总驱动电路A连接的位于第一级的第一分驱动电路A-1的第一输入端Gn-1；
位于第一级的第一分驱动电路A-1的输出端Gout还连接位于第一级的第二总驱动电路B的第一输入端Gn-1和与该第二总驱动电路B连接的位于第一级的第二分驱动电路B-1的第一输入端Gn-1；
位于第n级的第二分驱动电路20的输出端Gout还连接位于第n+1级的第一分驱动电路10的第一输入端Gn-1，位于第n+1级的第一分驱动电路10的输出端Gout还连接位于第n+1级的第二分驱动电路20的第一输入端Gn-1，其中，n≥1。
具体而言，本发明实施例所提供的驱动电路中，各个第一分驱动电路10和各个第二分驱动电路20分别连接不同的扫描线GL(图7所示实施例对应扫描线G1～G6)，以通过第一分驱动电路10和第二分驱动电路20向不同的扫描线GL提供扫描信号。位于第一级的驱动单元00的总输入端Group_start用于连接启动触发信号端，响应启动触发信号端的信号而启动。驱动单元00的总输入端连接第一总驱动电路A的第一输入端Gn-1和与该第一总驱动电路A对应的位于第一级的第一分驱动电路A-1的第一输入端Gn-1，如此，启动触发信号端发送的启动触发信号将能够同时传输至第一总驱动电路A和与该第一总驱动电路A对应的位于第一级的第一分驱动电路A-1。位于第一级的第一分驱动电路A-1的输出端Gout除连接扫描线G1外，还与位于第一级的第二总驱动电路B的第一输入端Gn-1和与该第二总驱动电路B连接的位于第一级的第二分驱动电路B-1的第一输入端Gn-1电连接。位于第n级的第二分驱动电路20的输出端Gout除连接扫描线GL外，还与位于第n+1级的第一分驱动电路10的第一输入端Gn-1相连；位于第n+1级的第一分驱动电路10的输出端Gout除连接扫描线GL外，还与位于第n+1级的第二分驱动电路20的第一输入端Gn-1连接。
各第一分驱动电路10和第二分驱动电路20响应其第一输入端Gn-1的信号而启动，第n级的第一分驱动电路10的输出端Gout连接位于第n级的第二分驱动电路20的第一输入端Gn-1，为第n级的第二分驱动电路20提供启动信号；第n级的第二分驱动电路20的输出端Gout连接第n+1级的第一分驱动电路10的第一输入端Gn-1，为第n+1级的第一分驱动电路10提供启动信号，从而实现了同一驱动单元00中第一分驱动电路10和第二分驱动电路20交替向对应的扫描线GL提供扫描信号的过程，即输出端Gout依次各自所连接的扫描线G1、G2、G3、G4、G5、G6输出扫描信号。在实际应用过程中，可将同一驱动单元00中位于第一级的第一分驱动电路A-1的输出端Gout与第一行的扫描线G1连接，将位于第一级的第二分驱动电路B-1的输出端Gout与第二行的扫描线G2连接，将位于第二级的第一分驱动电路A-2的输出端Gout与第三行的扫描线G3连接，将位于第二级的第二分驱动电路B-2的输出端Gout与第四行的扫描线G4连接，将位于第三级的第一分驱动电路A-3的输出端Gout与第五行的扫描线G5连接，将位于第三级的第二分驱动电路B-3的输出端Gout与第六行的扫描线G6连接，从而实现对不同行的扫描线GL的逐行扫描。
继续参考图2、图3以及图6和图7，在本发明的一种可选实施例中，第一总驱动电路A、第二总驱动电路B、第一分驱动电路10和第二分驱动电路20还分别包括第二输入端Gn+1；
同一驱动单元00中，第一总驱动电路A的第二输入端Gn+1连接位于最后一级的第一分驱动电路10的第二输入端Gn+1和位于最后一级的第二分驱动电路20的输出端Gout；位于第n级的第一分驱动电路10的第二输入端Gn+1连接位于第n级的第二分驱动电路20的输出端Gout和位于第n+1级的第一分驱动电路10的第一输入端Gn-1，位于第n级的第二分驱动电路20的第二输入端Gn+1连接位于第n+1级的第一分驱动电路10的输出端Gout；第二总驱动电路B的第二输入端Gn+1和位于最后一级的第二分驱动电路20的第二输入端Gn+1连接驱动单元00的总输出端Group_end，其中，n≥1。
具体而言，本发明将第n级的第二分驱动电路20的输出端Gout分别连接位于第n级的第一分驱动电路10的第二输入端Gn+1以及位于第n+1级的第一分驱动电路10的第一输入端Gn-1，从而使得第n级的第二分驱动电路20的输出端Gout输出的信号能够反馈至第n级的第一分驱动电路10，还能够传输至第n+1级的第一分驱动电路10的第一输入端Gn-1作为启动信号，从而起到了承上启下的作用。另外，位于第n级的第二分驱动电路20的第二输入端Gn+1连接位于第n+1级的第一分驱动电路10的输出端Gout，位于第n+1级的第一分驱动电路10的输出端Gout输出的信号将能够反馈至位于第n级的第二分驱动电路20。第二总驱动电路B的第二输入端Gn+1和位于最后一级的第二分驱动电路20的第二输入端Gn+1连接驱动单元00的总输出端Group_end，驱动单元00的总输出端Group_end连接下一级的驱动单元00，具体为连接下一级的驱动单元00中位于第一级的第一分驱动电路10的输出端Gout，如此，下一级的驱动单元00中位于第一级的第一分驱动电路10的输出端Gout的信号将能够反馈至与其相邻的上一级的驱动单元00中。
请参考图2和图6，在本发明的一种可选实施例中，驱动电路还包括启动触发信号线STV；级联的驱动单元00中，位于第一级的驱动单元00的总输入端连接启动触发信号线；
级联的第m级和第m+1级的驱动单元00中，第m级的驱动单元00中位于最后一级的第二分驱动电路20的输出端Gout连接位于第m+1级的驱动单元00的总输入端Group_start；第m级的驱动单元00的总输出端Group_end连接第m+1级的驱动单元00中位于第一级的第一分驱动电路10的输出端Gout，其中，m≥1。
具体而言，本发明实施例所提供的驱动单元00之间相互级联的方式为，第一级的驱动单元00的总输入端Group_start连接启动触发信号线STV，启动触发信号线STV发送的启动触发信号触发位于第一级的驱动单元00。第m级的驱动单元00中位于最后一级的第二分驱动电路20的输出端Gout连接第m+1级的驱动单元00的总输入端Group_start，触发第m+1级的驱动单元00；第m级的驱动单元00的总输出端Gout连接第m+1级的驱动单元00中位于第一级的第一分驱动电路10的输出端Gout，从而实现第m+1级的驱动单元00中位于第一级的第一分驱动电路10的输出信号向第m级的驱动单元中位于最后一级的第二分驱动电路20的反馈。
在本发明的一种可选实施例中，请参考图7，本发明实施例所提供的驱动电路中，还包括第一电平信号线、第二电平信号线和复位信号线，驱动电路中，第一总驱动电路A、第一分驱动电路10、第二总驱动电路B和第二分驱动电路20分别连接同一第一电平信号线、同一第二电平信号线和同一复位信号线。
具体而言，请参考图7，本发明实施例所提及的第一电平信号线为与低电平信号端VGL连接的信号线，第二电平信号线为与高电平信号端VGH连接的信号线，复位信号线为与清零电位端RESTE连接的信号线。本发明中，不同驱动单元00中的第一总驱动电路A、第一分驱动电路10、第二总驱动电路B和第二分驱动电路20共用第一电平信号线、第二电平信号线和复位信号线，无需为不同的驱动单元00设置不同的信号线，因而有利于简化驱动电路的结构。
在本发明的一种可选实施例中，请参考图2至图4，第一总驱动电路A、第一分驱动电路10、第二总驱动电路B和第二分驱动电路20均包括相同数量晶体管和电容，且晶体管之间以及晶体管与电容之间的连接关系相同。也就是说，本发明实施例中的第一总驱动电路A、第一分驱动电路10、第二总驱动电路B和第二分驱动电路20的电路结构是完全相同的，其中的一者可看作是另一者的复制，例如当第一总驱动电路A采用9T2C结构时，第一分驱动电路10、第二总驱动电路B和第二分驱动电路20均采用与第一总驱动电路A结构完全相同的9T2C结构。采用相同的电路结构形成本发明实施例中的第一总驱动电路A、第一分驱动电路10、第二总驱动电路B和第二分驱动电路20时，采用相同的规格尺寸制作总分式的驱动电路即可，因而有利于简化驱动电路的整体制作工艺，提高驱动电路的生产效率。
在本发明的一种可选实施例中，第一总驱动电路A、第一分驱动电路10、第二总驱动电路B和第二分驱动电路20均为移位寄存器。移位寄存器的结构具体可参考图4或图5的结构，或者可采用相关现有技术中的其他移位寄存器结构，本发明对此不进行具体限定。本发明中，由于仅第一总驱动电路A和第二总驱动电路B与时钟信号线电连接，而数量较多的第一分驱动电路10和第二分驱动电路20均不与时钟信号线电连接，因而大大降低了时钟信号的负载，故有效减小了驱动电路的整体功耗。
基于同一发明构思，本发明还提供一种驱动电路的驱动方法，应用于本发明上述任一实施例所提供的驱动电路，图8所示为本发明实施例所提供的驱动电路的驱动方法的一种流程图，请结合图2和图3，本发明实施例所所提供的驱动方法包括：
利用第一时钟信号线CK向第一总驱动电路A提供第一时钟信号，利用第二时钟信号线CKB向第二总驱动电路B提供第二时钟信号，第一总驱动电路A的输出信号和第二总驱动电路B的输出信号控制同一驱动单元00中的第一分驱动电路10和第二分驱动电路20交替输出控制信号。
具体而言，本发明实施例所提及的驱动电路的驱动方法中，由于第一时钟信号线CK仅与第一总驱动电路A电连接，第二时钟信号线CKB仅与第二总驱动电路B电连接，第一总驱动电路A的输出信号作为第一分驱动电路10的时钟信号，第二总驱动电路B的输出信号作为第二分驱动电路20的时钟信号。当利用第一时钟信号线CK向第一总驱动电路A提供第一时钟信号、利用第二时钟信号线CKB向第二总驱动电路B提供第二时钟信号时，可控制第一分驱动电路10和第二分驱动电路20交替导通，从而实现向不同的扫描线GL分时输出扫描信号。本发明中的第一时钟信号线CK仅需向第一总驱动电路A发送第一时钟信号，无需向数量较多的第一分驱动电路10发送时钟信号；第二时钟信号线CKB仅需向第二总驱动电路B发送第二时钟信号，无需向数量较多的第二分驱动电路20发送时钟信号。如此，有效降低了第一时钟信号线CK和第二时钟信号线CKB的负载，进而有效降低了驱动电路的整体负载。
基于同一发明构思，本发明还提供一种显示装置，图9所示为本发明实施例所提供的显示装置的一种结构示意图，请参考图9，本发明实施例所提供的显示装置200包括本发明上述任一实施例所提供的驱动电路100。可选地，驱动电路100位于显示装置的左右边框位置。
本发明实施例所提供的显示装置所包含的驱动电路中，第一时钟信号线仅与第一主驱动电路电连接，而不与数量较多的第一分驱动电路电连接；第二时钟信号线仅与第二主驱动电路电连接，而不与数量较多的第二分驱动电路电连接，其中，第一总驱动电路、第一分驱动电路、第二总驱动电路和第二分驱动电路均可体现为移位寄存器，如此，大大减小了第一时钟信号线和第二时钟信号线所连接的移位寄存器的数量，从而有效减小了第时钟信号线上的负载，进而有利于减小显示装置的整体功耗。
可以理解的是，本发明的附图9仅是示意性画出与发明实施例技术方案相关的显示装置的结构，本领域技术人员可根据现有技术中显示装置的结构进行补充理解，本实施例在此不作赘述。
需要说明的是，本发明实施例所提供的显示装置可以为液晶显示屏、电子纸、OLED显示屏，可以为手机、平板电脑、电视机、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
综上，本发明提供的驱动电路及其驱动方法、显示装置，至少实现了如下的有益效果：
本发明实施例所提供的驱动电路及其驱动方法、显示装置中，设置有多个级联的驱动单元，各驱动单元分别包括第一总驱动电路和与其对应的至少两个第一分驱动电路、以及第二总驱动电路和与其对应的至少两个第二分驱动电路，其中，第一总驱动电路的输出端与各第一分驱动电路的时钟信号端电连接，向各第一分驱动电路提供时钟信号；第二总驱动电路的输出端与各第二分驱动电路的时钟信号端电连接，向各第二分驱动电路提供时钟信号。本发明中，仅第一总驱动电路与第一时钟信号线电连接，仅第二总驱动电路与第二时钟信号电连接，而数量较多的第一分驱动电路和第二分驱动电路均无需与第一时钟信号线和第二时钟信号线连接，各第一分驱动电路可利用第一总驱动电路的输出信号作为时钟信号，各第二分驱动电路可利用第二总驱动电路的输出信号作为时钟信号，如此大大减小了第一时钟信号线和第二时钟信号线的负载，当时钟信号线上的负载降低时，可有效降低驱动电路的整体功耗。
虽然已经通过例子对本发明的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上例子仅是为了进行说明，而不是为了限制本发明的范围。本领域的技术人员应该理解，可在不脱离本发明的范围和精神的情况下，对以上实施例进行修改。本发明的范围由所附权利要求来限定。

Claims (8)

1.一种驱动电路，其特征在于，包括：多个级联的驱动单元，所述驱动单元包括：
第一总驱动电路和与所述第一总驱动电路对应的至少两个第一分驱动电路，所述第一总驱动电路的输出端分别与所述第一分驱动电路的时钟信号端电连接，用于向所述第一分驱动电路提供时钟信号；
第二总驱动电路和与所述第二总驱动电路对应的至少两个第二分驱动电路，所述第二总驱动电路的输出端分别与所述第二分驱动电路的时钟信号端电连接，用于向所述第二分驱动电路提供时钟信号；
第一时钟信号线和第二时钟信号线，所述第一时钟信号线与所述第一总驱动电路的时钟信号端电连接，用于向所述第一总驱动电路提供第一时钟信号；所述第二时钟信号线与所述第二总驱动电路的时钟信号端电连接，用于向所述第二总驱动电路提供第二时钟信号；在同一驱动时刻，所述第一时钟信号和所述第二时钟信号的脉冲依序交替输出且互不交叠；
还包括第一电平信号线、第二电平信号线和复位信号线，不同所述驱动单元中，所述第一总驱动电路、所述第一分驱动电路、所述第二总驱动电路和所述第二分驱动电路分别连接同一所述第一电平信号线、同一所述第二电平信号线和同一所述复位信号线；
所述第一总驱动电路、所述第一分驱动电路、所述第二总驱动电路和所述第二分驱动电路均包括相同数量晶体管和电容，且晶体管之间以及晶体管与电容之间的连接关系相同；
所述第一总驱动电路、所述第一分驱动电路、所述第二总驱动电路和所述第二分驱动电路均为移位寄存器。
2.根据权利要求1所述的驱动电路，其特征在于，各所述驱动单元中，所述第一总驱动电路的时钟信号端连接同一所述第一时钟信号线，所述第二总驱动电路的时钟信号端连接同一所述第二时钟信号线。
3.根据权利要求1所述的驱动电路，其特征在于，所述第一总驱动电路和所述第二总驱动电路均包括第一晶体管，第一晶体管的栅极连接第一节点；
在所述第一总驱动电路中，所述第一晶体管的第一极作为时钟信号端，连接所述第一时钟信号线；所述第一晶体管的第二极连接所述第一总驱动电路的输出端；
在所述第二总驱动电路中，所述第一晶体管的第一极作为时钟信号端，连接所述第二时钟信号线；所述第一晶体管的第二极连接所述第二总驱动电路的输出端。
4.根据权利要求1所述的驱动电路，其特征在于，所述第一分驱动电路和所述第二分驱动电路的输出端分别连接不同的扫描线；
所述驱动单元包括总输入端，同一所述驱动单元中，所述总输入端连接所述第一总驱动电路的第一输入端和与该所述第一总驱动电路连接的位于第一级的所述第一分驱动电路的第一输入端；
同一所述驱动单元中，位于所述第一级的所述第一分驱动电路的输出端还连接所述第二总驱动电路的第一输入端和与该第二总驱动电路连接的位于第一级的所述第二分驱动电路的第一输入端；
位于第n级的所述第二分驱动电路的输出端还连接位于第n+1级的所述第一分驱动电路的第一输入端，位于第n+1级的所述第一分驱动电路的输出端还连接位于第n+1级的所述第二分驱动电路的第一输入端，其中，n≥1。
5.根据权利要求1所述的驱动电路，其特征在于，所述第一总驱动电路、所述第二总驱动电路、所述第一分驱动电路和所述第二分驱动电路还分别包括第二输入端；
同一所述驱动单元中，所述第一总驱动电路的第二输入端连接位于最后一级的所述第一分驱动电路的第二输入端和位于最后一级的所述第二分驱动电路的输出端；位于第n级的第一分驱动电路的第二输入端连接位于第n级的所述第二分驱动电路的输出端和位于第n+1级的所述第一分驱动电路的第一输入端，位于第n级的所述第二分驱动电路的第二输入端连接位于第n+1级的所述第一分驱动电路的输出端；所述第二总驱动电路的第二输入端和位于最后一级的所述第二分驱动电路的第二输入端连接所述驱动单元的总输出端，其中，n≥1。
6.根据权利要求5所述的驱动电路，其特征在于，还包括启动触发信号线；级联的所述驱动单元中，位于第一级的所述驱动单元的总输入端连接所述启动触发信号线；
级联的第m级和第m+1级的所述驱动单元中，第m级的所述驱动单元中位于最后一级的所述第二分驱动电路的输出端连接位于第m+1级的所述驱动单元的总输入端；第m级的所述驱动单元的总输出端连接第m+1级的所述驱动单元中位于第一级的所述第一分驱动电路的输出端，其中，m≥1。
7.一种驱动电路的驱动方法，应用于权利要求1至6中任一所述的驱动电路，其特征在于，所述驱动方法包括：
利用所述第一时钟信号线向所述第一总驱动电路提供第一时钟信号，利用所述第二时钟信号线向所述第二总驱动电路提供第二时钟信号，所述第一总驱动电路的输出信号和所述第二总驱动电路的输出信号控制同一所述驱动单元中的所述第一分驱动电路和所述第二分驱动电路交替输出控制信号。
8.一种显示装置，其特征在于，包括权利要求1至6中任一所述的驱动电路。
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