CN114446877A - 半导体结构及其形成方法 - Google Patents

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Abstract

本申请提供半导体结构及其形成方法，所述半导体结构包括：基底，所述基底包括堆叠的第一晶圆和第二晶圆以及贯穿所述第二晶圆并电连接所述第一晶圆中的第一再布线层的硅通孔，所述第二晶圆中形成有第二金属连线层；介质层，位于所述第二晶圆表面；第二再布线层，位于所述介质层中，所述第二再布线层的第一部分电连接所述硅通孔，所述第二再布线层的第二部分位于所述第二金属连线层上方；第二通孔，位于所述第二布线层的第二部分下方且电连接所述第二再布线层的第二部分，所述第二通孔不与所述第二金属连线层直接相连；第三通孔，位于所述第二通孔下方且电连接所述第二金属连线层和所述第二通孔。

Description

半导体结构及其形成方法
技术领域
本申请涉及半导体技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
硅通孔(Through Silicon Via，TSV)可以用于在3D集成封装中连接晶圆。在一些3D集成封装工艺中，TSV不与堆叠晶圆上的器件层直接连接，而是需要再布线层(Redistribution layers，RDLs)和通孔来连接硅通孔和堆叠晶圆上的器件以实现电连接。
然而，目前的硅通孔工艺中仍然存在再布线层和通孔尺寸过大，导致晶圆整体尺寸过大的问题。因此，有必要提供更有效、更可靠的技术方案。
发明内容
本申请提供一种半导体结构及其形成方法，可以缩小再布线层和通孔的尺寸，进而降低晶圆的整体尺寸。
本申请的一个方面提供一种半导体结构的形成方法，包括：提供基底，所述基底包括堆叠的第一晶圆和第二晶圆以及贯穿所述第二晶圆并电连接所述第一晶圆中的第一再布线层的硅通孔，所述第二晶圆中形成有第二金属连线层；在所述硅通孔表面和所述第二晶圆表面形成介质层；在所述介质层中形成第一沟槽，所述第一沟槽的第一部分暴露所述硅通孔，所述第一沟槽的第二部分位于所述第二金属连线层上方；在所述第一沟槽的第二部分底部形成位于所述第二金属连线层上方的第二沟槽，所述第二沟槽不暴露所述第二金属连线层；在所述第二沟槽底部形成暴露所述第二金属连线层的第三沟槽；在所述第一沟槽中形成第二再布线层、在所述第二沟槽中形成第二通孔、在所述第三沟槽中形成第三通孔。
在本申请的一些实施例中，形成所述第一沟槽、所述第二沟槽和所述第三沟槽的方法包括湿法刻蚀或干法刻蚀。
在本申请的一些实施例中，形成所述第二再布线层、所述第二通孔、所述第三通孔的方法包括：在所述第一沟槽、所述第二沟槽、所述第三沟槽中填充导电材料；研磨去除高于所述第一沟槽表面的导电材料。
在本申请的一些实施例中，所述第三通孔的尺寸小于所述第二通孔的尺寸。
在本申请的一些实施例中，所述第一晶圆还包括第一金属连线层，所述第一金属连线层通过第一通孔与所述第一再布线层电连接。
在本申请的一些实施例中，所述半导体结构还包括位于所述第一晶圆和所述第二晶圆之间的中间介质层。
本申请的另一个方面提供一种半导体结构，包括：基底，所述基底包括堆叠的第一晶圆和第二晶圆以及贯穿所述第二晶圆并电连接所述第一晶圆中的第一再布线层的硅通孔，所述第二晶圆中形成有第二金属连线层；介质层，位于所述第二晶圆表面；第二再布线层，位于所述介质层中，所述第二再布线层的第一部分电连接所述硅通孔，所述第二再布线层的第二部分位于所述第二金属连线层上方；第二通孔，位于所述第二再布线层的第二部分下方且电连接所述第二再布线层的第二部分，所述第二通孔不与所述第二金属连线层直接相连；第三通孔，位于所述第二通孔下方且电连接所述第二金属连线层和所述第二通孔。
在本申请的一些实施例中，所述第三通孔的尺寸小于所述第二通孔的尺寸。
在本申请的一些实施例中，所述第一晶圆还包括第一金属连线层，所述第一金属连线层通过第一通孔与所述第一再布线层电连接。
在本申请的一些实施例中，所述半导体结构还包括位于所述第一晶圆和所述第二晶圆之间的中间介质层。
本申请所述的半导体结构及其形成方法，通过两次刻蚀形成第二通孔和第三通孔，可以缩小第二通孔和第三通孔的尺寸，进而降低晶圆的整体尺寸；此外，第三通孔的尺寸小于第二通孔的尺寸，可以避免第二通孔中的金属材料扩散，提高器件可靠性。
附图说明
以下附图详细描述了本申请中披露的示例性实施例。其中相同的附图标记在附图的若干视图中表示类似的结构。本领域的一般技术人员将理解这些实施例是非限制性的、示例性的实施例，附图仅用于说明和描述的目的，并不旨在限制本申请的范围，其他方式的实施例也可能同样的完成本申请中的发明意图。应当理解，附图未按比例绘制。其中：
图1为一种半导体结构的示意图；
图2至图7为本申请实施例所述的半导体结构的形成方法中各步骤的结构示意图。
具体实施方式
以下描述提供了本申请的特定应用场景和要求，目的是使本领域技术人员能够制造和使用本申请中的内容。对于本领域技术人员来说，对所公开的实施例的各种局部修改是显而易见的，并且在不脱离本申请的精神和范围的情况下，可以将这里定义的一般原理应用于其他实施例和应用。因此，本申请不限于所示的实施例，而是与权利要求一致的最宽范围。
下面结合实施例和附图对本发明技术方案进行详细说明。
在一些半导体结构的形成方法中，由于TSV的大小是几微米的级别，RDL可以用普通的铜顶金属工艺制造。RDL下的通孔也可以使用普通的铜顶通孔工艺。然而，在实际操作中，由于堆叠晶圆上的RDL和顶部金属之间的膜的厚度要厚得多，所以不能使用普通的铜顶部通孔工艺，因为TSV工艺需要这种厚膜。
图1为一种半导体结构的示意图。如图1所示，所述半导体结构包括基底100，所述基底100包括上下堆叠的第一晶圆110和第二晶圆120，位于所述第一晶圆110和所述第二晶圆120之间的中间介质层130以及贯穿所述第二晶圆120和所述中间介质层130的硅通孔140。
所述第一晶圆110包括第一衬底111和第一层间介质层112，所述第一层间介质层112中形成有连接所述第一衬底111中的有源器件(图中未示出)的第一金属布线层113，所述第一金属布线层113通过第一通孔114与第一再布线层115电连接。
同样地，所述第二晶圆120包括第二衬底121和第二层间介质层122，所述第二层间介质层122中形成有连接所述第二衬底121中的有源器件(图中未示出)的第二金属布线层123，所述第二金属布线层123通过第二通孔124与第二再布线层125电连接。
图1所示的半导体结构中，第一通孔114和第二通孔124的尺寸较大，第一再布线层115和第二再布线层125的尺寸也较大，这将对芯片尺寸产生很大影响。
因此，针对上述问题，本申请提供一种半导体结构及其形成方法，通过两次刻蚀形成第二通孔和第三通孔，可以缩小第二通孔和第三通孔的尺寸，进而降低晶圆的整体尺寸；此外，第三通孔的尺寸必须小于第二通孔的尺寸，可以避免第二通孔中的金属材料扩散，提高器件可靠性。
本申请的实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括堆叠的第一晶圆和第二晶圆以及贯穿所述第二晶圆并电连接所述第一晶圆中的第一再布线层的硅通孔，所述第二晶圆中形成有第二金属连线层；在所述硅通孔表面和所述第二晶圆表面形成介质层；在所述介质层中形成第一沟槽，所述第一沟槽的第一部分暴露所述硅通孔，所述第一沟槽的第二部分位于所述第二金属连线层上方；在所述第一沟槽的第二部分底部形成位于所述第二金属连线层上方的第二沟槽，所述第二沟槽不暴露所述第二金属连线层；在所述第二沟槽底部形成暴露所述第二金属连线层的第三沟槽；在所述第一沟槽中形成第二再布线层、在所述第二沟槽中形成第二通孔、在所述第三沟槽中形成第三通孔。
图2至图7为本申请实施例所述的半导体结构的形成方法中各步骤的结构示意图。下面结合附图对本申请实施例所述的半导体结构的形成方法进行详细说明。
参考图2，提供基底200，所述基底200包括堆叠的第一晶圆210和第二晶圆220以及贯穿所述第二晶圆220并电连接所述第一晶圆210中的第一再布线层215的硅通孔240，所述第二晶圆220中形成有第二金属连线层223。
继续参考图2，所述第一晶圆210包括第一衬底211和第一层间介质层212。其中，所述第一衬底211的材料包括(i)元素半导体，例如硅或锗等；(ii)化合物半导体，例如碳化硅、砷化镓、磷化镓或磷化铟等；(iii)合金半导体，例如硅锗碳化物、硅锗、磷砷化镓或磷化镓铟等；或(iv)上述的组合。所述第一层间介质层212的材料包括氧化硅或氮化硅等。
在本申请的一些实施例中，所述第一晶圆210还包括第一金属连线层213，位于所述第一层间介质层212中，电连接所述第一衬底211中的有源器件(图中未示出)，所述第一金属连线层213还通过第一通孔214与所述第一再布线层215电连接。所述第一金属连线层213的材料包括铜或铝等。所述第一通孔214的材料包括钨或铜等。所述第一再布线层215的材料包括铜或铝等。
所述第二晶圆220包括第二衬底221和第二层间介质层222。其中，所述第二衬底221的材料包括(i)元素半导体，例如硅或锗等；(ii)化合物半导体，例如碳化硅、砷化镓、磷化镓或磷化铟等；(iii)合金半导体，例如硅锗碳化物、硅锗、磷砷化镓或磷化镓铟等；或(iv)上述的组合。所述第二层间介质层222的材料包括氧化硅或氮化硅等。所述第二金属连线层223位于所述第二层间介质层222中，电连接所述第二衬底221中的有源器件(图中未示出)。所述第二金属连线层223的材料包括铜或铝等。
在本申请的一些实施例中，所述硅通孔240的材料包括铜或钨等。
在本申请的一些实施例中，所述半导体结构还包括位于所述第一晶圆210和所述第二晶圆220之间的中间介质层230。所述硅通孔240还贯穿所述中间介质层230。
在半导体结构的3D封装工艺中，要将堆叠的第一晶圆210和第二晶圆220实现电连接，因此，还需要将所述第二金属连线层223与所述硅通孔240实现电连接。需要说明的是，本申请仅以两块晶圆作为示例，本申请的工艺也可以适用于超过两块晶圆的堆叠工艺。
参考图3，在所述硅通孔240表面和所述第二晶圆220表面形成介质层250。
在本申请的一些实施例中，形成所述介质层250的方法包括化学气相沉积工艺或物理气相沉积工艺。
在本申请的一些实施例中，所述介质层250的材料包括氧化硅或氮化硅等。
参考图4，在所述介质层250中形成第一沟槽260，所述第一沟槽260的第一部分暴露所述硅通孔240，所述第一沟槽260的第二部分位于所述第二金属连线层223上方。所述第一沟槽260用于形成第二再布线层，因此所述第一沟槽260的尺寸与第二再布线层的尺寸相匹配。
在本申请的一些实施例中，形成所述第一沟槽260的方法包括光刻工艺和湿法刻蚀或干法刻蚀。
参考图5，在所述第一沟槽260的第二部分底部形成位于所述第二金属连线层223上方的第二沟槽270，所述第二沟槽270不暴露所述第二金属连线层223。
在本申请的一些实施例中，形成所述第二沟槽270的方法包括光刻工艺或干法刻蚀或湿法刻蚀等。
参考图6，在所述第二沟槽270底部形成暴露所述第二金属连线层223的第三沟槽280。
在本申请的一些实施例中，形成所述第三沟槽280的方法包括光刻工艺和干法刻蚀或湿法刻蚀等。
与图1中所示的半导体结构相比，图1中的第二通孔124是一次性形成的，通过一次刻蚀形成沟槽，然后填充沟槽形成所述第二通孔124，这样的工艺中，形成的第二通孔124尺寸较大，增大了芯片整体尺寸。而本申请实施例所述的半导体结构的形成方法中，通过两次刻蚀形成第二沟槽270和第三沟槽280，每次刻蚀的量较小，形成的第二沟槽270和第三沟槽280的尺寸较小，可以降低整体晶圆的尺寸，提高器件性能。所述尺寸包括直径(附图中水平方向的尺寸)。
在本申请的一些实施例中，本申请所述的半导体结构的形成方法形成的芯片的尺寸比常规的芯片的尺寸能够缩小20％至40％。
需要说明的是，本申请实施例仅以两次刻蚀形成两个通孔作为示范，实际中也可以进行更多次刻蚀，例如三次或四次刻蚀，形成四个通孔来电连接第二再布线层和第二金属连线层。
参考图7，在所述第一沟槽260中形成第二再布线层226、在所述第二沟槽270中形成第二通孔225、在所述第三沟槽280中形成第三通孔224。
在本申请的一些实施例中，形成所述第二再布线层226、所述第二通孔225、所述第三通孔224的方法包括：在所述第一沟槽260、所述第二沟槽270、所述第三沟槽280中填充导电材料；研磨去除高于所述第一沟槽260表面的导电材料。
在本申请的一些实施例中，所述导电材料包括金属材料，例如为铜或钨或铝等。
在本申请的一些实施例中，所述第三通孔224的尺寸小于所述第二通孔225的尺寸。这样可以避免所述第二通孔225中的金属材料扩散到第二层间介质层222中，降低器件性能。
本申请所述的半导体结构的形成方法中，通过两次刻蚀形成第二通孔和第三通孔，可以缩小第二通孔和第三通孔的尺寸，进而降低晶圆的整体尺寸；此外，第三通孔的尺寸小于第二通孔的尺寸，可以避免第二通孔中的金属材料扩散，提高器件可靠性。
本申请的实施例还提供一种半导体结构，参考图7，所述半导体结构包括：基底，所述基底包括堆叠的第一晶圆和第二晶圆以及贯穿所述第二晶圆并电连接所述第一晶圆中的第一再布线层的硅通孔，所述第二晶圆中形成有第二金属连线层；介质层，位于所述第二晶圆表面；第二再布线层，位于所述介质层中，所述第二再布线层的第一部分电连接所述硅通孔，所述第二再布线层的第二部分位于所述第二金属连线层上方；第二通孔，位于所述第二再布线层的第二部分下方且电连接所述第二再布线层的第二部分，所述第二通孔不与所述第二金属连线层直接相连；第三通孔，位于所述第二通孔下方且电连接所述第二金属连线层和所述第二通孔。
参考图7，所述半导体结构包括基底200，所述基底200包括堆叠的第一晶圆210和第二晶圆220以及贯穿所述第二晶圆220并电连接所述第一晶圆210中的第一再布线层215的硅通孔240，所述第二晶圆220中形成有第二金属连线层223。
继续参考图7，所述第一晶圆210包括第一衬底211和第一层间介质层212。其中，所述第一衬底211的材料包括(i)元素半导体，例如硅或锗等；(ii)化合物半导体，例如碳化硅、砷化镓、磷化镓或磷化铟等；(iii)合金半导体，例如硅锗碳化物、硅锗、磷砷化镓或磷化镓铟等；或(iv)上述的组合。所述第一层间介质层212的材料包括氧化硅或氮化硅等。
在本申请的一些实施例中，所述第一晶圆210还包括第一金属连线层213，位于所述第一层间介质层212中，电连接所述第一衬底211中的有源器件(图中未示出)，所述第一金属连线层213还通过第一通孔214与所述第一再布线层215电连接。所述第一金属连线层213的材料包括铜或铝等。所述第一通孔214的材料包括钨或铜等。所述第一再布线层215的材料包括铜或铝等。
所述第二晶圆220包括第二衬底221和第二层间介质层222。其中，所述第二衬底221的材料包括(i)元素半导体，例如硅或锗等；(ii)化合物半导体，例如碳化硅、砷化镓、磷化镓或磷化铟等；(iii)合金半导体，例如硅锗碳化物、硅锗、磷砷化镓或磷化镓铟等；或(iv)上述的组合。所述第二层间介质层222的材料包括氧化硅或氮化硅等。所述第二金属连线层223位于所述第二层间介质层222中，电连接所述第二衬底221中的有源器件(图中未示出)，所述第二金属连线层223还通过第二通孔225和第三通孔224与所述第二再布线层226电连接。所述第二金属连线层223的材料包括铜或铝等。所述第二通孔225的材料包括钨或铜等。所述第三通孔224的材料包括钨或铜等。所述第一再布线层215的材料包括铜或铝等。
在本申请的一些实施例中，所述硅通孔240的材料包括铜或钨等。
在本申请的一些实施例中，所述半导体结构还包括位于所述第一晶圆210和所述第二晶圆220之间的中间介质层230。所述硅通孔240还贯穿所述中间介质层230。
继续参考图7，所述介质层250位于所述第二晶圆220表面，所述第二再布线层226位于所述介质层250中。
在本申请的一些实施例中，所述介质层250的材料包括氧化硅或氮化硅等。
在本申请的一些实施例中，所述第三通孔224的尺寸小于所述第二通孔225的尺寸。这样可以避免所述第二通孔225中的金属材料扩散到第二层间介质层222中，降低器件性能。
与图1中所示的半导体结构相比，图1中的第二通孔124是一次性形成的，通过一次刻蚀形成沟槽，然后填充沟槽形成所述第二通孔124，这样的工艺中，形成的第二通孔124尺寸较大，增大了芯片整体尺寸。而本申请实施例所述的半导体结构中，通过两次刻蚀形成第二沟槽和第三沟槽，每次刻蚀的量较小，形成的第二沟槽和第三沟槽的尺寸较小，进而形成的第二通孔225和第三通孔224尺寸也较小，可以降低整体晶圆的尺寸，提高器件性能。所述尺寸包括直径(附图中水平方向的尺寸)。
在本申请的一些实施例中，本申请所述的半导体结构的尺寸比常规的半导体结构的尺寸能够缩小20％至40％。
需要说明的是，本申请实施例仅以两次刻蚀形成两个通孔作为示范，实际中也可以进行更多次刻蚀，例如三次或四次刻蚀，形成四个通孔来电连接第二再布线层和第二金属连线层。
本申请所述的半导体结构中，通过两次刻蚀形成第二通孔和第三通孔，可以缩小第二通孔和第三通孔的尺寸，进而降低晶圆的整体厚度；此外，第三通孔的尺寸小于第二通孔的尺寸，可以避免第二通孔中的金属材料扩散，提高器件可靠性。
综上所述，在阅读本申请内容之后，本领域技术人员可以明白，前述申请内容可以仅以示例的方式呈现，并且可以不是限制性的。尽管这里没有明确说明，本领域技术人员可以理解本申请意图囊括对实施例的各种合理改变，改进和修改。这些改变，改进和修改都在本申请的示例性实施例的精神和范围内。
应当理解，本实施例使用的术语″和/或″包括相关联的列出项目中的一个或多个的任意或全部组合。应当理解，当一个元件被称作″连接″或″耦接″至另一个元件时，其可以直接地连接或耦接至另一个元件，或者也可以存在中间元件。
类似地，应当理解，当诸如层、区域或衬底之类的元件被称作在另一个元件″上″时，其可以直接在另一个元件上，或者也可以存在中间元件。与之相反，术语″直接地″表示没有中间元件。还应当理解，术语″包含″、″包含着″、″包括″或者″包括着″，在本申请文件中使用时，指明存在所记载的特征、整体、步骤、操作、元件和/或组件，但并不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组。
还应当理解，尽管术语第一、第二、第三等可以在此用于描述各种元件，但是这些元件不应当被这些术语所限制。这些术语仅用于将一个元件与另一个元件区分开。因此，在没有脱离本申请的教导的情况下，在一些实施例中的第一元件在其他实施例中可以被称为第二元件。相同的参考标号或相同的参考标记符在整个说明书中表示相同的元件。
此外，本申请说明书通过参考理想化的示例性截面图和/或平面图和/或立体图来描述示例性实施例。因此，由于例如制造技术和/或容差导致的与图示的形状的不同是可预见的。因此，不应当将示例性实施例解释为限于在此所示出的区域的形状，而是应当包括由例如制造所导致的形状中的偏差。例如，被示出为矩形的蚀刻区域通常会具有圆形的或弯曲的特征。因此，在图中示出的区域实质上是示意性的，其形状不是为了示出器件的区域的实际形状也不是为了限制示例性实施例的范围。

Claims (10)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括堆叠的第一晶圆和第二晶圆以及贯穿所述第二晶圆并电连接所述第一晶圆中的第一再布线层的硅通孔，所述第二晶圆中形成有第二金属连线层；
在所述硅通孔表面和所述第二晶圆表面形成介质层；
在所述介质层中形成第一沟槽，所述第一沟槽的第一部分暴露所述硅通孔，所述第一沟槽的第二部分位于所述第二金属连线层上方；
在所述第一沟槽的第二部分底部形成位于所述第二金属连线层上方的第二沟槽，所述第二沟槽不暴露所述第二金属连线层；
在所述第二沟槽底部形成暴露所述第二金属连线层的第三沟槽；
在所述第一沟槽中形成第二再布线层、在所述第二沟槽中形成第二通孔、在所述第三沟槽中形成第三通孔。
2.如权利要求1所述半导体结构的形成方法，其特征在于，形成所述第一沟槽、所述第二沟槽和所述第三沟槽的方法包括湿法刻蚀或干法刻蚀。
3.如权利要求1所述半导体结构的形成方法，其特征在于，形成所述第二再布线层、所述第二通孔、所述第三通孔的方法包括：
在所述第一沟槽、所述第二沟槽、所述第三沟槽中填充导电材料；
研磨去除高于所述第一沟槽表面的导电材料。
4.如权利要求1所述半导体结构的形成方法，其特征在于，所述第三通孔的尺寸小于所述第二通孔的尺寸。
5.如权利要求1所述半导体结构的形成方法，其特征在于，所述第一晶圆还包括第一金属连线层，所述第一金属连线层通过第一通孔与所述第一再布线层电连接。
6.如权利要求1所述半导体结构的形成方法，其特征在于，还包括位于所述第一晶圆和所述第二晶圆之间的中间介质层。
7.一种半导体结构，其特征在于，包括：
基底，所述基底包括堆叠的第一晶圆和第二晶圆以及贯穿所述第二晶圆并电连接所述第一晶圆中的第一再布线层的硅通孔，所述第二晶圆中形成有第二金属连线层；
介质层，位于所述第二晶圆表面；
第二再布线层，位于所述介质层中，所述第二再布线层的第一部分电连接所述硅通孔，所述第二再布线层的第二部分位于所述第二金属连线层上方；
第二通孔，位于所述第二再布线层的第二部分下方且电连接所述第二再布线层的第二部分，所述第二通孔不与所述第二金属连线层直接相连；
第三通孔，位于所述第二通孔下方且电连接所述第二金属连线层和所述第二通孔。
8.如权利要求7所述的半导体结构，其特征在于，所述第三通孔的尺寸小于所述第二通孔的尺寸。
9.如权利要求7所述的半导体结构，其特征在于，所述第一晶圆还包括第一金属连线层，所述第一金属连线层通过第一通孔与所述第一再布线层电连接。
10.如权利要求7所述的半导体结构，其特征在于，还包括位于所述第一晶圆和所述第二晶圆之间的中间介质层。
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