CN114421931B - 伪随机分频信号产生电路及方法 - Google Patents

Abstract

本发明提供了一种伪随机分频信号产生电路及方法，所述伪随机分频信号产生电路包括伪随机序列发生模块、分频模块及输出模块。本发明将伪随机序列发生模块、分频模块及输出模块结合起来，实现了对固定时钟脉冲的随机化分频，在降低时钟频率的同时，使得噪声功率谱密度均匀的分布在整个频域内，从而使得所有频率范围内具有相同能量密度的噪声，达到抗噪声干扰的目的，其产生的伪随机时钟脉冲信号可很好的用于要求失调较低的电路或者运算放大器，在自稳零运放中使用这种时钟进行失调电压校准时，在降低失调电压的同时，可以使时钟对运放输入端的影响呈现类似噪声的频谱特点，可有效避免使用周期性时钟造成的固定频点杂散，提高了抗干扰能力。

Description

伪随机分频信号产生电路及方法

技术领域

本发明涉及集成电路技术领域，尤其是涉及一种伪随机分频信号产生电路及方法。

背景技术

输入失调电压是所有运算放大器的关键参数，它是运算放大器的同相输入端和反相输入端之间固有的差分电压，衡量输入对匹配程度。对于理想运算放大器，在闭环***中，同相输入端电压和反相输入端电压相等。在现实世界中，由于输入失调电压的影响，同相输入端电压不会等于反相输入端电压。输入失调电压乘以增益并加到输出电压中，实质上向输出增加误差因子，这个参数在测量小差分电压时变得至关重要。同时，在精密测量仪器中，由于失调电压、失调电流、温度漂移以及低频1/f噪声等带来的测量误差都可以等效成运算放大器的输入失调电压来处理，所以精密测量仪器中，必须消除由失调电压带来的误差。

而目前多采用自稳零技术来消除由失调电压给运算放大器带来的误差。自稳零是一种动态抵消放大器的失调电压和失调电压漂移的技术，该技术能将失调电压及失调电压漂移对运放的影响降到最低，同时，自稳零还可以降低低频噪声，特别是1/f噪声，其基本思想是：将放大器两个输入端短路或加入共模输入信号，测得该状态下的输出电压，并用电容器保存起来，再用这个电压与放大器正常工作时的输出电压相减，则可有效减小失调电压及其温度变化对放大器输出的影响，同时也可以有效地抑制共模信号。

但是，目前的自稳零失调电压校准多使用周期性时钟信号，而周期性时钟信号会造成固定的频点杂散，存在较大干扰。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种伪随机时钟信号产生技术方案，提供给运算放大器的自稳零失调电压校准，在降低运算放大器失调电压的同时，使时钟对运放输入端的影响呈现类似噪声的频谱特点，避免使用周期性时钟造成的固定频点杂散。

为实现上述目的及其它相关目的，本发明提供的技术方案如下。

一种伪随机分频信号产生电路，包括：

伪随机序列发生模块，接收移位时钟信号，产生伪随机序列；

分频模块，接收基础时钟信号和所述伪随机序列，对所述基础时钟信号进行伪随机化分频，得到时钟分频信号；

输出模块，接收所述时钟分频信号，产生并输出伪随机时钟信号和所述移位时钟信号。

可选地，所述伪随机序列发生模块包括反馈移位寄存器和异或门，所述反馈移位寄存器包括N级依次级联的第一边沿触发器，前一级所述第一边沿触发器的正向输出端接后一级所述第一边沿触发器的输入端，第一级所述第一边沿触发器的正向输出端接所述异或门的第一输入端，最后一级所述第一边沿触发器的正向输出端接所述异或门的第二输入端，所述异或门的输出端接第一级所述第一边沿触发器的输入端，每级所述第一边沿触发器的时钟控制端接所述移位时钟信号，每一级所述第一边沿触发器的正向输出端输出一个伪随机码，N个所述伪随机码构成所述伪随机序列，其中，N为大于等于2的正整数。

可选地，所述异或门包括第一反相器、第一二选一选择器、二输入与非门及N输入与非门，所述第一反相器的输入端接第一级所述第一边沿触发器的反向输出端，所述第一反相器的输出端接所述第一二选一选择器的第一输入端，所述第一二选一选择器的第二输入端作为所述异或门的第一输入端，所述第一二选一选择器的第二输入端接第一级所述第一边沿触发器的反向输出端，所述第一二选一选择器的控制端接最后一级所述第一边沿触发器的反向输出端，所述第一二选一选择器的输出端接所述二输入与非门的第一输入端，所述二输入与非门的第二输入端接所述N输入与非门的输出端，所述N输入与非门的N个输入端与N级所述第一边沿触发器的反向输出端一一对应连接，所述二输入与非门的输出端作为所述异或门的输出端，所述二输入与非门的输出端接第一级所述第一边沿触发器的输入端。

可选地，N级所述第一边沿触发器的初始状态不全为零。

可选地，所述第一边沿触发器包括两个串接设置的寄存器，两个所述寄存器的工作时钟相位相差180°。

可选地，所述分频模块包括N级依次级联的二分频单元，前一级所述二分频单元的输出端接后一级所述二分频单元的输入端，第一级所述二分频单元的输入端接第一级所述第一边沿触发器的正向输出端，第i级所述二分频单元与第i级所述第一边沿触发器的正向输出端一一对应连接，i取2～N的整数，最后一级所述二分频单元的输出端输出所述时钟分频信号，每级所述二分频单元的时钟控制端接所述基础时钟信号。

可选地，第一级所述二分频单元包括第二边沿触发器、第二二选一选择器及第三二选一选择器，所述第二边沿触发器的时钟控制端作为第一级所述二分频单元的时钟控制端，所述第二边沿触发器的时钟控制端接所述基础时钟信号，所述第二边沿触发器的正向输出端接所述第二二选一选择器的第一输入端，所述第三二选一选择器的第一输入端接第一级所述第一边沿触发器的正向输出端，所述第三二选一选择器的第二输入端接参考电压，所述第三二选一选择器的控制端接使能信号，所述第三二选一选择器的输出端接所述第二二选一选择器的第二输入端，所述第二二选一选择器的控制端接各级所述二分频单元的输出端的逻辑运算输出，所述第二边沿触发器的正向输出端作为第一级所述二分频单元的输出端。

可选地，第i级所述二分频单元包括第三边沿触发器、第四二选一选择器、第五二选一选择器及第六二选一选择器，在第i级所述二分频单元中，所述第三边沿触发器的时钟控制端作为第i级所述二分频单元的时钟控制端，所述第三边沿触发器的时钟控制端接所述基础时钟信号，所述第三边沿触发器的正向输出端接所述第四二选一选择器的第一输入端，所述第三边沿触发器的反向输出端接所述第四二选一选择器的第二输入端，所述第四二选一选择器的控制端接前i-1级所述二分频单元的输出端的逻辑运算输出，所述第四二选一选择器的输出端接所述第五二选一选择器的第一输入端，所述第六二选一选择器的第一输入端接第i级所述第一边沿触发器的正向输出端，所述第六二选一选择器的第二输入端接所述参考电压，所述第六二选一选择器的控制端接所述使能信号，所述第六二选一选择器的输出端接所述第五二选一选择器的第二输入端，所述第五二选一选择器的控制端接各级所述二分频单元的输出端的逻辑运算输出，所述第三边沿触发器的正向输出端作为第i级所述二分频单元的输出端。

可选地，所述输出模块包括第七二选一选择器、第八二选一选择器、第二反相器、第三反相器、第四反相器、第五反相器、第六反相器、第七反相器、第八反相器及第九反相器，所述第七二选一选择器的第一输入端接所述第二反相器的输出端，所述第七二选一选择器的第二输入端接所述第三反相器的输出端，所述第七二选一选择器的控制端接所述时钟分频信号，所述第七二选一选择器的输出端接所述第四反相器的输入端，所述第四反相器的输出端接所述第三反相器的输出端，所述第八二选一选择器的第一输入端接所述第二反相器的输出端，所述第八二选一选择器的第二输入端接所述第四反相器的输出端，所述第八二选一选择器的控制端接所述时钟分频信号，所述第八二选一选择器的输出端接所述第五反相器的输入端，所述第五反相器的输出端接所述第二反相器的输入端，所述第五反相器的输出端还接所述第六反相器的输入端，所述第六反相器的输出端接所述第七反相器的输入端，所述第五反相器的输出端还接所述第八反相器的输入端，所述第八反相器的输出端输出所述伪随机时钟信号，所述第五反相器的输出端还接所述第九反相器的输入端，所述第五反相器的输出端输出所述移位时钟信号。

一种伪随机分频信号产生方法，包括：

产生伪随机序列；

在所述伪随机序列的作用下，对基础时钟信号进行伪随机化分频，得到时钟分频信号；

对所述时钟分频信号进行转化输出，得到伪随机时钟信号。

如上所述，本发明提供的伪随机分频信号产生电路及方法，至少具有以下有益效果：

将伪随机序列发生模块、分频模块及输出模块结合起来，从而实现了对固定的时钟脉冲随机化分频的目的，达到降低时钟频率的同时，使得噪声功率谱密度均匀的分布在整个频域内，从而使得所有频率范围内具有相同能量密度的噪声，达到抗噪声干扰的目的，其产生的伪随机时钟脉冲信号可很好的用于要求失调较低的电路或者运算放大器。

附图说明

图1为本发明中伪随机分频信号产生电路的电路结构框图。

图2-图3为图1中伪随机序列发生模块的电路结构图。

图4为图1中分频模块的电路结构图。

图5为图4中第一级二分频单元的电路结构图。

图6为图4中第二级及以后的二分频单元的电路结构图。

图7为图1中输出模块的电路结构图。

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图1至图7。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。本说明书所附图示所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。

如图1所示，本发明提供一种伪随机分频信号产生电路，其包括：

伪随机序列发生模块，接收移位时钟信号clk1，产生伪随机序列；

分频模块，接收基础时钟信号和伪随机序列，对基础时钟信号进行伪随机化分频，得到时钟分频信号；

输出模块，接收时钟分频信号，产生并输出伪随机时钟信号和移位时钟信号。

其中，伪随机序列是一种伪随机码，不同于随机码，伪随机码是可以预先确定的，同时它又具有随机码的随机统计特性，并且可以通过设置它的初始状态使其达到复现的目的，即可重复产生。伪随机码序列是建立在随机序列的基础上的，与随机序列相比，伪随机序列是具有周期性的，这是它的最大特征。实际上，伪随机序列之所以叫伪随机，就是因为其周期特别大，同时具有与随机序列相似的特性，所以，在一定程度上来说可以认为它近似等同于随机序列。同时它的相关函数接近白噪声的相关函数，使得其具有较强的抗干扰能力。

本质上来说，伪随机信号发生器是一个由N级移位寄存器构成的有限状态机。通常，移位寄存器具有一个输入N个输出，每一个寄存器存储一位数据，并且通过异或门运算后产生新的数据反馈回第一级寄存器。基本上，一个N位反馈移位寄存器仅需N个触发器和一个异或门构成。它通过N位不全为0的随机二进制码进行初始化，然后利用其中的任意两级触发器的输出经异或门来产生下一个随机码，再将这个新产生的二进制码反馈回移位寄存器的第一位寄存器，在新的时钟脉冲到来时，将其传递给第二位寄存器，第二位传递给第三位，以此类推，直到第N位移出。其产生的伪随机序列的周期由所选择的和异或门连接的两级输出决定。

详细地，如图1-图2所示，伪随机序列发生模块包括反馈移位寄存器和异或门XOR，反馈移位寄存器包括N级依次级联的第一边沿触发器，前一级第一边沿触发器的正向输出端Q

ˉ

接后一级第一边沿触发器的输入端D，第一级第一边沿触发器的反向输出端Q接异或门

ˉ

XOR的第一输入端，最后一级第一边沿触发器的反向输出端Q接异或门XOR的第二输入端，异或门XOR的输出端接第一级第一边沿触发器的输入端D，每级第一边沿触发器的时钟控制端CLK接移位时钟信号clk1，每一级第一边沿触发器的正向输出端Q输出一个伪随机码，N个伪随机码构成伪随机序列，其中，N为大于等于2的正整数，可视情况灵活选择，不仅限于图2所示的7。

更详细地，如图3所示，异或门XOR包括第一反相器T1、第一二选一选择器U1、二输入与非门X1及N输入与非门X2，第一反相器T1的输入端接第一级第一边沿触发器的反向

ˉ

输出端Q，第一反相器T1的输出端接第一二选一选择器U1的第一输入端，第一二选一选择器的第二输入端作为异或门XOR的第一输入端，第一二选一选择器U1的第二输入端接第一级第一边沿触发器的反向输出端第一二选一选择器U1的控制端接最后一级第一边沿触发器的反向输出端/>第一二选一选择器U1的输出端接二输入与非门X1的第一输入端，二输入与非门X1的第二输入端接N输入与非门X2的输出端，N输入与非门X2的N个输入端与N级第一边沿触发器的反向输出端/>一一对应连接，二输入与非门X1的输出端作为异或门XOR的输出端，二输入与非门X1的输出端接第一级第一边沿触发器的输入端D。

其中，第一反相器T1、第一二选一选择器U1、二输入与非门X1及N输入与非门X2构成异或门XOR，以第一级边沿触发器和最后一级边沿触发器的输出作为这个异或门XOR的两个输入；N级依次级联的第一边沿触发器构成反馈移位寄存器，每个第一边沿触发器均由串接设置的两个寄存器构成，这两个寄存器的工作时钟相位相差180°，第一级第一边沿触发器的输出作为第二级第一边沿触发器的输入，同时其反向输出接至N输入与非门X2，第二级第一边沿触发器的输出作为第三级第一边沿触发器的输入，并且其反向输出也作为N输入与非门X2的输入，后面每一级第一边沿触发器均为这种接法。最后一级第一边沿触发器的反向输出作为第一二选一数据选择器U1的控制端，用于对第一级第一边沿触发器的输出及其反相输出信号进行选择，第一二选一数据选择器U1的输出与N输入单输出与非门X2的输出作为二输入与非门X1的输入，用于产生下一个随机码，并反馈回第一级第一边沿触发器。

这里，需要保证反馈移位寄存器中的各级第一边沿触发器的初始状态设置不能全为零，否则产生的随机码全为零。

在本发明的一可选实施例中，如图2-图3所示，N的取值为7，反馈移位寄存器包括7级依次级联的第一边沿触发器，即依次级联的第一边沿触发器1、第一边沿触发器2、第一边沿触发器3、第一边沿触发器4、第一边沿触发器5、第一边沿触发器6及第一边沿触发器7，反馈移位寄存器产生的伪随机序列包括7个伪随机码，第一边沿触发器1的正向输出端Q输出伪随机码1，第一边沿触发器2的正向输出端Q输出伪随机码2，第一边沿触发器3的正向输出端Q输出伪随机码3，第一边沿触发器4的正向输出端Q输出伪随机码4，第一边沿触发器5的正向输出端Q输出伪随机码5，第一边沿触发器6的正向输出端Q输出伪随机码6，第一边沿触发器7的正向输出端Q输出伪随机码7。

详细地，如图4所示，分频模块包括N级依次级联的二分频单元，前一级二分频单元的输出端接后一级二分频单元的输入端，第一级二分频单元的输入端接第一级第一边沿触发器的正向输出端Q，第i级二分频单元与第i级第一边沿触发器的正向输出端Q一一对应连接，i取2～N的整数，最后一级二分频单元的输出端输出时钟分频信号clk3＝clk2/2^N，每级二分频单元的时钟控制端接基础时钟信号clk2。其中，N为大于等于2的正整数，可视情况灵活选择，不仅限于图4所示的7。其中，每级二分频单元包括数据选择器和分频器。

在本发明的一可选实施例中，如图4所示，N的取值为7，分频模块包括7级依次级联的二分频单元，即依次级联的二分频单元1、二分频单元2、二分频单元3、二分频单元4、二分频单元5、二分频单元6及二分频单元7，与前面的反馈移位寄存器对应，对基础时钟信号clk2进行7级逐级二分频处理。

更详细地，如图4所示，第一级二分频单元对所用的基础时钟信号clk2进行二分频，第一级二分频单元的输出控制第二级二分频单元动作，实现对第一级二分频单元分频后的时钟再进行二分频，以此类推，后一级二分频单元对前一级二分频单元分频后的时钟信号再进行二分频，最后得到一个经2^N分频后的时钟信号，即时钟分频信号clk3＝clk2/2^N，用于控制后级输出模块中的边沿触发器动作，实现转化输出。

更详细地，如图5所示，第一级二分频单元包括第二边沿触发器、第二二选一选择器U2及第三二选一选择器U3，第二边沿触发器的时钟控制端CLK作为第一级二分频单元的时钟控制端，第二边沿触发器的时钟控制端CLK接基础时钟信号clk2，第二边沿触发器的正向输出端Q接第二二选一选择器U2的第一输入端，第三二选一选择器U3的第一输入端接第一级第一边沿触发器的正向输出端Q(即接入伪随机码1)，第三二选一选择器U3的第二输入端接参考电压VDD，第三二选一选择器U3的控制端接使能信号，第三二选一选择器U3的输出端接第二二选一选择器U2的第二输入端，第二二选一选择器U2的控制端接各级二分频单元的输出端的逻辑运算输出，第二边沿触发器的正向输出端Q作为第一级二分频单元的输出端。

更详细地，如图6所示，第i级二分频单元包括第三边沿触发器、第四二选一选择器U4、第五二选一选择器U5及第六二选一选择器U6，在第i级二分频单元中，第三边沿触发器的时钟控制端CLK作为第i级二分频单元的时钟控制端，第三边沿触发器的时钟控制端CLK接基础时钟信号clk2，第三边沿触发器的正向输出端Q接第四二选一选择器U4的第一

ˉ

输入端，第三边沿触发器的反向输出端Q接第四二选一选择器U4的第二输入端，第四二选一选择器U4的控制端接前i-1级二分频单元的输出端的逻辑运算输出，第四二选一选择器U4的输出端接第五二选一选择器U5的第一输入端，第六二选一选择器U6的第一输入端接第i级第一边沿触发器的正向输出端Q(即接入伪随机码i)，第六二选一选择器U6的第二输入端接参考电压VDD，第六二选一选择器U6的控制端接使能信号，第六二选一选择器U6的输出端接第五二选一选择器U5的第二输入端，第五二选一选择器U5的控制端接各级二分频单元的输出端的逻辑运算输出，第三边沿触发器的正向输出端Q作为第i级二分频单元的输出端。

其中，第四二选一选择器U4的控制端接前i-1级二分频单元的输出端的逻辑运算输出，即第四二选一选择器U4的控制端由前i-1级二分频单元输出在逻辑运算(与、或、非、与非、或非等一种或多种逻辑运算)后的输出进行控制。

在本发明的一可选实施例中，如图4-图6所示，分频模块对基础时钟信号clk2进行7级的逐级二分频，第一级二分频单元利用第二边沿触发器对基础时钟信号clk2进行分频，其输出控制第二级二分频单元的第四二选一选择器U4，对第二级二分频单元中第三边沿触发器的输出及其反相输出进行二选一输入。这里，当第一级二分频单元的输出为低电平时，第二级二分频单元保持其原状态，即将原状态传递出去，当第一级二分频单元的输出变为高电平时，其控制第二级二分频单元的第四二选一选择器U4动作，使得其将第二级二分频单元的反相输出传递到第五二选一选择器U5与伪随机序列发生模块产生的伪随机数码2进行二选一。第五二选一选择器U5的功能为，当各级二分频单元的输出均为高电平时，其选择将第六二选一选择器U6的数据传出，否则，将第四二选一选择器U4的数据传出。然后，在下一个基础时钟脉冲到来后将这个值输出，实现第二级分频。

这里，伪随机码通过一个由外部使能信号控制的第六二选一选择器U6进行控制输出，第五二选一选择器U5选择后的数据作为第二级二分频单元的当前状态。后面每一级二分频单元的结构均如图6所示，第一级二分频单元的输出和第二级二分频单元的输出经过一个与非门控制第三级二分频单元的第四二选一选择器U4，当第一级二分频单元和第二级二分频单元的输出不全为高电平时，第三级二分频单元保持其原状态，当其全为高电平时，控制第四二选一选择器U4选通第三级二分频单元的反相输出。以此类推，后面每一级二分频单元的第四二选一选择器U4均由前面几级二分频单元的输出经与非门输出后控制。在所有二分频单元(分频器)均完成一次分频后，它们的输出信号经过一个与非门运算后用于控制各级二分频单元中的第五二选一选择器U5的选通，将下一个伪随机码输入二分频单元中进行下一轮分频，同时用于控制输出模块动作。

详细地，如图7所示，输出模块包括第七二选一选择器U7、第八二选一选择器U8、第二反相器T2、第三反相器T3、第四反相器T4、第五反相器T5、第六反相器T6、第七反相器T7、第八反相器T8及第九反相器T9，第七二选一选择器U7的第一输入端接第二反相器T2的输出端，第七二选一选择器U7的第二输入端接第三反相器T3的输出端，第七二选一选择器U7的控制端接时钟分频信号clk3，第七二选一选择器U7的输出端接第四反相器T4的输入端，第四反相器T4的输出端接第三反相器T3的输出端，第八二选一选择器U8的第一输入端接第二反相器T2的输出端，第八二选一选择器U8的第二输入端接第四反相器T4的输出端，第八二选一选择器U8的控制端接时钟分频信号clk3，第八二选一选择器U8的输出端接第五反相器T5的输入端，第五反相器T5的输出端接第二反相器T2的输入端，第五反相器T5的输出端还接第六反相器T6的输入端，第六反相器T6的输出端接第七反相器T7的输入端，第五反相器T5的输出端还接第八反相器T8的输入端，第八反相器T8的输出端输出伪随机时钟信号clk'，第五反相器T5的输出端还接第九反相器T9的输入端，第五反相器T5的输出端输出移位时钟信号clk1。

更详细地，如图7所示，输出模块由一个边沿触发器和几个反相器组成，其中，触发器由分频模块分频后的信号(即时钟分频信号clk3)控制其动作，此模块用于转化输出时钟信号，其输出的时钟信号至少包括伪随机时钟信号clk'和移位时钟信号clk1。移位时钟信号clk1用于控制移位寄存器动作，为伪随机序列发生模块提供时钟脉冲；伪随机时钟信号clk'的时钟频率较低，且噪声功率谱密度均匀的分布在整个频域内，使得所有频率范围内具有相同能量密度的噪声，达到抗噪声干扰的目的，可很好的用于要求失调较低的电路或者运算放大器。

其中，输出模块中的边沿触发器由两个寄存器构成，这两个寄存器的工作时钟(即时钟分频信号clk3)由分频模块提供。

更详细地，如图1-图7所示，上述伪随机分频信号产生电路的工作原理如下：先将伪随机序列发生模块与分频模块结合起来，通过反馈移位寄存器来产生伪随机序列，然后利用边沿触发器构成分频模块，并在伪随机序列的作用下，利用分频模块对固定脉冲的基础时钟信号进行随机化分频，得到时钟分频信号；再利用输出模块对时钟分频信号进行转化输出，得到伪随机时钟信号，该伪随机时钟信号的频率较低，且其相关函数接近白噪声的相关函数，使得其具有较强的抗干扰能力。

此外，基于上述伪随机分频信号产生电路的设计思路，本发明还提供一种伪随机分频信号产生方法，其包括步骤：

S1、产生伪随机序列，该伪随机序列包括多个伪随机码；

S2、在伪随机序列的作用下，对基础时钟信号进行伪随机化分频，得到时钟分频信号；

S3、对时钟分频信号进行转化输出，得到伪随机时钟信号。

综上所述，本发明的伪随机分频信号产生电路及方法，将伪随机序列发生模块、分频模块及输出模块结合起来，实现了对固定时钟脉冲的随机化分频，在降低时钟频率的同时，使得噪声功率谱密度均匀的分布在整个频域内，从而使得所有频率范围内具有相同能量密度的噪声，达到抗噪声干扰的目的，其产生的伪随机时钟脉冲信号可很好的用于要求失调较低的电路或者运算放大器，在自稳零运放中使用这种时钟进行失调电压校准时，在降低失调电压的同时，可以使时钟对运放输入端的影响呈现类似噪声的频谱特点，可有效避免使用周期性时钟造成的固定频点杂散，提高了抗干扰能力。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (8)

1.一种伪随机分频信号产生电路，其特征在于，包括：

伪随机序列发生模块，接收移位时钟信号，产生伪随机序列；

分频模块，接收基础时钟信号和所述伪随机序列，对所述基础时钟信号进行伪随机化分频，得到时钟分频信号；

输出模块，接收所述时钟分频信号，产生并输出伪随机时钟信号和所述移位时钟信号；

其中，所述伪随机序列发生模块包括反馈移位寄存器和异或门，所述反馈移位寄存器包括N级依次级联的第一边沿触发器，前一级所述第一边沿触发器的正向输出端接后一级所述第一边沿触发器的输入端，第一级所述第一边沿触发器的反向输出端接所述异或门的第一输入端，最后一级所述第一边沿触发器的反向输出端接所述异或门的第二输入端，所述异或门的输出端接第一级所述第一边沿触发器的输入端，每级所述第一边沿触发器的时钟控制端接所述移位时钟信号，每一级所述第一边沿触发器的正向输出端输出一个伪随机码，N个所述伪随机码构成所述伪随机序列，其中，N为大于等于2的正整数；

所述异或门包括第一反相器、第一二选一选择器、二输入与非门及N输入与非门，所述第一反相器的输入端接第一级所述第一边沿触发器的反向输出端，所述第一反相器的输出端接所述第一二选一选择器的第一输入端，所述第一二选一选择器的第二输入端作为所述异或门的第一输入端，所述第一二选一选择器的第二输入端接第一级所述第一边沿触发器的反向输出端，所述第一二选一选择器的控制端接最后一级所述第一边沿触发器的反向输出端，所述第一二选一选择器的输出端接所述二输入与非门的第一输入端，所述二输入与非门的第二输入端接所述N输入与非门的输出端，所述N输入与非门的N个输入端与N级所述第一边沿触发器的反向输出端一一对应连接，所述二输入与非门的输出端作为所述异或门的输出端，所述二输入与非门的输出端接第一级所述第一边沿触发器的输入端。

2.根据权利要求1所述的伪随机分频信号产生电路，其特征在于，N级所述第一边沿触发器的初始状态不全为零。

3.根据权利要求2所述的伪随机分频信号产生电路，其特征在于，所述第一边沿触发器包括两个串接设置的寄存器，两个所述寄存器的工作时钟相位相差180°。

4.根据权利要求3所述的伪随机分频信号产生电路，其特征在于，所述分频模块包括N级依次级联的二分频单元，前一级所述二分频单元的输出端接后一级所述二分频单元的输入端，第一级所述二分频单元的输入端接第一级所述第一边沿触发器的正向输出端，第i级所述二分频单元与第i级所述第一边沿触发器的正向输出端一一对应连接，i取2~N的整数，最后一级所述二分频单元的输出端输出所述时钟分频信号，每级所述二分频单元的时钟控制端接所述基础时钟信号。

5.根据权利要求4所述的伪随机分频信号产生电路，其特征在于，第一级所述二分频单元包括第二边沿触发器、第二二选一选择器及第三二选一选择器，所述第二边沿触发器的时钟控制端作为第一级所述二分频单元的时钟控制端，所述第二边沿触发器的时钟控制端接所述基础时钟信号，所述第二边沿触发器的正向输出端接所述第二二选一选择器的第一输入端，所述第三二选一选择器的第一输入端接第一级所述第一边沿触发器的正向输出端，所述第三二选一选择器的第二输入端接参考电压，所述第三二选一选择器的控制端接使能信号，所述第三二选一选择器的输出端接所述第二二选一选择器的第二输入端，所述第二二选一选择器的控制端接各级所述二分频单元的输出端的逻辑运算输出，所述第二边沿触发器的正向输出端作为第一级所述二分频单元的输出端。

6.根据权利要求5所述的伪随机分频信号产生电路，其特征在于，第i级所述二分频单元包括第三边沿触发器、第四二选一选择器、第五二选一选择器及第六二选一选择器，在第i级所述二分频单元中，所述第三边沿触发器的时钟控制端作为第i级所述二分频单元的时钟控制端，所述第三边沿触发器的时钟控制端接所述基础时钟信号，所述第三边沿触发器的正向输出端接所述第四二选一选择器的第一输入端，所述第三边沿触发器的反向输出端接所述第四二选一选择器的第二输入端，所述第四二选一选择器的控制端接前i-1级所述二分频单元的输出端的逻辑运算输出，所述第四二选一选择器的输出端接所述第五二选一选择器的第一输入端，所述第六二选一选择器的第一输入端接第i级所述第一边沿触发器的正向输出端，所述第六二选一选择器的第二输入端接所述参考电压，所述第六二选一选择器的控制端接所述使能信号，所述第六二选一选择器的输出端接所述第五二选一选择器的第二输入端，所述第五二选一选择器的控制端接各级所述二分频单元的输出端的逻辑运算输出，所述第三边沿触发器的正向输出端作为第i级所述二分频单元的输出端。

7.根据权利要求6所述的伪随机分频信号产生电路，其特征在于，所述输出模块包括第七二选一选择器、第八二选一选择器、第二反相器、第三反相器、第四反相器、第五反相器、第六反相器、第七反相器、第八反相器及第九反相器，所述第七二选一选择器的第一输入端接所述第二反相器的输出端，所述第七二选一选择器的第二输入端接所述第三反相器的输出端，所述第七二选一选择器的控制端接所述时钟分频信号，所述第七二选一选择器的输出端接所述第四反相器的输入端，所述第四反相器的输出端接所述第三反相器的输出端，所述第八二选一选择器的第一输入端接所述第二反相器的输出端，所述第八二选一选择器的第二输入端接所述第四反相器的输出端，所述第八二选一选择器的控制端接所述时钟分频信号，所述第八二选一选择器的输出端接所述第五反相器的输入端，所述第五反相器的输出端接所述第二反相器的输入端，所述第五反相器的输出端还接所述第六反相器的输入端，所述第六反相器的输出端接所述第七反相器的输入端，所述第五反相器的输出端还接所述第八反相器的输入端，所述第八反相器的输出端输出所述伪随机时钟信号，所述第五反相器的输出端还接所述第九反相器的输入端，所述第五反相器的输出端输出所述移位时钟信号。

8.一种伪随机分频信号产生方法，应用于权利要求1-7中任一项所述的伪随机分频信号产生电路，其特征在于，包括：

产生伪随机序列；

在所述伪随机序列的作用下，对基础时钟信号进行伪随机化分频，得到时钟分频信号；

对所述时钟分频信号进行转化输出，得到伪随机时钟信号。