CN114371877A - 指令管理方法、存储器存储装置及存储器控制电路单元 - Google Patents

Abstract

本发明提供一种指令管理方法、存储器存储装置及存储器控制电路单元。所述方法包括：从主机***的存储器获得多个指令；将所述多个指令存储于存储器存储装置的第一缓冲区；响应于第一缓冲区中符合配对条件的第一指令与第二指令，将第一缓冲区中的第一指令与第二指令放入存储器存储装置的第一指令伫列中；以及连续执行第一指令伫列中的第一指令与第二指令，从而提高存储器存储装置的操作稳定性。

Description

指令管理方法、存储器存储装置及存储器控制电路单元

技术领域

本发明涉及一种存储器控制技术，且尤其涉及一种指令管理方法、存储器存储装置及存储器控制电路单元。

背景技术

移动电话与笔记本计算机等可携式电子装置在这几年来的成长十分迅速，使得消费者对存储媒体的需求也急速增加。由于可复写式非易失性存储器模块(rewritable non-volatile memory module)(例如，快闪存储器)具有数据非易失性、省电、体积小，以及无机械结构等特性，所以非常适合内建于上述所举例的各种可携式电子装置中。

在主机存储器缓存(Host Memory Buffering,HMB)架构中，存储器存储装置可利用主机***的存储器来作为存储器存储装置的缓存器，并可主动对主机***的存储器进行数据存取。但是，实务上，存储器存储装置中用来暂存指令的缓存空间是有限的。存储器存储装置可能无法将需要被连续执行的指令存放在有限的指令缓存空间中，使存储器存储装置在后续操作上出现问题。

发明内容

有鉴于此，本发明提供一种指令管理方法、存储器存储装置及存储器控制电路单元，可提高存储器存储装置的操作稳定性。

本发明的范例实施例提供一种指令管理方法，其用于存储器存储装置。所述存储器存储装置连接至主机***。所述指令管理方法包括：从所述主机***的存储器获得多个指令；将所述多个指令存储于所述存储器存储装置的第一缓冲区；响应于所述第一缓冲区中符合配对条件的第一指令与第二指令，将所述第一缓冲区中的所述第一指令与所述第二指令放入所述存储器存储装置的第一指令伫列(command queue)中；以及连续执行所述第一指令伫列中的所述第一指令与所述第二指令。

在本发明的一范例实施例中，所述的指令管理方法还包括：响应于所述第一缓冲区中存在所述第一指令且不存在所述第二指令，从所述主机***的所述存储器获得所述第二指令；将所述第二指令存储于所述存储器存储装置的第二缓冲区；以及将所述第一缓冲区中的所述第一指令与所述第二缓冲区中的所述第二指令放入所述第一指令伫列中。

在本发明的一范例实施例中，所述第一指令是从所述存储器中的特定指令伫列获得，且从所述主机***的所述存储器获得所述第二指令的步骤包括：强制从所述存储器中的所述特定指令伫列中读取下一个指令，以获得所述第二指令。

在本发明的一范例实施例中，所述的指令管理方法还包括：在所述存储器存储装置中配置多个指令伫列，其中所述多个指令伫列包括所述第一指令伫列与至少一第二指令伫列。

在本发明的一范例实施例中，所述的指令管理方法还包括：将所述第一缓冲区中不符合所述配对条件的第三指令放入所述至少一第二指令伫列中；以及执行所述至少一第二指令伫列中的所述第三指令。

在本发明的一范例实施例中，所述的指令管理方法还包括：扫描所述第一缓冲区中的所述多个指令，以识别符合所述配对条件的所述第一指令与所述第二指令的至少其中之一。

在本发明的一范例实施例中，扫描所述第一缓冲区中的所述多个指令的步骤包括：在识别所述第一缓冲区中符合所述配对条件的所述第一指令后，从所述第一缓冲区中剩余的指令中寻找符合所述配对条件的所述第二指令。

本发明的范例实施例另提供一种存储器存储装置，其包括连接接口单元、可复写式非易失性存储器模块及存储器控制电路单元。所述连接接口单元用以连接至主机***。所述存储器控制电路单元连接至所述连接接口单元与所述可复写式非易失性存储器模块。所述存储器控制电路单元包括缓冲存储器。所述存储器控制电路单元用以：从所述主机***的存储器获得多个指令；将所述多个指令存储于所述缓冲存储器的第一缓冲区；响应于所述第一缓冲区中符合配对条件的第一指令与第二指令，将所述第一缓冲区中的所述第一指令与所述第二指令放入所述缓冲存储器的第一指令伫列中；以及连续执行所述第一指令伫列中的所述第一指令与所述第二指令。

在本发明的一范例实施例中，所述存储器控制电路单元更用以：响应于所述第一缓冲区中存在所述第一指令且不存在所述第二指令，从所述主机***的所述存储器获得所述第二指令；将所述第二指令存储于所述缓冲存储器的第二缓冲区；以及将所述第一缓冲区中的所述第一指令与所述第二缓冲区中的所述第二指令放入所述第一指令伫列中。

在本发明的一范例实施例中，所述第一指令是从所述存储器中的特定指令伫列获得，且从所述主机***的所述存储器获得所述第二指令的操作包括：强制从所述存储器中的所述特定指令伫列中读取下一个指令，以获得所述第二指令。

在本发明的一范例实施例中，所述存储器控制电路单元更用以：在所述缓冲存储器中配置多个指令伫列，其中所述多个指令伫列包括所述第一指令伫列与至少一第二指令伫列。

在本发明的一范例实施例中，所述存储器控制电路单元更用以：将所述第一缓冲区中不符合所述配对条件的第三指令放入所述至少一第二指令伫列中；以及执行所述至少一第二指令伫列中的所述第三指令。

在本发明的一范例实施例中，所述存储器控制电路单元更用以：扫描所述第一缓冲区中的所述多个指令，以识别符合所述配对条件的所述第一指令与所述第二指令的至少其中之一。

在本发明的一范例实施例中，扫描所述第一缓冲区中的所述多个指令的操作包括：在识别所述第一缓冲区中符合所述配对条件的所述第一指令后，从所述第一缓冲区中剩余的指令中寻找符合所述配对条件的所述第二指令。

本发明的范例实施例另提供一种存储器控制电路单元，其包括主机接口、存储器接口、缓冲存储器及存储器管理电路。所述主机接口用以连接至主机***。所述存储器接口用以连接至可复写式非易失性存储器模块。所述存储器管理电路连接至所述主机接口、所述存储器接口及所述缓冲存储器。所述存储器管理电路用以：从所述主机***的存储器获得多个指令；将所述多个指令存储于所述缓冲存储器的第一缓冲区；响应于所述第一缓冲区中符合配对条件的第一指令与第二指令，将所述第一缓冲区中的所述第一指令与所述第二指令放入所述缓冲存储器的第一指令伫列中；以及连续执行所述第一指令伫列中的所述第一指令与所述第二指令。

在本发明的一范例实施例中，所述存储器管理电路更用以：响应于所述第一缓冲区中存在所述第一指令且不存在所述第二指令，从所述主机***的所述存储器获得所述第二指令；将所述第二指令存储于所述缓冲存储器的第二缓冲区；以及将所述第一缓冲区中的所述第一指令与所述第二缓冲区中的所述第二指令放入所述第一指令伫列中。

在本发明的一范例实施例中，所述存储器管理电路更用以：在所述缓冲存储器中配置多个指令伫列，其中所述多个指令伫列包括所述第一指令伫列与至少一第二指令伫列。

在本发明的一范例实施例中，所述存储器管理电路更用以：将所述第一缓冲区中不符合所述配对条件的第三指令放入所述至少一第二指令伫列中；以及执行所述至少一第二指令伫列中的所述第三指令。

在本发明的一范例实施例中，所述存储器管理电路更用以：扫描所述第一缓冲区中的所述多个指令，以识别符合所述配对条件的所述第一指令与所述第二指令的至少其中之一。

在本发明的一范例实施例中，扫描所述第一缓冲区中的所述多个指令的操作包括：在识别所述第一缓冲区中符合所述配对条件的所述第一指令后，从所述第一缓冲区中剩余的指令中寻找符合所述配对条件的所述第二指令。

基于上述，在从主机***的存储器获得多个指令后，此些指令可被存储于存储器存储装置的第一缓冲区。响应于第一缓冲区中符合配对条件的第一指令与第二指令，第一缓冲区中的所述第一指令与所述第二指令可被放入存储器存储装置的第一指令伫列中，以确保所述符合配对条件的第一指令与第二指令可被连续执行。藉此，可提高存储器存储装置的操作稳定性。

附图说明

图1是根据本发明的范例实施例所示出的主机***、存储器存储装置及输入/输出(I/O)装置的示意图；

图2是根据本发明的范例实施例所示出的主机***、存储器存储装置及I/O装置的示意图；

图3是根据本发明的范例实施例所示出的主机***与存储器存储装置的示意图；

图4是根据本发明的范例实施例所示出的存储器存储装置的示意图；

图5是根据本发明的范例实施例所示出的存储器控制电路单元的示意图；

图6是根据本发明的范例实施例所示出的管理可复写式非易失性存储器模块的示意图；

图7是根据本发明的范例实施例所示出的主机***与存储器存储装置的示意图；

图8是根据本发明的范例实施例所示出的主机***与存储器存储装置的示意图；

图9是根据本发明的范例实施例所示出的连续放置第一指令与第二指令至第一指令伫列的示意图；

图10是根据本发明的范例实施例所示出的连续放置第一指令与第二指令至第一指令伫列的示意图；

图11是根据本发明的范例实施例所示出的放置第三指令至第二指令伫列的示意图；

图12是根据本发明的范例实施例所示出的指令管理方法的流程图；

图13是根据本发明的范例实施例所示出的指令管理方法的流程图；

图14是根据本发明的范例实施例所示出的指令管理方法的流程图。

具体实施方式

现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在附图和描述中用来表示相同或相似部分。

一般而言，存储器存储装置(亦称，存储器存储***)包括可复写式非易失性存储器模块(rewritable non-volatile memory module)与控制器(亦称，控制电路)。存储器存储装置可与主机***一起使用，以使主机***可将数据写入至存储器存储装置或从存储器存储装置中读取数据。

图1是根据本发明的范例实施例所示出的主机***、存储器存储装置及输入/输出(I/O)装置的示意图。图2是根据本发明的范例实施例所示出的主机***、存储器存储装置及I/O装置的示意图。

请参照图1与图2，主机***11可包括处理器111、随机存取存储器(random accessmemory,RAM)112、只读存储器(read only memory,ROM)113及数据传输接口114。处理器111、随机存取存储器112、只读存储器113及数据传输接口114可连接至***总线(systembus)110。

在一范例实施例中，主机***11可通过数据传输接口114与存储器存储装置10连接。例如，主机***11可经由数据传输接口114将数据存储至存储器存储装置10或从存储器存储装置10中读取数据。此外，主机***11可通过***总线110与I/O装置12连接。例如，主机***11可经由***总线110将输出信号传送至I/O装置12或从I/O装置12接收输入信号。

在一范例实施例中，处理器111、随机存取存储器112、只读存储器113及数据传输接口114可设置在主机***11的主机板20上。数据传输接口114的数目可以是一或多个。通过数据传输接口114，主机板20可以经由有线或无线方式连接至存储器存储装置10。

在一范例实施例中，存储器存储装置10可例如是U盘201、存储卡202、固态硬盘(Solid State Drive,SSD)203或无线存储器存储装置204。无线存储器存储装置204可例如是近场通信(Near Field Communication,NFC)存储器存储装置、无线保真(WiFi)存储器存储装置、蓝牙(Bluetooth)存储器存储装置或低功耗蓝牙存储器存储装置(例如，iBeacon)等以各式无线通信技术为基础的存储器存储装置。此外，主机板20也可以通过***总线110连接至全球定位***(Global Positioning System,GPS)模块205、网络接口卡206、无线传输装置207、键盘208、屏幕209、喇叭210等各式I/O装置。例如，在一范例实施例中，主机板20可通过无线传输装置207存取无线存储器存储装置204。

在一范例实施例中，主机***11为计算机***。在一范例实施例中，主机***11可为可实质地与存储器存储装置配合以存储数据的任意***。在一范例实施例中，存储器存储装置10与主机***11可分别包括图3的存储器存储装置30与主机***31。

图3是根据本发明的范例实施例所示出的主机***与存储器存储装置的示意图。请参照图3，存储器存储装置30可与主机***31搭配使用以存储数据。例如，主机***31可以是数码相机、摄像机、通信装置、音频播放器、视频播放器或平板计算机等***。例如，存储器存储装置30可为主机***31所使用的安全数字(Secure Digital,SD)卡32、小型快闪(Compact Flash,CF)卡33或嵌入式存储装置34等各式非易失性存储器存储装置。嵌入式存储装置34包括嵌入式多媒体卡(embedded Multi Media Card,eMMC)341和/或嵌入式多芯片封装(embedded Multi Chip Package,eMCP)存储装置342等各类型将存储器模块直接连接于主机***的基板上的嵌入式存储装置。

图4是根据本发明的范例实施例所示出的存储器存储装置的示意图。请参照图4，存储器存储装置10包括连接接口单元41、存储器控制电路单元42与可复写式非易失性存储器模块43。

连接接口单元41用以将存储器存储装置10连接主机***11。存储器存储装置10可经由连接接口单元41与主机***11通信。在一范例实施例中，连接接口单元41是相容于高速周边零件连接接口(Peripheral Component Interconnect Express,PCI Express)标准。然而，必须了解的是，本发明不限于此，连接接口单元41亦可以是符合串行高级技术附件(Serial Advanced Technology Attachment,SATA)标准、并行高级技术附件(ParallelAdvanced Technology Attachment,PATA)标准、电气和电子工程师协会(Institute ofElectrical and Electronic Engineers,IEEE)1394标准、通用串行总线(UniversalSerial Bus,USB)标准、SD接口标准、超高速一代(Ultra High Speed-I,UHS-I)接口标准、超高速二代(Ultra High Speed-II,UHS-II)接口标准、存储棒(Memory Stick,MS)接口标准、MCP接口标准、MMC接口标准、eMMC接口标准、通用快闪存储器(Universal FlashStorage,UFS)接口标准、eMCP接口标准、CF接口标准、整合式驱动电子接口(IntegratedDevice Electronics,IDE)标准或其他适合的标准。连接接口单元41可与存储器控制电路单元42封装在一个芯片中，或者连接接口单元41是布设于一包含存储器控制电路单元42的芯片外。

存储器控制电路单元42连接至连接接口单元41与可复写式非易失性存储器模块43。存储器控制电路单元42用以执行以硬件型式或固件型式实作的多个逻辑门或控制指令并且根据主机***11的指令在可复写式非易失性存储器模块43中进行数据的写入、读取与抹除等运作。

可复写式非易失性存储器模块43用以存储主机***11所写入的数据。可复写式非易失性存储器模块43可包括单阶存储单元(Single Level Cell,SLC)NAND型快闪存储器模块(即，一个存储单元中可存储1个比特的快闪存储器模块)、二阶存储单元(Multi LevelCell,MLC)NAND型快闪存储器模块(即，一个存储单元中可存储2个比特的快闪存储器模块)、三阶存储单元(Triple Level Cell,TLC)NAND型快闪存储器模块(即，一个存储单元中可存储3个比特的快闪存储器模块)、四阶存储单元(Quad Level Cell,QLC)NAND型快闪存储器模块(即，一个存储单元中可存储4个比特的快闪存储器模块)、其他快闪存储器模块或其他具有相同特性的存储器模块。

可复写式非易失性存储器模块43中的每一个存储单元是以电压(以下亦称为临界电压)的改变来存储一或多个比特。具体来说，每一个存储单元的控制门(control gate)与通道之间有一个电荷捕捉层。通过施予一写入电压至控制门，可以改变电荷补捉层的电子量，进而改变存储单元的临界电压。此改变存储单元的临界电压的操作亦称为“把数据写入至存储单元”或“程序化(programming)存储单元”。随着临界电压的改变，可复写式非易失性存储器模块43中的每一个存储单元具有多个存储状态。通过施予读取电压可以判断一个存储单元是属于哪一个存储状态，藉此取得此存储单元所存储的一或多个比特。

在一范例实施例中，可复写式非易失性存储器模块43的存储单元可构成多个实体程序化单元，并且此些实体程序化单元可构成多个实体抹除单元。具体来说，同一条字线上的存储单元可组成一或多个实体程序化单元。若每一个存储单元可存储2个以上的比特，则同一条字线上的实体程序化单元可至少可被分类为下实体程序化单元与上实体程序化单元。例如，一存储单元的最低有效比特(Least Significant Bit,LSB)是属于下实体程序化单元，并且一存储单元的最高有效比特(Most Significant Bit,MSB)是属于上实体程序化单元。一般来说，在MLC NAND型快闪存储器中，下实体程序化单元的写入速度会大于上实体程序化单元的写入速度，和/或下实体程序化单元的可靠度是高于上实体程序化单元的可靠度。

在一范例实施例中，实体程序化单元为程序化的最小单元。即，实体程序化单元为写入数据的最小单元。例如，实体程序化单元可为实体页(page)或是实体扇(sector)。若实体程序化单元为实体页，则此些实体程序化单元可包括数据比特区与冗余(redundancy)比特区。数据比特区包含多个实体扇，用以存储用户数据，而冗余比特区用以存储***数据(例如，错误更正码等管理数据)。在一范例实施例中，数据比特区包含32个实体扇，且一个实体扇的大小为512字节(byte,B)。然而，在其他范例实施例中，数据比特区中也可包含8个、16个或数目更多或更少的实体扇，并且每一个实体扇的大小也可以是更大或更小。另一方面，实体抹除单元为抹除的最小单位。亦即，每一实体抹除单元含有最小数目的一并被抹除的存储单元。例如，实体抹除单元为实体区块(block)。

图5是根据本发明的范例实施例所示出的存储器控制电路单元的示意图。请参照图5，存储器控制电路单元42包括存储器管理电路51、主机接口52及存储器接口53。

存储器管理电路51用以控制存储器控制电路单元42的整体运作。具体来说，存储器管理电路51具有多个控制指令，并且在存储器存储装置10运作时，此些控制指令会被执行以进行数据的写入、读取与抹除等运作。以下说明存储器管理电路51的操作时，等同于说明存储器控制电路单元42的操作。

在一范例实施例中，存储器管理电路51的控制指令是以固件型式来实作。例如，存储器管理电路51具有微处理器单元(未示出)与只读存储器(未示出)，并且此些控制指令是被烧录至此只读存储器中。当存储器存储装置10运作时，此些控制指令会由微处理器单元来执行以进行数据的写入、读取与抹除等运作。

在一范例实施例中，存储器管理电路51的控制指令亦可以程序码型式存储于可复写式非易失性存储器模块43的特定区域(例如，存储器模块中专用于存放***数据的***区)中。此外，存储器管理电路51具有微处理器单元(未示出)、只读存储器(未示出)及随机存取存储器(未示出)。特别是，此只读存储器具有开机码(boot code)，并且当存储器控制电路单元42被使能时，微处理器单元会先执行此开机码来将存储于可复写式非易失性存储器模块43中的控制指令载入至存储器管理电路51的随机存取存储器中。之后，微处理器单元会运转此些控制指令以进行数据的写入、读取与抹除等运作。

在一范例实施例中，存储器管理电路51的控制指令亦可以一硬件型式来实作。例如，存储器管理电路51包括微控制器、存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路。存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路是连接至微控制器。存储单元管理电路用以管理可复写式非易失性存储器模块43的存储单元或存储单元群组。存储器写入电路用以对可复写式非易失性存储器模块43下达写入指令序列以将数据写入至可复写式非易失性存储器模块43中。存储器读取电路用以对可复写式非易失性存储器模块43下达读取指令序列以从可复写式非易失性存储器模块43中读取数据。存储器抹除电路用以对可复写式非易失性存储器模块43下达抹除指令序列以将数据从可复写式非易失性存储器模块43中抹除。数据处理电路用以处理欲写入至可复写式非易失性存储器模块43的数据以及从可复写式非易失性存储器模块43中读取的数据。写入指令序列、读取指令序列及抹除指令序列可各别包括一或多个程序码或指令码并且用以指示可复写式非易失性存储器模块43执行相对应的写入、读取及抹除等操作。在一范例实施例中，存储器管理电路51还可以下达其他类型的指令序列给可复写式非易失性存储器模块43以指示执行相对应的操作。

主机接口52是连接至存储器管理电路51。存储器管理电路51可通过主机接口52与主机***11通信。主机接口52可用以接收与识别主机***11所传送的指令与数据。例如，主机***11所传送的指令与数据可通过主机接口52来传送至存储器管理电路51。此外，存储器管理电路51可通过主机接口52将数据传送至主机***11。在本范例实施例中，主机接口52是相容于PCI Express标准。然而，必须了解的是本发明不限于此，主机接口52亦可以是相容于SATA标准、PATA标准、IEEE 1394标准、USB标准、SD标准、UHS-I标准、UHS-II标准、MS标准、MMC标准、eMMC标准、UFS标准、CF标准、IDE标准或其他适合的数据传输标准。

存储器接口53是连接至存储器管理电路51并且用以存取可复写式非易失性存储器模块43。例如，存储器管理电路51可通过存储器接口53存取可复写式非易失性存储器模块43。也就是说，欲写入至可复写式非易失性存储器模块43的数据会经由存储器接口53转换为可复写式非易失性存储器模块43所能接受的格式。具体来说，若存储器管理电路51要存取可复写式非易失性存储器模块43，存储器接口53会传送对应的指令序列。例如，这些指令序列可包括指示写入数据的写入指令序列、指示读取数据的读取指令序列、指示抹除数据的抹除指令序列、以及用以指示各种存储器操作(例如，改变读取电压电平或执行垃圾回收操作等等)的相对应的指令序列。这些指令序列例如是由存储器管理电路51产生并且通过存储器接口53传送至可复写式非易失性存储器模块43。这些指令序列可包括一或多个信号，或是在总线上的数据。这些信号或数据可包括指令码或程序码。例如，在读取指令序列中，会包括读取的识别码、存储器地址等信息。

在一范例实施例中，存储器控制电路单元42还包括错误检查与校正电路54、缓冲存储器55及电源管理电路56。

错误检查与校正电路(亦称为解码电路模块)54是连接至存储器管理电路51并且用以执行错误检查与校正操作以确保数据的正确性。具体来说，当存储器管理电路51从主机***11中接收到写入指令时，错误检查与校正电路54会为对应此写入指令的数据产生对应的错误更正码(error correcting code,ECC)和/或错误检查码(error detectingcode，EDC)，并且存储器管理电路51会将对应此写入指令的数据与对应的错误更正码和/或错误检查码写入至可复写式非易失性存储器模块43中。之后，当存储器管理电路51从可复写式非易失性存储器模块43中读取数据时会同时读取此数据对应的错误更正码和/或错误检查码，并且错误检查与校正电路54会依据此错误更正码和/或错误检查码对所读取的数据执行错误检查与校正操作。

缓冲存储器55是连接至存储器管理电路51并且用以暂存数据。电源管理电路56是连接至存储器管理电路51并且用以控制存储器存储装置10的电源。

在一范例实施例中，存储器控制电路单元42还包括检测电路57。检测电路57连接至存储器管理电路51并可用以分析从主机***11获得的至少一个指令的类型。例如，检测电路57可包括独立于存储器管理电路51之外的微处理器或微控制器等硬件电路。在一范例实施例中，检测电路57亦可实作为存储器管理电路51内部的硬件电路，或者以软件或固件形式由存储器管理电路51运行。

在一范例实施例中，图4的可复写式非易失性存储器模块43可包括快闪存储器模块。在一范例实施例中，图4的存储器控制电路单元42可包括快闪存储器控制器。在一范例实施例中，图5的存储器管理电路51可包括快闪存储器管理电路。

图6是根据本发明的范例实施例所示出的管理可复写式非易失性存储器模块的示意图。请参照图6，存储器管理电路51可将可复写式非易失性存储器模块43中的实体单元610(0)～610(B)逻辑地分组至存储区601与闲置(spare)区602。

在一范例实施例中，一个实体单元是指一个实体地址或一个实体程序化单元。在一范例实施例中，一个实体单元亦可以是由多个连续或不连续的实体地址组成。在一范例实施例中，一个实体单元亦可以是指一个虚拟区块(VB)。一个虚拟区块可包括多个实体地址或多个实体程序化单元。

存储区601中的实体单元610(0)～610(A)用以存储用户数据(例如来自图1的主机***11的用户数据)。例如，存储区601中的实体单元610(0)～610(A)可存储有效(valid)数据与无效(invalid)数据。闲置区602中的实体单元610(A+1)～610(B)未存储数据(例如有效数据)。例如，若某一个实体单元未存储有效数据，则此实体单元可被关联(或加入)至闲置区602。此外，闲置区602中的实体单元(或未存储有效数据的实体单元)可被抹除。在写入新数据时，一或多个实体单元可被从闲置区602中提取以存储此新数据。在一范例实施例中，闲置区602亦称为闲置池(free pool)。

存储器管理电路51可配置逻辑单元612(0)～612(C)以映射存储区601中的实体单元610(0)～610(A)。在一范例实施例中，每一个逻辑单元对应一个逻辑地址。例如，一个逻辑地址可包括一或多个逻辑区块地址(Logical Block Address,LBA)或其他的逻辑管理单元。在一范例实施例中，一个逻辑单元也可对应一个逻辑程序化单元或者由多个连续或不连续的逻辑地址组成。

须注意的是，一个逻辑单元可被映射至一或多个实体单元。若某一实体单元当前有被某一逻辑单元映射，则表示此实体单元当前存储的数据包括有效数据。反之，若某一实体单元当前未被任一逻辑单元映射，则表示此实体单元当前存储的数据为无效数据。

存储器管理电路51可将描述逻辑单元与实体单元之间的映射关系的管理数据(亦称为逻辑至实体映射信息)记录于至少一逻辑至实体映射表。当主机***11欲从存储器存储装置10读取数据或写入数据至存储器存储装置10时，存储器管理电路51可根据此逻辑至实体映射表中的信息来存取可复写式非易失性存储器模块43。

图7是根据本发明的范例实施例所示出的主机***与存储器存储装置的示意图。请参照图7，主机***11与存储器存储装置10皆支持主机存储器缓存(Host MemoryBuffering,HMB)技术。在主机存储器缓存架构下，主机***11可将主机***11内部的存储器112提供给存储器存储装置10使用。须注意的是，本发明并不限制存储器112中的存储器的总数、容量及类型。

存储器管理电路51可建立存储器存储装置10与主机***11之间的连线。例如，存储器管理电路51可与主机***11执行一个握手操作，以建立所述连线。在建立所述连线之后，存储器管理电路51可经由所述连线来存取存储器112(例如将数据存入存储器112或从存储器112读取数据)并与主机***11通信。在一范例实施例中，存储器存储装置10与主机***11之间的连线符合高速非易失性存储器(NVM Express,NVMe)规范。

存储器管理电路51可从主机***11接收一个请求。此请求用以询问存储器存储装置10是否支持主机存储器缓存。存储器管理电路51可根据此请求提供一个回应至主机***11。此回应可告知主机***11存储器存储装置10是否支持主机存储器缓存。

若存储器存储装置10支持主机存储器缓存，主机***11可根据此回应使能存储器112以供存储器存储装置10存取。若存储器存储装置10不支持主机存储器缓存，则主机***11可不使能存储器112。在一范例实施例中，若存储器存储装置10支持主机存储器缓存，则此回应亦可告知主机***11执行主机存储器缓存所需的存储器空间等与主机存储器缓存有关的参数。主机***11可根据此回应来配置存储器112。

当主机***11欲对存储器存储装置10执行存取操作(例如，从存储器存储装置10读取数据或将数据写入至存储器存储装置10)时，主机***11的处理器111(例如CPU)可执行一或多个处理程序以产生欲提供给存储器存储装置的一或多个指令(亦称为操作指令)。处理器111可将准备好的指令放置在指令伫列(command queue)711中。指令伫列711的总数可以是一或多个。然后，处理器111可传送通知给存储器存储装置10(步骤S701)。在一范例实施例中，步骤S701的操作亦称为响铃(ring)。在一范例实施例中，在NVM express接口标准下，在发出通知之后，主机***11对于存储器存储装置10的主动行为至此结束。

存储器管理电路51可接收此通知并主动地从指令伫列711中读取对应于此通知的一或多个指令(步骤S702)。例如，所获得的指令可被缓存在存储器存储装置10中的指令伫列721。根据指令伫列721中的指令，存储器管理电路51可执行相应的存取操作。例如，根据一个读取指令，存储器管理电路51可对可复写式非易失性存储器模块43执行一个数据读取操作并且将所获得的读取数据从数据缓存(data buffer)722传送给主机***11(步骤S703)。例如，此读取数据可被存入主机***11的数据缓存712。或者，根据一个写入指令，存储器管理电路51可主动地从主机***11的数据缓存712中读取写入数据并将其缓存于在存储器存储装置10中的数据缓存722中(步骤S703)。然后，存储器管理电路51可对可复写式非易失性存储器模块43执行一个数据写入操作以将缓存在数据缓存722的写入数据写入至可复写式非易失性存储器模块43。

对应于一个存取操作的完成，存储器管理电路51可产生一个完成信息，并且此完成信息可被缓存在存储器存储装置10中的完成伫列(completion queue)723中。此完成信息用于通知主机***11相应于某一个指令的存取操作已完成。然后，此完成信息可被传送给主机***11并被缓存在主机***11的完成伫列713中(步骤S704)。根据完成伫列713中的数据，主机***11可得知对应于特定操作指令的存储器存取操作已经完成。

须注意的是，在图7的范例实施例中，指令伫列711、数据缓存712及完成伫列713是位于主机***11的存储器112中，并且指令伫列721、数据缓存722及完成伫列723是位于存储器存储装置10的缓冲存储器55中。然而，在另一范例实施例中，指令伫列711、数据缓存712及完成伫列713中的任一者亦可以是位于主机***11的其他的存储媒体中，和/或指令伫列721、数据缓存722及完成伫列723中的任一者也可以是位于存储器存储装置10的其他的存储媒体(例如，可复写式非易失性存储器模块43)中。

图8是根据本发明的范例实施例所示出的主机***与存储器存储装置的示意图。请参照图8，在一范例实施例中，主机***11可包括存储器80。例如，存储器80可包括图7的存储器112。主机***11可在存储器80中配置指令伫列801(0)～801(D)。例如，指令伫列801(0)～801(D)可包括图7的指令伫列711。

在一范例实施例中，存储器管理电路51可在存储器存储装置10中配置缓冲区(亦称为第一缓冲区)81、缓冲区(亦称为第二缓冲区)82、复用器83及指令伫列841(0)～841(3)。例如，缓冲区81、缓冲区82及指令伫列841(0)～841(3)可配置于图7的缓冲存储器55中。复用器83可以硬件、软件或固件形式设置于图4的存储器控制电路单元42中。此外，指令伫列841(0)～841(3)的总数可更多或更少，本发明不加以限制。

在一范例实施例中，存储器管理电路51可经由主机接口52从主机***11的存储器80中获得多个指令。例如，所述多个指令的至少其中之一可从指令伫列801(i)中取得。存储器管理电路51可将所取得的指令存储于缓冲区81中。根据缓冲区81中的某一指令(亦称为目标指令)的类型，复用器83可将缓冲区81中的目标指令传送至指令伫列841(0)～841(3)的其中之一(即目标指令伫列)，以在目标指令伫列中等待被存储器管理电路51执行。

在一范例实施例中，存储器管理电路51可将缓冲区81中符合配对条件的指令连续放入指令伫列841(3)中。指令伫列841(3)亦称为第一指令伫列。例如，符合配对条件的指令可以两个为一组，其中一个称为第一指令，而其中的另一个称为第二指令。第一指令与第二指令相互配对。在一范例实施例中，符合配对条件的指令(即相互配对的第一指令与第二指令)被规范为需要被连续执行。此外，在一范例实施例中，符合同一个配对条件的指令亦可包括更多指令，例如包含三个指令，且这三个相互配对的指令被规范为需要被连续执行。

在一范例实施例中，检测电路57可扫描缓冲区81中的多个指令，以识别缓冲区81中符合配对条件的指令(例如所述第一指令和/或第二指令)。然后，检测电路57可控制复用器83将相互配对的多个指令(例如所述第一指令与第二指令)连续放入指令伫列841(3)中。尔后，存储器管理电路51可连续执行指令伫列841(3)中符合配对条件的指令(即第一指令与第二指令)并执行所述指令所对应的操作。

图9是根据本发明的范例实施例所示出的连续放置第一指令与第二指令至第一指令伫列的示意图。请参照图9，在一范例实施例中，假设缓冲区81中同时存在指令CMD(1)(即第一指令)与CMD(2)(即第二指令)。指令CMD(1)与CMD(2)符合配对条件。亦即，指令CMD(1)与CMD(2)属于被规范为需要被连续执行的指令。在一范例实施例中，指令CMD(1)与CMD(2)未被连续执行(例如某一个指令被穿插在指令CMD(1)与CMD(2)之间执行)，则可能会导致存储器存储装置10执行非预期行为或误动作。

在一范例实施例中，检测电路57可扫描缓冲区81。在检测到指令CMD(1)后，检测电路57可从缓冲区81中剩余的指令中寻找符合同一个配对条件的指令CMD(2)。响应于缓冲区81中的指令CMD(1)与CMD(2)，检测电路57可控制复用器83将缓冲区81中的指令CMD(1)与CMD(2)连续放入指令伫列841(3)中。尔后，存储器管理电路51可连续执行指令伫列841(3)中的指令CMD(1)与CMD(2)。藉此，可确保指令CMD(1)与CMD(2)会被连续执行。

请回到图8，在一范例实施例中，响应于缓冲区81中存在所述第一指令且不存在所述第二指令(即缓冲区81中仅存在一部分符合配对条件的指令)，存储器管理电路51可从主机***11的存储器80获得所述第二指令。例如，假设所述第一指令是从存储器80中的指令伫列801(i)中取得，则存储器管理电路51可强制从同一个指令伫列801(i)中读取下一个指令，以获得所述第二指令。存储器管理电路51可将强制读取的第二指令存储于缓冲区82。然后，存储器管理电路51可将缓冲区81中的所述第一指令与缓冲区82中的所述第二指令连续放入指令伫列841(3)中。

图10是根据本发明的范例实施例所示出的连续放置第一指令与第二指令至第一指令伫列的示意图。请参照图10，假设检测电路57检测到缓冲区81中存在指令CMD(1)但缺少符合同一配对条件的指令CMD(2)。响应于指令CMD(1)是来自主机***11中的指令伫列801(i)，检测电路57可经由主机接口52强制从指令伫列801(i)中读取下一个指令，以获得指令CMD(2)。指令CMD(2)可被存储至缓冲区82。然后，检测电路57可控制复用器83将缓冲区81中的指令CMD(1)与缓冲区82中的指令CMD(2)连续放入指令伫列841(3)中。藉此，同样可确保指令伫列841(3)中的指令CMD(1)与CMD(2)可被连续执行。

请回到图8，在一范例实施例中，存储器管理电路51可将缓冲区81中不符合配对条件的指令(亦称为第三指令)放入指令伫列841(0)～841(2)的其中之一。指令伫列841(0)～841(2)亦称为第二指令伫列。尔后，存储器管理电路51可执行指令伫列841(0)～841(2)中的指令(即第三指令)。

图11是根据本发明的范例实施例所示出的放置第三指令至第二指令伫列的示意图。请参照图11，针对缓冲区81中不符合配对条件的指令CMD(3)(即第三指令)，检测电路57可控制复用器83将指令CMD(3)放入指令伫列841(0)～841(2)的其中之一，例如指令伫列841(1)，以等待被执行。

在一范例实施例中，第一指令伫列(例如图8～图11的指令伫列841(3))专用以存放符合配对条件的指令(例如所述第一指令与第二指令)。另一方面，第二指令伫列(例如图8～图11的指令伫列841(0)～841(2))则专用以存放不符合配对条件的指令(例如所述第三指令)。

在一范例实施例中，指令伫列841(0)～841(2)亦可用以存放不同类型的指令。例如，指令伫列841(0)可专用以存放写入指令，指令伫列841(2)可专用以存放读取指令，和/或指令伫列841(3)可专用以存放抹除指令。在一范例实施例中，指令伫列841(0)～841(2)的总数也可以是更多，以存放更多类型的指令。

在一范例实施例中，符合配对条件的指令(即第一指令与第二指令)必须被连续执行。亦即，在执行所述所述第一指令与第二指令的期间，不能有其他的指令被执行。此外，响应于符合配对条件的多个指令的其中之一(即所述第一指令)执行失败，则符合配对条件的所述多个指令的其中的另一(即所述第二指令)会被中止(即不被执行)。

在一范例实施例中，符合配对条件的指令(即第一指令与第二指令)可包括合成操作(fused operation,FUSE)指令。合成操作指令可包含比较指令与写入指令。特别是，在合成操作指令中，写入指令必须接续在比较指令之后执行。例如，根据合成操作指令中的比较指令，存储器管理电路51可判断可复写式非易失性存储器模块43中是否存在特定数据。此特定数据可存储于特定逻辑单元。若所述特定数据存在，存储器管理电路51可接续执行合成操作指令中的写入指令。根据此写入指令，存储器管理电路51可更新所述特定数据。然而，若所述特定数据不存在，存储器管理电路51可不执行所述写入指令。

通过上述机制，无论当下缓冲区81中是否同时存在符合配对条件的指令，符合配对条件的指令皆可被连续放入同一个指令伫列中以等待被连续执行。藉此，可降低存储器存储装置10没有连续执行特定指令而产生非预期行为或误动作的机率。

图12是根据本发明的范例实施例所示出的指令管理方法的流程图。请参照图12，在步骤S1201中，从主机***的存储器获得多个指令。在步骤S1202中，将所述多个指令存储于存储器存储装置的第一缓冲区。在步骤S1203中，判断第一缓冲区中是否存在符合配对条件的第一指令。若第一缓冲区中存在符合配对条件的第一指令，在步骤S1204中，判断第一缓冲区中是否存在符合配对条件的第二指令。若第一缓冲区中同时存在符合配对条件的第一指令与第二指令，在步骤S1205中，响应于第一缓冲区中符合配对条件的第一指令与第二指令，将第一缓冲区中的第一指令与第二指令放入存储器存储装置的第一指令伫列中。在步骤S1206中，连续执行第一指令伫列中的第一指令与第二指令。

图13是根据本发明的范例实施例所示出的指令管理方法的流程图。请参照图13，接续于图12的范例实施例，若步骤S1204判定为否(即第一缓冲区中存在符合配对条件的第一指令但不存在所述第二指令)，则在步骤S1301中，从主机***的存储器获得所述第二指令。在步骤S1302中，将第二指令存储于存储器存储装置的第二缓冲区。在步骤S1303中，将第一缓冲区中的第一指令与第二缓冲区中的第二指令放入第一指令伫列中。在步骤S1304中，连续执行第一指令伫列中的第一指令与第二指令。

图14是根据本发明的范例实施例所示出的指令管理方法的流程图。请参照图14，接续于图12的范例实施例，若步骤S1203判定为否，则在步骤S1401中，针对第一缓冲区中不符合配对条件的第三指令，将第一缓冲区中不符合配对条件的第三指令放入存储器存储装置的第二指令伫列中。在步骤S1402中，执行第二指令伫列中的第三指令。

然而，图12至图14中各步骤已详细说明如上，在此便不再赘述。值得注意的是，图12至图14中各步骤可以实作为多个程序码或是电路，本发明不加以限制。此外，图12至图14的方法可以搭配以上范例实施例使用，也可以单独使用，本发明不加以限制。

综上所述，通过将需要被连续执行的指令(例如符合配对条件的第一指令与第二指令)集中放置到特定的指令伫列中，可确保此些指令可被连续执行。此外，通过强制从主机***中特定的指令伫列提取下一个指令，可直接取得存储器存储装置的缓冲区中缺少的指令(例如符合配对条件的第二指令)。藉此，可降低存储器存储装置10没有连续执行特定指令而产生非预期行为或误动作的机率，和/或提高存储器存储装置的操作稳定性。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (21)

1.一种指令管理方法，其特征在于，用于存储器存储装置，其中所述存储器存储装置连接至主机***，且所述指令管理方法包括：

从所述主机***的存储器获得多个指令；

将所述多个指令存储于所述存储器存储装置的第一缓冲区；

响应于所述第一缓冲区中符合配对条件的第一指令与第二指令，将所述第一缓冲区中的所述第一指令与所述第二指令放入所述存储器存储装置的第一指令伫列中；以及

连续执行所述第一指令伫列中的所述第一指令与所述第二指令。

2.根据权利要求1所述的指令管理方法，还包括：

响应于所述第一缓冲区中存在所述第一指令且不存在所述第二指令，从所述主机***的所述存储器获得所述第二指令；

将所述第二指令存储于所述存储器存储装置的第二缓冲区；以及

将所述第一缓冲区中的所述第一指令与所述第二缓冲区中的所述第二指令放入所述第一指令伫列中。

3.根据权利要求2所述的指令管理方法，其中所述第一指令是从所述存储器中的特定指令伫列获得，且从所述主机***的所述存储器获得所述第二指令的步骤包括：

强制从所述存储器中的所述特定指令伫列中读取下一个指令，以获得所述第二指令。

4.根据权利要求1所述的指令管理方法，还包括：

在所述存储器存储装置中配置多个指令伫列，

其中所述多个指令伫列包括所述第一指令伫列与至少一第二指令伫列。

5.根据权利要求4所述的指令管理方法，还包括：

将所述第一缓冲区中不符合所述配对条件的第三指令放入所述至少一第二指令伫列中；以及

执行所述至少一第二指令伫列中的所述第三指令。

6.根据权利要求1所述的指令管理方法，还包括：

扫描所述第一缓冲区中的所述多个指令，以识别符合所述配对条件的所述第一指令与所述第二指令的至少其中之一。

7.根据权利要求6所述的指令管理方法，其中扫描所述第一缓冲区中的所述多个指令的步骤包括：

在识别所述第一缓冲区中符合所述配对条件的所述第一指令后，从所述第一缓冲区中剩余的指令中寻找符合所述配对条件的所述第二指令。

8.一种存储器存储装置，其特征在于，包括：

连接接口单元，用以连接至主机***；

可复写式非易失性存储器模块；

存储器控制电路单元，连接至所述连接接口单元与所述可复写式非易失性存储器模块，

其中所述存储器控制电路单元包括缓冲存储器，并且所述存储器控制电路单元用以：

从所述主机***的存储器获得多个指令；

将所述多个指令存储于所述缓冲存储器的第一缓冲区；

响应于所述第一缓冲区中符合配对条件的第一指令与第二指令，将所述第一缓冲区中的所述第一指令与所述第二指令放入所述缓冲存储器的第一指令伫列中；以及

连续执行所述第一指令伫列中的所述第一指令与所述第二指令。

9.根据权利要求8所述的存储器存储装置，其中所述存储器控制电路单元更用以：

响应于所述第一缓冲区中存在所述第一指令且不存在所述第二指令，从所述主机***的所述存储器获得所述第二指令；

将所述第二指令存储于所述缓冲存储器的第二缓冲区；以及

将所述第一缓冲区中的所述第一指令与所述第二缓冲区中的所述第二指令放入所述第一指令伫列中。

10.根据权利要求9所述的存储器存储装置，其中所述第一指令是从所述存储器中的特定指令伫列获得，且从所述主机***的所述存储器获得所述第二指令的操作包括：

强制从所述存储器中的所述特定指令伫列中读取下一个指令，以获得所述第二指令。

11.根据权利要求8所述的存储器存储装置，其中所述存储器控制电路单元更用以：

在所述缓冲存储器中配置多个指令伫列，

其中所述多个指令伫列包括所述第一指令伫列与至少一第二指令伫列。

12.根据权利要求11所述的存储器存储装置，其中所述存储器控制电路单元更用以：

将所述第一缓冲区中不符合所述配对条件的第三指令放入所述至少一第二指令伫列中；以及

执行所述至少一第二指令伫列中的所述第三指令。

13.根据权利要求8所述的存储器存储装置，其中所述存储器控制电路单元更用以：

扫描所述第一缓冲区中的所述多个指令，以识别符合所述配对条件的所述第一指令与所述第二指令的至少其中之一。

14.根据权利要求13所述的存储器存储装置，其中扫描所述第一缓冲区中的所述多个指令的操作包括：

在识别所述第一缓冲区中符合所述配对条件的所述第一指令后，从所述第一缓冲区中剩余的指令中寻找符合所述配对条件的所述第二指令。

15.一种存储器控制电路单元，其特征在于，包括：

主机接口，用以连接至主机***；

存储器接口，用以连接至可复写式非易失性存储器模块；

缓冲存储器；以及

存储器管理电路，连接至所述主机接口、所述存储器接口及所述缓冲存储器，

其中所述存储器管理电路用以：

从所述主机***的存储器获得多个指令；

将所述多个指令存储于所述缓冲存储器的第一缓冲区；

响应于所述第一缓冲区中符合配对条件的第一指令与第二指令，将所述第一缓冲区中的所述第一指令与所述第二指令放入所述缓冲存储器的第一指令伫列中；以及

连续执行所述第一指令伫列中的所述第一指令与所述第二指令。

16.根据权利要求15所述的存储器控制电路单元，其中所述存储器管理电路更用以：

响应于所述第一缓冲区中存在所述第一指令且不存在所述第二指令，从所述主机***的所述存储器获得所述第二指令；

将所述第二指令存储于所述缓冲存储器的第二缓冲区；以及

将所述第一缓冲区中的所述第一指令与所述第二缓冲区中的所述第二指令放入所述第一指令伫列中。

17.根据权利要求16所述的存储器控制电路单元，其中所述第一指令是从所述存储器中的特定指令伫列获得，且从所述主机***的所述存储器获得所述第二指令的操作包括：

强制从所述存储器中的所述特定指令伫列中读取下一个指令，以获得所述第二指令。

18.根据权利要求15所述的存储器控制电路单元，其中所述存储器管理电路更用以：

在所述缓冲存储器中配置多个指令伫列，

其中所述多个指令伫列包括所述第一指令伫列与至少一第二指令伫列。

19.根据权利要求18所述的存储器控制电路单元，其中所述存储器管理电路更用以：

将所述第一缓冲区中不符合所述配对条件的第三指令放入所述至少一第二指令伫列中；以及

执行所述至少一第二指令伫列中的所述第三指令。

20.根据权利要求15所述的存储器控制电路单元，其中所述存储器管理电路更用以：

扫描所述第一缓冲区中的所述多个指令，以识别符合所述配对条件的所述第一指令与所述第二指令的至少其中之一。

21.根据权利要求20所述的存储器控制电路单元，其中扫描所述第一缓冲区中的所述多个指令的操作包括：

在识别所述第一缓冲区中符合所述配对条件的所述第一指令后，从所述第一缓冲区中剩余的指令中寻找符合所述配对条件的所述第二指令。

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