CN114356014B - 低压基准电压产生电路及芯片 - Google Patents

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Abstract

本发明公开了一种低压基准电压产生电路及芯片，其中电路包括基准电流源模块、缓冲器模块和高阶温度补偿模块，其中，基准电流源模块用于分别向缓冲器模块和高阶温度补偿模块提供零温度电流，并向缓冲器模块提供负温度特性电压；缓冲器模块用于根据零温度电流生成具有正温度特性的失调电压，并将失调电压与负温度特性电压进行叠加，以输出第一带隙基准电压；高阶温度补偿模块用于根据零温度电流对第一带隙基准电压进行高阶温度补偿，以使缓冲器模块输出低温漂带隙基准电压。由此，不仅可以实现低温漂带隙基准电压的输出，还可以使低工作电压处于宽工作电压范围，同时还可以降低电路设计复杂度以及功耗消耗。

Description

低压基准电压产生电路及芯片
技术领域
本发明涉及集成电路技术领域，尤其涉及一种低压基准电压产生电路及芯片。
背景技术
带隙基准电压电路可以提供一个与工艺、电压和温度无关的基准电压，从而被广泛应用于各种模拟电路，随着工业领域高精度数据采集***的快速发展，采集***中芯片的采样精度以及采样精度随温度的变化量严重依赖于芯片上的高精度基准源，为了保证芯片在宽温度范围工作时，绝对采样精度不随温度变化，亟需研制一种低温漂、宽温区工作的高精度带隙基准电压源，同时，随着工艺节点的不断缩小，芯片工作电压也在逐步减小，对芯片基准源的最小工作电压也提出了较高要求。
而目前相关带隙基准源的解决方案通常是通过一个传统的带隙基准源电路外加一个高阶温度补偿环路，实现对带隙基准电压的高阶温度补偿，从而提高基准源的精度，但是该方法难以实现基准电压的进一步缩小，无法满足宽工作电压范围的低压基准电压，同时该方法也大大增加了设计复杂度，增加了功耗消耗。
发明内容
本发明旨在至少在一定程度上解决相关技术中的技术问题之一。为此，本发明的第一个目的在于提出一种低压基准电压产生电路，该电路不仅可以实现低温漂带隙基准电压的输出，还可以使低工作电压处于宽工作电压范围，同时还可以降低电路设计复杂度以及功耗消耗。
本发明的第二个目的在于提出一种芯片。
为达到上述目的，本发明第一方面实施例提出了一种低压基准电压产生电路，包括基准电流源模块、缓冲器模块和高阶温度补偿模块，其中，基准电流源模块用于分别向缓冲器模块和高阶温度补偿模块提供零温度电流，并向缓冲器模块提供负温度特性电压；缓冲器模块用于根据零温度电流生成具有正温度特性的失调电压，并将失调电压与负温度特性电压进行叠加，以输出第一带隙基准电压；高阶温度补偿模块用于根据零温度电流对第一带隙基准电压进行高阶温度补偿，以使缓冲器模块输出低温漂带隙基准电压。
根据本发明实施例的低压基准电压产生电路，通过基准电流源模块分别向缓冲器模块和高阶温度补偿模块提供零温度电流，并向缓冲器模块提供负温度特性电压，缓冲器模块则根据零温度电流生成具有正温度特性的失调电压，并将失调电压与基准电流源模块提供的负温度特性电压进行叠加，以输出第一带隙基准电压，并通过高阶温度补偿模块根据零温度电流对第一带隙基准电压进行高阶温度补偿，以使缓冲器模块输出低温漂带隙基准电压。由此，不仅可以实现低温漂带隙基准电压的输出，还可以使低工作电压处于宽工作电压范围，同时还可以降低电路设计复杂度以及功耗消耗。
根据本发明的一个实施例，缓冲器模块包括至少一个缓冲器。
根据本发明的一个实施例，缓冲器为多个时，多个缓冲器级联。
根据本发明的一个实施例，缓冲器包括：第一晶体管，第一晶体管的源极连接到预设电源，第一晶体管的栅极与基准电流源模块相连；第二晶体管和第三晶体管，第二晶体管的源极与第三晶体管的源极相连后连接到第一晶体管的漏极，第二晶体管的栅极与基准电流源模块相连，第三晶体管的栅极与漏极相连后作为缓冲器的级联输出端；第四晶体管，第四晶体管的栅极与漏极相连后连接到第二晶体管的漏极，第四晶体管的源极接地；第五晶体管，第五晶体管的栅极与第四晶体管的栅极相连，第五晶体管的漏极与第三晶体管的漏极相连，第五晶体管的源极接地。
根据本发明的一个实施例，第一晶体管、第二晶体管和第三晶体管均为PMOS管，第四晶体管和第五晶体管均为NMOS管。
根据本发明的一个实施例，第二晶体管、第三晶体管、第四晶体管和第五晶体管工作在亚阈值区。
根据本发明的一个实施例，第二晶体管与第三晶体管的尺寸比例为1：M，第四晶体管与第五晶体管的尺寸比例为P：1，其中，M和P为大于1的正整数。
根据本发明的一个实施例，基准电流源模块包括：第六晶体管和第七晶体管，第六晶体管的源极与第七晶体管的源极相连后连接到预设电源，第六晶体管的栅极与第七晶体管的栅极相连且具有第一节点；第八晶体管，第八晶体管的发射极与第六晶体管的漏极相连且具有第二节点，第八晶体管的基极与集电极相连后接地；第一电阻，第一电阻的一端与第七晶体管的漏极相连且具有第三节点；第九晶体管，第九晶体管的发射极与第一电阻的另一端相连，第九晶体管的基极与集电极相连后接地；误差放大器，误差放大器的正输入端与第三节点相连，误差放大器的负输入端与第二节点相连，误差放大器的输出端与第一节点相连后连接到第一晶体管的栅极；第二电阻，第二电阻的一端与误差放大器的负输入端相连；第三电阻，第三电阻的一端与误差放大器的正输入端相连，第三电阻的另一端与第二电阻的另一端相连且具有第四节点，第四节点连接到第二晶体管的栅极；第四电阻，第四电阻的一端与第四节点相连，第四电阻的另一端接地。
根据本发明的一个实施例，第八晶体管与第九晶体管的发射极面积之比为1：N，其中，N为大于1的整数。
根据本发明的一个实施例，高阶温度补偿模块包括：第十晶体管，第十晶体管的源极连接到预设电源，第十晶体管的栅极与误差放大器的输出端相连；第十一晶体管，第十一晶体管的发射极与第十晶体管的漏极相连且具有第五节点，第十一晶体管的集电极与基极相连后接地；第五电阻，第五电阻的一端与第五节点相连，第五电阻的另一端与第二节点相连；第六电阻，第六电阻的一端与第五节点相连，第六电阻的另一端与第三节点相连。
根据本发明的一个实施例，第八晶体管、第九晶体管和第十一晶体管均为双极型晶体管。
根据本发明的一个实施例，第六晶体管、第七晶体管和第十晶体管均为PMOS管，且尺寸相等。
根据本发明的一个实施例，缓冲器模块输出的最终低温漂带隙基准电压根据第八晶体管的发射极-基极电压、第十一晶体管的发射极-基极电压、第二电阻的阻值、第四电阻的阻值、第五电阻的阻值以及第三晶体管的栅极-源极电压与第四晶体管的栅极-源极电压之差确定。
为达到上述目的，本发明第二方面实施例提出了一种芯片，包括如第一方面实施例中的低压基准电压产生电路。
根据本发明实施例的芯片，通过上述的低压基准电压产生电路，不仅可以实现低温漂带隙基准电压的输出，还可以使低工作电压处于宽工作电压范围，同时还可以降低电路设计复杂度以及功耗消耗。
本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
图1为根据本发明第一个实施例的低压基准电压产生电路的结构示意图；
图2为根据本发明第二个实施例的低压基准电压产生电路的结构示意图。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。
下面参考附图描述本发明实施例提出的低压基准电压产生电路及芯片。
图1为根据本发明第一个实施例的低压基准电压产生电路的结构示意图。如图1所示，该低压基准电压产生电路包括基准电流源模块100、缓冲器模块200和高阶温度补偿模块300。
其中，基准电流源模块100用于分别向缓冲器模块200和高阶温度补偿模块300提供零温度电流，并向缓冲器模块200提供负温度特性电压；缓冲器模块200用于根据零温度电流生成具有正温度特性的失调电压，并将失调电压与负温度特性电压进行叠加，以输出第一带隙基准电压；高阶温度补偿模块300用于根据零温度电流对第一带隙基准电压进行高阶温度补偿，以使缓冲器模块300输出低温漂带隙基准电压。
具体来说，在低压基准电压产生电路工作时，基准电流源模块100可以产生不随温度变化的电流，即零温度电流，同时可以形成具有负温度特性的电压，缓冲器模块200与基准电流源模块100相连，用于接收来自基准电流源模块100生成的零温度电流以及负温度特性电压，而缓冲器模块200又可以根据接收到的零温度电流形成具有正温度特性的失调电压，将具有正温度特性的失调电压与直接从基准电流源模块100获得的负温度特性电压进行叠加，则形成第一带隙基准电压，由于第一带隙基准电压是由正温度特性的失调电压和负温度特性电压叠加而成，因此最终形成一个零温度特性的带隙基准电压，从而可以实现其在宽工作电压范围下的应用，高阶温度补偿模块300分别与基准电流源模块100以及缓冲器模块200相连，高阶温度补偿模块300根据从基准电流源模块100获得的零温度电流可以对缓冲器模块200形成的第一带隙基准电压进行高阶温度补偿，实现了带隙基准电压的精确补偿，最终使缓冲器模块300输出具有低温漂的带隙基准电压。
根据本发明实施例的低压基准电压产生电路，通过基准电流源模块分别向缓冲器模块和高阶温度补偿模块提供零温度电流，并向缓冲器模块提供负温度特性电压，缓冲器模块则根据零温度电流生成具有正温度特性的失调电压，并将失调电压与基准电流源模块提供的负温度特性电压进行叠加，以输出第一带隙基准电压，并通过高阶温度补偿模块根据零温度电流对第一带隙基准电压进行高阶温度补偿，以使缓冲器模块输出低温漂带隙基准电压。由此，不仅可以实现低温漂带隙基准电压的输出，还可以使低工作电压处于宽工作电压范围，同时还可以降低电路设计复杂度以及功耗消耗。
在一些实施例中，缓冲器模块200包括至少一个缓冲器；缓冲器为多个时，多个缓冲器级联，缓冲器的个数具体可根据实际需求选择设置，举例来说，如图2所示，缓冲器模块200包括两个缓冲器。
进一步地，继续参考图2所示，每个缓冲器均包括：第一晶体管(如M1)、第二晶体管(如M2)、第三晶体管(如M3)、第四晶体管(如M4)和第五晶体管(如M5)，其中，第一晶体管(如M1)的源极连接到预设电源VDD，第一晶体管(如M1)的栅极与基准电流源模块100相连；第二晶体管(如M2)的源极与第三晶体管(如M3)的源极相连后连接到第一晶体管(如M1)的漏极，第二晶体管(如M2)的栅极与基准电流源模块100相连，第三晶体管(如M3)的栅极与漏极相连后作为缓冲器的级联输出端；第四晶体管(如M4)的栅极与漏极相连后连接到第二晶体管(如M2)的漏极，第四晶体管(如M4)的源极接地GND；第五晶体管(如M5)的栅极与第四晶体管(如M4)的栅极相连，第五晶体管(如M5)的漏极与第三晶体管(如M3)的漏极相连，第五晶体管(如M5)的源极接地GND。
具体来说，以缓冲器模块200包括两个缓冲器为例，参考图2所示，两个缓冲器分别为第一缓冲器和第二缓冲器，两个缓冲器采用级联连接，第一缓冲器中的晶体管M1与第二缓冲器中的晶体管M1’的源极均连接到预设电源VDD，且晶体管M1和晶体管M1’的栅极相连后与基准电流源模块100相连，第一缓冲器中的晶体管M2和晶体管M3的源极相连后连接到晶体管M1的漏极，晶体管M2的栅极与基准电流源模块100相连，晶体管M3的栅极与漏极相连后与第二缓冲器的晶体管M2’的栅极相连，第一缓冲器中的晶体管M4的栅极与漏极相连后连接到晶体管M2的漏极，晶体管M4的源极接地GND，第一缓冲器中的晶体管M5的栅极与晶体管M4的栅极相连，晶体管M5的漏极与晶体管M3的漏极相连，晶体管M5的源极接地GND；第二缓冲器中的晶体管M2’和晶体管M3’的源极相连后连接到晶体管M1’的漏极，晶体管M3’的栅极与漏极相连后作为缓冲器的级联输出端，第二缓冲器中的晶体管M4’的栅极与漏极相连后连接到晶体管M2’的漏极，晶体管M4’的源极接地GND，第二缓冲器中的晶体管M5’的栅极与晶体管M4’的栅极相连，晶体管M5’的漏极与晶体管M3’的漏极相连，晶体管M5’的源极接地GND。
在一些实施例中，第一晶体管(如M1)、第二晶体管(如M2)和第三晶体管(如M3)均为PMOS管，第四晶体管(如M4)和第五晶体管(如M5)均为NMOS管。也就是说，如图2所示，第一缓冲器中晶体管M1、M2和M3均为PMOS管，晶体管M4和M5均为NMOS管；第二缓冲器中晶体管M1’、M2’和M3’均为PMOS管，晶体管M4’和M5’均为NMOS管。
在一些实施例中，第二晶体管(如M2)、第三晶体管(如M3)、第四晶体管(如M4)和第五晶体管(如M5)工作在亚阈值区。也就是说，如图2所示，第一缓冲器中晶体管M2、M3、M4和M5工作在亚阈值区；第二缓冲器中M2’、M3’、M4’和M5’工作在亚阈值区。
在一些实施例中，第二晶体管(如M2)与第三晶体管(如M3)的尺寸比例为1：M，第四晶体管(如M4)与第五晶体管(如M5)的尺寸比例为P：1，其中，M和P为大于1的正整数。也就是说，如图2所示，第一缓冲器中晶体管M2与晶体管M3的尺寸比例为1：M，晶体管M4与晶体管M5的尺寸比例为P：1；第二缓冲器中晶体管M2’与晶体管M3’的尺寸比例为1：M，晶体管M4’与晶体管M5’的尺寸比例为P：1。
具体来说，当缓冲器模块200工作时，第一缓冲器中的晶体管M1与第二缓冲器中的晶体管M1’受基准电流源模块100的控制，并流过相同的电流，第一缓冲器中晶体管M2、M3、M4和M5工作在亚阈值区，利用晶体管工作在亚阈值区的特点，通过对晶体管的尺寸比值进行设计，例如设置第一缓冲器中的晶体管M2与晶体管M3的尺寸比例为1：M，晶体管M4与晶体管M5的尺寸比例为P：1，可以产生具有正温度特性的失调电压；第二缓冲器的结构与第一缓冲器相同，第二缓冲器中的晶体管M2’、M3’、M4’和M5’同样工作在亚阈值区，从而可以产生具有正温度特性的失调电压，且第二缓冲器中的晶体管M2’的栅极与第一缓冲器中的晶体管M3的栅极相连，以实现缓冲器的级联，最终根据第一缓冲器与第二缓冲器所形成的正温度特性的失调电压对基准电流源模块100所形成的负温度特性电压进行叠加，从而得到一个零温度特性的带隙基准电压，即第一带隙基准电压。
在一些实施例中，如图2所示，基准电流源模块100包括：第六晶体管M6、第七晶体管M7、第八晶体管M8、第一电阻R1、第九晶体管M9、误差放大器A、第二电阻R2、第三电阻R3和第四电阻R4。
其中，第六晶体管M6的源极与第七晶体管M7的源极相连后连接到预设电源VDD，第六晶体管M6的栅极与第七晶体管M7的栅极相连且具有第一节点；第八晶体管M8的发射极与第六晶体管M6的漏极相连且具有第二节点，第八晶体管M8的基极与集电极相连后接地GND；第一电阻R1的一端与第七晶体管M7的漏极相连且具有第三节点；第九晶体管M9的发射极与第一电阻R1的另一端相连，第九晶体管M9的基极与集电极相连后接地GND；误差放大器A的正输入端与第三节点相连，误差放大器A的负输入端与第二节点相连，误差放大器A的输出端与第一节点相连后连接到第一晶体管(如M1)的栅极；第二电阻R2的一端与误差放大器A的负输入端相连；第三电阻R3的一端与误差放大器A的正输入端相连，第三电阻R3的另一端与第二电阻R2的另一端相连且具有第四节点，第四节点连接到第二晶体管(如M2)的栅极；第四电阻R4的一端与第四节点相连，第四电阻R4的另一端接地GND。
具体来说，运算放大器A的输出端与第六晶体管M6和第七晶体管M7分别相连，第六晶体管M6和第七晶体管M7均受运算放大器A的控制，其产生的电流大小与其尺寸成比例，第八晶体管M8和第九晶体管M9生成与温度成正比的电流，即正温度电流，并传输至第一电阻R1，而第二电阻R2、第三电阻R3和第四电阻R4产生一个负温度电流，第七晶体管M7中的电流为流经第一电阻R1、第二电阻R2、第三电阻R3和第四电阻R4的电流之和，因此通过调整第一电阻R1与第二电阻R2、第三电阻R3和第四电阻R4的比例，可以获得一阶零温度电流，并分别传输至缓冲器模块200和高阶温度补偿模块300。
在一些实施例中，第八晶体管M8与第九晶体管M9的发射极面积之比为1：N，其中，N为大于1的整数。也就是说，第八晶体管M8与第九晶体管M9饱和电流之比为1：N。
在一些实施例中，如图2所示，高阶温度补偿模块300包括：第十晶体管M10、第十一晶体管M11、第五电阻R5和第六电阻R6。
其中，第十晶体管M10的源极连接到预设电源VDD，第十晶体管M10的栅极与误差放大器A的输出端相连；第十一晶体管M11的发射极与第十晶体管M10的漏极相连且具有第五节点，第十一晶体管M11的集电极与基极相连后接地GND；第五电阻R5的一端与第五节点相连，第五电阻R5的另一端与第二节点相连；第六电阻R6的一端与第五节点相连，第六电阻R6的另一端与第三节点相连。
具体来说，运算放大器A的输出端与第十晶体管M10相连，第十晶体管M10受运算放大器A的控制，因此可以将第七晶体管M7中的电流镜像给第十晶体管M10，则第十晶体管M10可以向第十一晶体M11提供零温度系数的电流，通过第五电阻R5和第六电阻R6分别实现了第八晶体管M8、第九晶体管M9的发射极与第十一晶体管M11的发射极相连，基于第八晶体管M8、第九晶体管M9中的正温度系数电流与第十一晶体管M11中的零温度系数电流的差异，实现带隙基准电压的高阶温度补偿。
在一些实施例中，第八晶体管M8、第九晶体管M9和第十一晶体M11管均为双极型晶体管。
在一些实施例中，第六晶体管M6、第七晶体管M7和第十晶体管M10均为PMOS管，且尺寸相等。
在一些实施例中，缓冲器模块200输出的最终低温漂带隙基准电压根据第八晶体管M8的发射极-基极电压、第十一晶体管M11的发射极-基极电压、第二电阻R2的阻值、第四电阻R4的阻值、第五电阻R5的阻值以及第三晶体管(如M3)的栅极-源极电压与第四晶体管(如M4)的栅极-源极电压之差确定。
作为一个具体示例，如图2所示，假设运算放大器A的增益足够大，且输入阻抗无穷大，则运算放大器A的正输入端和负输入端的电压相等，忽略电路中的失配，如电阻间的失配、晶体管间的失配以及双极型晶体管间的失配，假设第八晶体管M8的发射极-基极电压为VEB1，第九晶体管M9的发射极-基极电压为VEB2，第十一晶体M11的发射极-基极电压为VEB3，双极型晶体管的集电极电流与其发射极-基极电压之间的关系为：
其中，IC为双极型晶体管的集电极电流，IS为双极型晶体管的饱和电流，VT为热电压，VT＝KT/q，q为电子电荷，VEB为双极型晶体管的发射极-基极电压，K为波尔兹曼常数，T为绝对温度。
双极型晶体管中的电流为：
其中，IQ为双极型晶体管电流，IE为双极型晶体管发射极电流，IB为双极型晶体管基极电流，βF为电流放大系数。
从而可以推导出双极型晶体管的发射极-基极电压为：
工作在亚阈值区的晶体管的电流为：
其中，Ids为晶体管的漏极-源极电压，ID0为晶体管漏极的饱和电流，为晶体管的宽长比，n亚阈值斜坡因子，是一个与工艺有关的常量，典型值为1～1.5，VGS为晶体管栅极-源极电压，K为波尔兹曼常数，T为绝对温度，q为电子电荷。
忽略晶体管的沟道长度效应，在本申请中，第一缓冲器中晶体管M2与晶体管M3的尺寸比例为1：M，晶体管M4与晶体管M5的尺寸比例为P：1，结合上式可得第一缓冲器形成的正温度特性的失调电压：
ΔVGS＝VGS1-VGS2＝nVTln[P×M]
其中，ΔVGS为正温度特性的失调电压，VGS1为第三晶体管M3栅极-源极电压，VGS2为第四晶体管M4栅极-源极电压。需要说明的是，第二缓冲器所形成的正温度特性的失调电压与第二缓冲器所形成的正温度特性的失调电压大小相同。
将两个缓冲器形成的正温度特性的失调电压与负温度特性电压进行叠加，从而得到第一带隙基准电压：
其中，VEB1为第八晶体管M8的发射极-基极电压，R2为第二电阻，R4为第四电阻。
由于第六晶体管M6、第七晶体管M7和第十晶体管M10均为PMOS管，且尺寸相等，则三者的电流也相等，第八晶体管M8电流IM8和第九晶体管M9电流IM9为正温度电流，第二电阻R2中电流IR2为负温度电流，通过调节第二电阻R2的大小，可以得到与温度弱相关的电流：
其中，IM6第六晶体管M6电流，IM7第七晶体管M7电流，IM10第十晶体管M10电流，VEB1为第八晶体管M8的发射极-基极电压，VEB2为第九晶体管M9的发射极-基极电压，R1为第一电阻，R2为第二电阻，R4为第四电阻。
根据零温度电流对第一带隙基准电压进行高阶温度补偿，最终得到低温漂带隙基准电压：
其中，VEB1为第八晶体管M8的发射极-基极电压，VEB3为第十一晶体管M11的发射极-基极电压，R2为第二电阻，R4为第四电阻，R4为第五电阻，ΔVGS为正温度特性的失调电压。
综上所述，根据本发明实施例的低压基准电压产生电路，通过基准电流源模块分别向缓冲器模块和高阶温度补偿模块提供零温度电流，并向缓冲器模块提供负温度特性电压，缓冲器模块则根据零温度电流生成具有正温度特性的失调电压，并将失调电压与基准电流源模块提供的负温度特性电压进行叠加，以输出第一带隙基准电压，并通过高阶温度补偿模块根据零温度电流对第一带隙基准电压进行高阶温度补偿，以使缓冲器模块输出低温漂带隙基准电压。由此，不仅可以实现低温漂带隙基准电压的输出，还可以使低工作电压处于宽工作电压范围，同时还可以降低电路设计复杂度以及功耗消耗。
本发明的实施例还提供了一种芯片，包括上述的低压基准电压产生电路。
需要说明的是，在本申请中，上述芯片可以是ADC芯片，还可以是基准电压源芯片、开关电源芯片等可以产生基准电压的芯片，此处不作具体限制。
根据本发明实施例的芯片，通过上述的低压基准电压产生电路，不仅可以实现低温漂带隙基准电压的输出，还可以使低工作电压处于宽工作电压范围，同时还可以降低电路设计复杂度以及功耗消耗。
需要说明的是，在流程图中表示或在此以其他方式描述的逻辑和/或步骤，例如，可以被认为是用于实现逻辑功能的可执行指令的定序列表，可以具体实现在任何计算机可读介质中，以供指令执行***、装置或设备(如基于计算机的***、包括处理器的***或其他可以从指令执行***、装置或设备取指令并执行指令的***)使用，或结合这些指令执行***、装置或设备而使用。就本说明书而言，"计算机可读介质"可以是任何可以包含、存储、通信、传播或传输程序以供指令执行***、装置或设备或结合这些指令执行***、装置或设备而使用的装置。计算机可读介质的更具体的示例(非穷尽性列表)包括以下：具有一个或多个布线的电连接部(电子装置)，便携式计算机盘盒(磁装置)，随机存取存储器(RAM)，只读存储器(ROM)，可擦除可编辑只读存储器(EPROM或闪速存储器)，光纤装置，以及便携式光盘只读存储器(CDROM)。另外，计算机可读介质甚至可以是可在其上打印所述程序的纸或其他合适的介质，因为可以例如通过对纸或其他介质进行光学扫描，接着进行编辑、解译或必要时以其他合适方式进行处理来以电子方式获得所述程序，然后将其存储在计算机存储器中。
应当理解，本发明的各部分可以用硬件、软件、固件或它们的组合来实现。在上述实施方式中，多个步骤或方法可以用存储在存储器中且由合适的指令执行***执行的软件或固件来实现。例如，如果用硬件来实现，和在另一实施方式中一样，可用本领域公知的下列技术中的任一项或他们的组合来实现：具有用于对数据信号实现逻辑功能的逻辑门电路的离散逻辑电路，具有合适的组合逻辑门电路的专用集成电路，可编程门阵列(PGA)，现场可编程门阵列(FPGA)等。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。
在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系，除非另有明确的限定。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。

Claims (13)

1.一种低压基准电压产生电路，其特征在于，包括基准电流源模块、缓冲器模块和高阶温度补偿模块，其中，
所述基准电流源模块用于分别向所述缓冲器模块和所述高阶温度补偿模块提供零温度电流，并向所述缓冲器模块提供负温度特性电压；所述基准电流源模块包括：第六至第九晶体管、误差放大器、第一至第四电阻，第六晶体管的源极与第七晶体管的源极相连后连接到预设电源，所述第六晶体管的栅极与所述第七晶体管的栅极相连且具有第一节点；第八晶体管的发射极与所述第六晶体管的漏极相连且具有第二节点，所述第八晶体管的基极与集电极相连后接地；第一电阻的一端与所述第七晶体管的漏极相连且具有第三节点；第九晶体管的发射极与所述第一电阻的另一端相连，所述第九晶体管的基极与集电极相连后接地；所述误差放大器的正输入端与所述第三节点相连，所述误差放大器的负输入端与所述第二节点相连，所述误差放大器的输出端与所述第一节点相连后连接到所述缓冲器模块；第二电阻的一端与所述误差放大器的负输入端相连；第三电阻的一端与所述误差放大器的正输入端相连，所述第三电阻的另一端与所述第二电阻的另一端相连且具有第四节点，所述第四节点连接到所述缓冲器模块和第四电阻的一端，所述第四电阻的另一端接地；
所述缓冲器模块用于根据所述零温度电流生成具有正温度特性的失调电压，并将所述失调电压与所述负温度特性电压进行叠加，以输出第一带隙基准电压；
所述高阶温度补偿模块用于根据所述零温度电流对所述第一带隙基准电压进行高阶温度补偿，以使所述缓冲器模块输出低温漂带隙基准电压。
2.根据权利要求1所述的低压基准电压产生电路，其特征在于，所述缓冲器模块包括至少一个缓冲器。
3.根据权利要求2所述的低压基准电压产生电路，其特征在于，所述缓冲器为多个时，多个所述缓冲器级联。
4.根据权利要求2或3所述的低压基准电压产生电路，其特征在于，所述缓冲器包括：
第一晶体管，所述第一晶体管的源极连接到所述预设电源，所述第一晶体管的栅极与所述第一节点相连；
第二晶体管和第三晶体管，所述第二晶体管的源极与所述第三晶体管的源极相连后连接到所述第一晶体管的漏极，所述第二晶体管的栅极与所述第四节点相连，所述第三晶体管的栅极与漏极相连后作为所述缓冲器的级联输出端；
第四晶体管，所述第四晶体管的栅极与漏极相连后连接到所述第二晶体管的漏极，所述第四晶体管的源极接地；
第五晶体管，所述第五晶体管的栅极与所述第四晶体管的栅极相连，所述第五晶体管的漏极与所述第三晶体管的漏极相连，所述第五晶体管的源极接地。
5.根据权利要求4所述的低压基准电压产生电路，其特征在于，所述第一晶体管、所述第二晶体管和所述第三晶体管均为PMOS管，所述第四晶体管和所述第五晶体管均为NMOS管。
6.根据权利要求5所述的低压基准电压产生电路，其特征在于，所述第二晶体管、所述第三晶体管、所述第四晶体管和所述第五晶体管工作在亚阈值区。
7.根据权利要求5所述的低压基准电压产生电路，其特征在于，所述第二晶体管与所述第三晶体管的尺寸比例为1：M，所述第四晶体管与所述第五晶体管的尺寸比例为P：1，其中，M和P为大于1的正整数。
8.根据权利要求1所述的低压基准电压产生电路，其特征在于，所述第八晶体管与所述第九晶体管的发射极面积之比为1：N，其中，N为大于1的整数。
9.根据权利要求4所述的低压基准电压产生电路，其特征在于，所述高阶温度补偿模块包括：
第十晶体管，所述第十晶体管的源极连接到所述预设电源，所述第十晶体管的栅极与所述误差放大器的输出端相连；
第十一晶体管，所述第十一晶体管的发射极与所述第十晶体管的漏极相连且具有第五节点，所述第十一晶体管的集电极与基极相连后接地；
第五电阻，所述第五电阻的一端与所述第五节点相连，所述第五电阻的另一端与所述第二节点相连；
第六电阻，所述第六电阻的一端与所述第五节点相连，所述第六电阻的另一端与所述第三节点相连。
10.根据权利要求9所述的低压基准电压产生电路，其特征在于，所述第八晶体管、所述第九晶体管和所述第十一晶体管均为双极型晶体管。
11.根据权利要求9所述的低压基准电压产生电路，其特征在于，所述第六晶体管、所述第七晶体管和所述第十晶体管均为PMOS管，且尺寸相等。
12.根据权利要求10所述的低压基准电压产生电路，其特征在于，所述缓冲器模块输出的最终低温漂带隙基准电压根据所述第八晶体管的发射极-基极电压、所述第十一晶体管的发射极-基极电压、所述第二电阻的阻值、所述第四电阻的阻值、所述第五电阻的阻值以及所述第三晶体管的栅极-源极电压与所述第四晶体管的栅极-源极电压之差确定。
13.一种芯片，其特征在于，包括根据权利要求1-12中任一项所述的低压基准电压产生电路。
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