CN114335166A - 高电子迁移率晶体管hemt器件、晶圆、封装器件和电子设备 - Google Patents

高电子迁移率晶体管hemt器件、晶圆、封装器件和电子设备 Download PDF

Info

Publication number
CN114335166A
CN114335166A CN202011066567.0A CN202011066567A CN114335166A CN 114335166 A CN114335166 A CN 114335166A CN 202011066567 A CN202011066567 A CN 202011066567A CN 114335166 A CN114335166 A CN 114335166A
Authority
CN
China
Prior art keywords
hemt device
semiconductor layer
gate
layer
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202011066567.0A
Other languages
English (en)
Other versions
CN114335166B (zh
Inventor
张栋梁
朱剑云
王行
解峰
谢荣华
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Huawei Technologies Co Ltd
Original Assignee
Huawei Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Huawei Technologies Co Ltd filed Critical Huawei Technologies Co Ltd
Priority to CN202011066567.0A priority Critical patent/CN114335166B/zh
Priority to EP21874491.0A priority patent/EP4210111A4/en
Priority to PCT/CN2021/121501 priority patent/WO2022068835A1/zh
Publication of CN114335166A publication Critical patent/CN114335166A/zh
Application granted granted Critical
Publication of CN114335166B publication Critical patent/CN114335166B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1066—Gate region of field-effect devices with PN junction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

本申请适用于半导体技术领域，提供了一种高电子迁移率晶体管HEMT器件、晶圆、封装器件和电子设备，HEMT器件包括：衬底、氮化物外延层、栅极半导体结构、栅金属、源极结构和漏极结构；氮化物外延层设置在衬底上，栅极半导体结构、源极结构和漏极结构均设置在氮化物外延层的第一表面上；源极结构和漏极结构分布在栅极半导体结构两侧；栅极半导体结构包括第一半导体层和多个n型半导体，第一半导体层由p型氮化物生成且位于第一表面，多个n型半导***于第一半导体层和栅金属之间，沿与栅宽方向平行的方向间隔排布。第一半导体层可以分别与多个n型半导体形成带正电的空间电荷区，以调节栅金属与栅极半导体结构的界面电场，从而抑制栅极泄漏电流。

Description

高电子迁移率晶体管HEMT器件、晶圆、封装器件和电子设备
技术领域
本申请涉及半导体技术领域，尤其涉及一种高电子迁移率晶体管HEMT器件、晶圆、封装器件和电子设备。
背景技术
随着半导体技术的不断发展，需要不断降低功率半导体器件的功率损耗以满足现有的使用需求。传统的硅(Si)器件的性能已基本达到Si材料的物理极限，氮化镓(GaN)材料作为更具优势的半导体材料，成为了新型功率半导体器件的候选。
在现有技术中，新型功率半导体器件中的常关型氮化镓开关器件，可以是采用p型GaN或p型氮化铝镓(AlGaN)制造的高电子迁移率晶体管(high electron mobilitytransistor，HEMT)器件，如图1所示，HEMT器件自下向上可以包括：衬底层、成核层、缓冲层、沟道层和势垒层。而且，势垒层上设置有栅极半导体结构，栅极半导体结构可以由GaN或AlGaN形成的p型半导体层组成，在栅极半导体结构上还设置有栅金属。另外，在栅极半导体结构两侧可以设置源极和漏极。
但是，针对现有技术的HEMT器件，在栅金属处于正向偏置时，即使栅金属与栅极半导体结构的p型半导体层之间的肖特基结处于反偏状态，但HEMT器件仍存在较大的栅极泄漏电流的问题。
发明内容
本申请提供一种HEMT器件、晶圆、封装器件和电子设备，在对p型HEMT器件的特性参数影响较小的前提下(如HEMT器件的阈值电压仅发生了0.05伏特(V)至0.1V的电压漂移)，有效地降低HEMT器件的栅极泄漏电流的问题(如相同栅压下，栅极泄漏电流降低了1倍以上，如5至100倍)。
为达到上述目的，本申请采用如下技术方案：
第一方面，提供一种高电子迁移率晶体管HEMT器件，包括：衬底、氮化物外延层、栅极半导体结构、栅金属、源极结构和漏极结构；
其中，所述氮化物外延层设置在所述衬底上，所述栅极半导体结构设置在所述氮化物外延层的第一表面上，所述第一表面为所述氮化物外延层的远离所述衬底的表面；
所述源极结构和所述漏极结构设置在所述第一表面上，且分布在所述栅极半导体结构两侧；
所述栅极半导体结构包括：第一半导体层，所述第一半导体层由p型氮化物生成，所述第一半导体层位于所述第一表面上；
所述栅极半导体结构还包括：多个n型半导体，多个所述n型半导***于所述第一半导体层和所述栅金属之间，且多个所述n型半导体沿同一方向间隔排布，多个所述n型半导体的排布方向与所述栅极半导体结构的栅宽方向平行。
在势垒层上设置第一半导体层和交替排布在第一半导体层表面的多个n型半导体，每个n型半导体均可以与接触的第一半导体层形成PN结，从而可以通过PN结的空间电荷区对栅极金属与半导体之间的电场分布进行调整，减小栅金属与栅极半导体结构之间的载流子跃迁几率，降低HEMT器件的栅极泄漏电流，提高HEMT器件的栅极耐压能力。
同时，沿势垒层向栅金属方向，HEMT器件的栅极半导体结构中可以仅包含第一半导体层，通过仅包含第一半导体层的区域，可以获得与常规p型HEMT结构更接近的阈值电压、跨导、导通阻抗等特性参数，从而降低栅结构的改变对HEMT器件特性参数的影响。
在第一方面的第一种可能的实现方式中，所述第一半导体层包括多个第一凸起部，多个所述n型半导体设置在所述第一半导体层内，且两两所述n型半导体之间由所述第一凸起部间隔。
通过设置多个第一凸起部，使得栅金属与第一凸起部相接触，也即是栅金属与p型半导体相接触，可以减少多个n型半导体对HEMT器件特性的影响。而且，多个第一凸起部与多个n型半导体可以在水平方向形成横向的PN结，可以通过每个第一凸起部两侧的n型半导体对第一凸起部内的载流子进行耗尽，从而可以减少栅极半导体结构中的泄漏电流。
基于第一方面的上述第一种可能的实现方式，在第一方面的第二种可能的实现方式中，至少一个所述n型半导体靠近所述栅金属的表面与至少一个所述第一凸起部靠近所述栅金属的表面共面。
至少一个n型半导体靠近栅金属的表面，与至少一个第一凸起部靠近栅金属的表面共面，使得栅极半导体结构的电场可以均匀分布，避免电场集中对抑制栅极泄漏电流的效果造成影响。
基于第一方面的上述任意一种可能的实现方式，在第一方面的第三种可能的实现方式中，所述栅极半导体结构还包括：第二半导体层，所述第二半导体层由p型氮化物生成；所述第二半导体层位于所述栅金属靠近所述第一半导体层的一面。
通过添加第二半导体层，可以进一步对栅极半导体结构的电场进行优化，避免电场集中对抑制栅极泄漏电流的效果造成影响。而且，由于刻蚀工艺会加剧第一半导体层和多个n型半导体的侧壁漏电，通过添加第二半导体层，可以通过第二半导体层优化第一半导体层和多个n型半导体的侧壁漏电，从而降低HEMT器件的栅极泄漏电流。
在第一方面的第四种可能的实现方式中，所述栅金属包括多个第二凸起部，多个所述n型半导体设置在所述栅金属内，且两两所述n型半导体之间由所述第二凸起部间隔。
通过在多个n型半导体之间填充栅金属的第二凸起部，无需向多个n型半导体之间填充其他材料，仅通过金属沉积工艺即可实现，可以简化制造HEMT器件的工艺流程，还可以降低制造HEMT器件的成本。
在第一方面的第五种可能的实现方式中，多个所述n型半导体之间填充绝缘介质。
通过在多个n型半导体之间填充绝缘介质，由于绝缘介质不导电，可以降低相邻的n型半导体之间的栅极泄漏电流。
基于第一方面的上述任意一种可能的实现方式，在第一方面的第六种可能的实现方式中，多个所述n型半导体等间距间隔排布。
通过等间距排布各个n型半导体，使得栅极半导体结构的电场可以均匀排布，避免电场集中对抑制栅极泄漏电流的效果造成影响。而且，多个n型半导体等间距间隔排布，使得每个n型半导体在HEMT器件中能够发挥相同或相近的作用，从而可以提高HEMT器件的在导通电压和导通电阻等多个方面的均一性。
而且，通过对栅极中n型半导体的形状和大小进行调整，改善n型半导体对栅极半导体结构的电场的影响，降低栅极区域电场，从而进一步降低HEMT器件的栅极泄漏电流，同时减小n型半导体对HEMT器件的特性参数的影响。
第二方面，提供一种HEMT器件，包括：衬底、氮化物外延层、栅极半导体结构、栅金属、源极结构和漏极结构；
其中，所述氮化物外延层设置在所述衬底上，所述栅极半导体结构设置在所述氮化物外延层的第一表面上，所述第一表面为所述氮化物外延层的远离所述衬底的表面；
所述源极结构和所述漏极结构设置在所述第一表面上，且分布在所述栅极半导体结构两侧；
所述栅极半导体结构包括：第一半导体层，所述第一半导体层由p型氮化物生成，所述第一半导体层位于所述第一表面上；
所述栅极半导体结构还包括：第二半导体层，所述第二半导体层为p型半导体层、n型半导体层或非故意掺杂的半导体层，所述第二半导体层位于所述栅金属靠近所述第一半导体层的一面；
所述第二半导体层的禁带宽度大于所述第一半导体层的禁带宽度，或者，所述第二半导体层的总极化强度大于所述第一半导体层的总极化强度。
通过在势垒层上设置叠层栅结构的HEMT器件，使得距离栅金属越近的部分的禁带宽度增加，从而提高金属与半导体之间的肖特基势垒高度，也即是提高栅金属与第二半导体层之间的肖特基势垒高度，减小栅金属与第二半导体层之间的载流子跃迁几率，同时与第一半导体层相比，第二半导体层的总极化强度更大，从而在第二半导体层内引入带正电的极化电荷可以调节栅金属与第二半导体层界面处的电场，进一步减小栅金属与第二半导体层之间的载流子跃迁几率，降低HEMT器件的栅极泄漏电流，提高栅极半导体结构的耐压能力。
在第二方面的第一种可能的实现方式中，所述第二半导体层由含铝组分的氮化物生成。
通过在第二半导体层中添加铝组分，可以提高第二半导体层的禁带宽度，从而可以提高金属与半导体之间的肖特基势垒高度，也即是提高栅金属与第二半导体层之间的肖特基势垒高度，进而可以减小栅金属与第二半导体层之间的载流子跃迁几率，降低HEMT器件的栅极泄漏电流。
基于第二方面的上述第一种可能的实现方式，在第二方面的第二种可能的实现方式中，所述第一半导体层由含铝组分的氮化物生成；
其中，所述第一半导体层的铝组分小于所述第二半导体层的铝组分。
通过在第一半导体层和第二半导体层中均添加铝组分，且第二半导体层的铝组分大于或等于第一半导体层的铝组分，可以在第一半导体层通过铝组分提高禁带宽度的基础上，进一步通过第二半导体层的铝组分提高禁带宽度，从而可以进一步减小栅金属与第二半导体层之间的载流子跃迁几率，降低HEMT器件的栅极泄漏电流。
当第二半导体层与第一半导体层材料组分不同时，可以通过调整第二半导体层中不同材料(如铝材料)所占的组分，提高第二半导体层的禁带宽度，可以有效提高栅金属与栅极半导体结构之间的肖特基势垒高度，或在第二半导体层中引入带正电的极化电荷，从而进一步减少栅极处于正偏时栅金属和栅极半导体结构之间的载流子跃迁几率，降低HEMT器件的栅极漏电流，提高HEMT器件的栅极耐压能力。
基于第二方面的上述第一种或第二种可能的实现方式，在第二方面的第三种可能的实现方式中，所述第二半导体层中的铝组分为均匀分布的；
或者，所述第二半导体层中的铝组分沿着从所述栅金属至所述第一半导体层的方向，由高到低的渐变分布；
或者，所述第二半导体层中的铝组分沿着从所述栅金属至所述第一半导体层的方向，由高到低的梯度分布。
通过均匀分布、渐变分布或梯度分布的方式设置第二半导体层中的铝组分，可以降低栅极半导体结构的电场峰值，对电场进行优化，避免电场集中对抑制栅极泄漏电流的效果造成影响。而且，在生成第二半导体层的过程中，受到铝组分分布方式的影响，晶格失配现象降低，从而可以提高生成的第二半导体层的质量。
基于第二方面的上述任意一种可能的实现方式，在第二方面的第四种可能的实现方式中，所述第二半导体层的掺杂浓度为均匀分布的；
或者，所述第二半导体层的掺杂浓度沿着从所述栅金属至所述第一半导体层的方向，由低到高的渐变分布；
或者，所述第二半导体层的掺杂浓度沿着从所述栅金属至所述第一半导体层的方向，由低到高的梯度分布。
通过对第二半导体层的掺杂浓度按照均匀分布、渐变分布或梯度分布的方式进行调整，可以缓和第一半导体层与第二半导体层界面处的电场，降低电场峰值，使得电场分布更均匀，避免电场集中对抑制栅极泄漏电流的效果造成影响。
第三方面，提供一种HEMT器件，包括：衬底、氮化物外延层、栅极半导体结构、栅金属、源极结构和漏极结构；
其中，所述氮化物外延层设置在所述衬底上，所述栅极半导体结构设置在所述氮化物外延层的第一表面上，所述第一表面为所述氮化物外延层的远离所述衬底的表面；
所述源极结构和所述漏极结构设置在所述第一表面上，且分布在所述栅极半导体结构两侧；
所述栅极半导体结构包括：第一半导体层，所述第一半导体层由p型氮化物生成，所述第一p型半导体层设置在所述第一表面上；
所述栅极半导体结构还包括：第二半导体层和第三半导体层，所述第二半导体层由n型氮化物或非故意掺杂的氮化物生成，所述第三半导体层由p型氮化物生成；
所述第三半导体层位于所述栅金属靠近所述第一半导体层的一面，所述第二半导体层位于所述第一半导体层和所述第三半导体层之间，所述第一半导体、所述第二半导体和所述第三半导体形成PNP栅极半导体结构。
通过在势垒层上设置氮化物类型的PNP栅极半导体结构，PNP栅极半导体结构中的第二半导体层中的n型氮化物可以与第一半导体层和第三半导体层的p型氮化物相互作用，在第二半导体层区域形成正电的空间电荷区，排斥栅金属中的空穴进入栅极的PNP结构，从而降低栅极漏电流。
而且，在栅极处于高电平时，带正电的空间电荷区能够降低栅金属与第三半导体层之间的界面电场，从而降低栅金属与栅极半导体结构之间的载流子跃迁几率，进而减小HEMT器件的栅极漏电流，提高HEMT器的可靠性。
另外，PNP结构中的第一半导体层与势垒层相接触，第一半导体层中被诱导出的带负电的极化电荷，可以补充势垒层中带正电的极化电荷，从而可以降低沟道层中二维电子气的浓度，使得HEMT器件可以形成常关状态。
在第三方面的第一种可能的实现方式中，所述第三半导体层的掺杂浓度，小于或等于所述第一半导体层的掺杂浓度，所述第三半导体层的掺杂浓度为均匀的、渐变的或梯度变化的，所述第二半导体层的掺杂浓度为均匀的、渐变的、梯度变化的或非故意掺杂的。
通过调整第一半导体层、第二半导体层和第三半导体层的掺杂浓度，可以缓和第一半导体层与第二半导体层界面处的电场、以及第二半导体层与第三半导体层界面处的电场，降低电场峰值，使得电场分布更均匀，避免电场集中对抑制栅极泄漏电流的效果造成影响。
基于第一方面、第二方面和第三方面中的任意一种可能的实现方式，在第一种可能的实现方式中，所述衬底由异质外延衬底或同质外延衬底生成，所述异质外延衬底为硅材料、蓝宝石或碳化硅材料，所述同质外延衬底为氮化镓材料。
通过采用不同的衬底，可以优化在衬底上生长的外延层的质量，从而可以提高HEMT器件的性能。
基于第一方面、第二方面和第三方面中的任意一种可能的实现方式，在第二种可能的实现方式中，所述氮化物外延层包括：设置在所述衬底上的成核层、设置在所述成核层上的缓冲层、设置在所述缓冲层上的沟道层、以及设置在所述沟道层上的势垒层；
所述成核层由氮化铝材料生成，所述缓冲层由氮化铝镓材料或氮化镓材料生成，所述沟道层由未掺杂的氮化镓材料生成，所述势垒层由氮化铝镓材料、氮化铝铟材料、或者氮化铝铟镓材料生成。
通过采用不同的材料生成成核层、缓冲层、沟道层和势垒层等多个外延层，可以优化各个外延层的质量，从而可以提高HEMT器件的性能。
基于第一方面、第二方面和第三方面中的任意一种可能的实现方式，在第三种可能的实现方式中，所述源极结构和所述漏极结构对称分布在所述栅极半导体结构两侧。
通过对称设置源极结构和漏极结构的方式，使得HEMT器件在关断时具有双向耐压关断的功能，从而可以提高HEMT器件的安全性。
基于第一方面、第二方面和第三方面中的任意一种可能的实现方式，在第四种可能的实现方式中，所述第一半导体层或第二半导体层由氮化镓材料、氮化铝镓材料、氮化铟镓材料、氮化铟铝材料或氮化铟铝镓材料生成。
通过采用不同材料生成第一半导体层和/或第二半导体层，可以提高第一半导体层和/或第二半导体层的禁带宽度，从而可以金属与半导体之间的肖特基势垒高度，减小栅金属与第二半导体层之间，或栅金属与第一半导体层之间的载流子跃迁几率，降低HEMT器件的栅极泄漏电流，提高栅极半导体结构的耐压能力。
第四方面，提供一种晶圆，所述晶圆中包括如第一方面、第二方面和第三方面中任一所述的HEMT器件。
第五方面，提供一种封装器件，所述封装器件包括如第一方面、第二方面和第三方面中任一所述的HEMT器件。
通过在封装器件中添加第一方面、第二方面和第三方面中任一所述的HEMT器件，在HEMT器件具备降低栅极泄漏电流的基础上，可以降低封装器件的功耗。
第六方面，提供一种电子设备，所述电子设备包括如第一方面、第二方面和第三方面中任一所述的HEMT器件。
通过在电子设备中添加第一方面、第二方面和第三方面中任一所述的HEMT器件，在HEMT器件具备降低栅极泄漏电流的基础上，可以降低电子设备的功耗。
第七方面，提供一种电子设备，所述电子设备包括：充电集成电路、有线充电接口和至少一个如第一方面、第二方面和第三方面中任一所述的HEMT器件，至少一个所述HEMT器件包括：第一HEMT器件；
所述第一HEMT器件的栅极结构与所述充电集成电路的第一控制端连接，所述第一开关器件的漏极结构与所述有线充电接口连接，所述第一开关器件的源极结构与所述充电集成电路的输入端连接；
所述充电集成电路的输出端与所述电池连接。
通过在电子设备中添加第一方面、第二方面和第三方面中任一所述的HEMT器件，在HEMT器件具备降低栅极泄漏电流的基础上，在采用有线充电的方式进行充电的过程中，可以降低充电过程中的功耗。而且，在HEMT器件具备双向耐压关断功能的基础上，可以提高电子设备进行有线充电的安全性。
在第七方面的第一种可能的实现方式中，所述电子设备还包括：无线接收集成电路、无线充电线圈，至少一个所述HEMT器件还包括：第二HEMT器件；
所述第二HEMT器件的栅极结构与所述充电集成电路的第二控制端连接，所述第二HEMT器件的漏极结构通过所述无线接收集成电路与所述无线充电线圈连接，所述第二HEMT器件的源极结构与所述充电集成电路的输入端连接。
通过在电子设备中添加第一方面、第二方面和第三方面中任一所述的HEMT器件，在HEMT器件具备降低栅极泄漏电流的基础上，在采用无线充电的方式进行充电的过程中，可以降低充电过程中的功耗。而且，在HEMT器件具备双向耐压关断功能的基础上，可以提高电子设备进行无线充电的安全性。
附图说明
图1是现有技术中的一种HEMT器件的剖面示意图；
图2是本申请实施例提供的一种HEMT器件所涉及的***架构示意图；
图3A是本申请实施例提出的一种封装器件的示意图；
图3B是本申请实施例提出的一种封装器件的表面植球排布示意图；
图4A是现有技术中的一种HEMT器件的结构示意图；
图4B是现有技术中的一种HEMT器件中栅极P型层的掺杂浓度分布示意图；
图5A是本申请实施例提供的一种HEMT器件的剖面示意图；
图5B是本申请实施例提供的一种HEMT器件的俯视示意图；
图5C是本申请实施例提供的一种制造HEMT器件的工艺流程图；
图5D是本申请实施例提供的一种制造HEMT器件时HEMT器件的结构示意图；
图5E是本申请实施例提供的一种制造HEMT器件时HEMT器件的结构示意图；
图5F是本申请实施例提供的一种制造HEMT器件时HEMT器件的结构示意图；
图5G是本申请实施例提供的一种制造HEMT器件时HEMT器件的结构示意图；
图5H是本申请实施例提供的一种制造HEMT器件时HEMT器件的结构示意图；
图5I是本申请实施例提供的一种制造HEMT器件时HEMT器件的结构示意图；
图5J是本申请实施例提供的一种制造HEMT器件时HEMT器件的结构示意图；
图5K是本申请实施例提供的一种制造HEMT器件时HEMT器件的结构示意图；
图5L是本申请实施例提供的一种制造HEMT器件时HEMT器件的结构示意图；
图5M是本申请实施例提供的一种制造HEMT器件时HEMT器件的结构示意图；
图5N是本申请实施例提供的一种制造HEMT器件时HEMT器件的结构示意图；
图5O是本申请实施例提供的一种HEMT器件仿真结构的标号示意图；
图5P是本申请实施例提供的一种HEMT器件的阈值电压的仿真曲线图；
图5Q是本申请实施例提供的一种HEMT器件的栅极漏电流的仿真曲线图；
图5R是本申请实施例提供的一种HEMT器件的栅极耐压的仿真曲线图；
图6A是本申请实施例提供的一种栅极图形化的HEMT器件的结构示意图；
图6B是本申请实施例提供的一种栅极图形化的HEMT器件的俯视示意图；
图6C是本申请实施例提供的一种栅极图形化的HEMT器件的剖面示意图；
图6D是本申请实施例提供的一种栅极图形化的HEMT器件的剖面示意图；
图6E是本申请实施例提供的一种栅极图形化的HEMT器件的剖面示意图；
图6F是本申请实施例提供的一种制造栅极图形化的HEMT器件的工艺流程图；
图6G是本申请实施例提供的一种制造栅极图形化的HEMT器件时HEMT器件的结构示意图；
图6H是本申请实施例提供的一种制造栅极图形化的HEMT器件时HEMT器件的结构示意图；
图6I是本申请实施例提供的一种制造栅极图形化的HEMT器件时HEMT器件的结构示意图；
图6J是本申请实施例提供的一种制造栅极图形化的HEMT器件时HEMT器件的结构示意图；
图6K是本申请实施例提供的一种制造栅极图形化的HEMT器件时HEMT器件的结构示意图；
图6L是本申请实施例提供的一种栅极图形化的HEMT器件仿真结构的标号示意图；
图6M是本申请实施例提供的一种栅极图形化的HEMT器件仿真结构的标号示意图；
图6N是本申请实施例提供的一种栅极图形化的HEMT器件的阈值电压的仿真曲线图；
图6O是本申请实施例提供的一种栅极图形化的HEMT器件的栅极漏电流的仿真曲线图；
图6P是本申请实施例提供的一种栅极图形化的HEMT器件的栅极耐压的仿真曲线图；
图7A是本申请实施例提供的另一种栅极图形化的HEMT器件的结构示意图；
图7B是本申请实施例提供的另一种栅极图形化的HEMT器件的俯视示意图；
图7C是本申请实施例提供的另一种栅极图形化的HEMT器件的剖面示意图；
图7D是本申请实施例提供的另一种栅极图形化的HEMT器件的剖面示意图；
图7E是本申请实施例提供的另一种栅极图形化的HEMT器件的剖面示意图；
图7F是本申请实施例提供的另一种制造栅极图形化的HEMT器件的工艺流程图；
图7G是本申请实施例提供的另一种制造栅极图形化的HEMT器件时HEMT器件的结构示意图；
图7H是本申请实施例提供的另一种制造栅极图形化的HEMT器件时HEMT器件的结构示意图；
图7I是本申请实施例提供的另一种制造栅极图形化的HEMT器件时HEMT器件的结构示意图；
图7J是本申请实施例提供的另一种制造栅极图形化的HEMT器件时HEMT器件的结构示意图；
图7K是本申请实施例提供的另一种制造栅极图形化的HEMT器件时HEMT器件的结构示意图；
图8A是本申请实施例提供的又一种栅极图形化的HEMT器件的结构示意图；
图8B是本申请实施例提供的又一种栅极图形化的HEMT器件的俯视示意图；
图8C是本申请实施例提供的又一种栅极图形化的HEMT器件的剖面示意图；
图8D是本申请实施例提供的又一种栅极图形化的HEMT器件的剖面示意图；
图8E是本申请实施例提供的又一种栅极图形化的HEMT器件的剖面示意图；
图8F是本申请实施例提供的又一种制造栅极图形化的HEMT器件的工艺流程图；
图9A是本申请实施例提供的另一种HEMT器件的剖面示意图；
图9B是本申请实施例提供的另一种HEMT器件的俯视示意图；
图9C是本申请实施例提供的另一种HEMT器件中一种第二半导体层的Al组分变化示意图；
图9D是本申请实施例提供的另一种HEMT器件中另一种第二半导体层的Al组分变化示意图；
图9E是本申请实施例提供的另一种HEMT器件中又一种第二半导体层的Al组分变化示意图；
图9F是本申请实施例提供的另一种制造HEMT器件的工艺流程图；
图9G是本申请实施例提供的另一种制造HEMT器件时HEMT器件的结构示意图；
图9H是本申请实施例提供的另一种制造HEMT器件时HEMT器件的结构示意图；
图9I是本申请实施例提供的另一种制造HEMT器件时HEMT器件的结构示意图；
图9J是本申请实施例提供的另一种制造HEMT器件时HEMT器件的结构示意图；
图9K是本申请实施例提供的另一种HEMT器件仿真结构的标号示意图；
图9L是本申请实施例提供的另一种HEMT器件的阈值电压的仿真曲线图；
图9M是本申请实施例提供的另一种HEMT器件的栅极漏电流的仿真曲线图；
图9N是本申请实施例提供的另一种HEMT器件的栅极耐压的仿真曲线图。
具体实施方式
以下描述中，为了说明而不是为了限定，提出了诸如特定***结构、技术之类的具体细节，以便透彻理解本申请实施例。然而，本领域的技术人员应当清楚，在没有这些具体细节的其它实施例中也可以实现本申请。在其它情况中，省略对众所周知的电路以及方法的详细说明，以免不必要的细节妨碍本申请的描述。
以下实施例中所使用的术语只是为了描述特定实施例的目的，而并非旨在作为对本申请的限制。如在本申请的说明书和所附权利要求书中所使用的那样，单数表达形式“一个”、“所述”、“上述”和“该”旨在也包括例如“一个或多个”这种表达形式，除非其上下文中明确地有相反指示。
图2是本申请实施例提供的一种HEMT器件所涉及的***架构示意图，作为示例而非限定，参见图2，该***架构可以包括：电池201、电池保护金属氧化物半导体(metal-oxide-semiconductor，MOS)管202、充电集成电路(integrated circuit，IC)203、过压保护开关204、转换开关205、通用串行总线(universal serial bus，USB)Type C接口206、无线接收IC207和无线充电线圈208。
其中，过压保护开关204和转换开关205均可以由本申请实施例提供的HEMT器件构成。过压保护开关204中HEMT器件的漏极D与USB Type C接口206连接，HEMT器件的源极S与充电IC203的输入端IN连接，HEMT器件的栅极G与充电IC203的第一过压保护端口OVPG1连接。
而且，转换开关205中HEMT器件的漏极D与无线接收IC207的输出端连接，HEMT器件的源极S与充电IC203的输入端IN连接，HEMT器件的栅极G与充电IC203的第二过压保护端口OVPG2连接。
另外，充电IC203的输出端OUT通过电池保护MOS管202与电池201连接，无线接收IC207的输入端与无线充电线圈208的输出端连接。
需要说明的是，本申请实施例所提供HEMT器件应用在上述过压保护开关204和转换开关205时，需要将HEMT器件的源极S和漏极D基本对称地排布在栅极G两侧，以实现HEMT器件的双向耐压功能。但是，本申请实施例提供的HEMT器件的源极S和漏极D可以对称排布在栅极G两侧，也可以非对称的排布在栅极G两侧，本申请实施例对HEMT器件的源极S和漏极D的排布位置不做限定。
上述***架构中包括用于有线充电的USB Type C接口206，也包括用于无线充电的无线接收IC207和无线充电线圈208，则在为电池201充电的过程中，可以采用有线充电的方式，也可以采用无线充电的方式。
在采用有线充电的方式进行充电的过程中，充电IC203的第一过压保护端口OVPG1可以输出高电平，则过压保护开关204中HEMT器件的栅极G可以接收该高电平信号，使得过压保护开关204中的HEMT器件导通，从而可以通过USB Type C接口206为电池201进行充电。
而且，充电IC203的第二过压保护端口OVPG2可以输出低电平，转换开关205中HEMT器件的栅极G可以接收该低电平信号，使得转换开关205中的HEMT器件关断，则可以防止流过过压保护开关204的充电电流倒灌进入转换开关205和无线接收IC207。
当USB Type C接口206的电压出现浪涌现象时，充电IC203的第一过压保护端口OVPG1可以输出低电平，则过压保护开关204中HEMT器件的栅极G可以根据该低电平关断HEMT器件，则可以防止出现的浪涌电压对充电IC203造成损毁。
在采用无线充电的方式进行充电的过程中，充电IC203的第二过压保护端口OVPG2可以输出高电平，则转换开关205中HEMT器件的栅极G可以接收该高电平信号，使得转换开关205中的HEMT器件导通，从而可以通过无线接收IC207和无线充电线圈208为电池201进行充电。
而且，充电IC203的第一过压保护端口OVPG1可以输出低电平，过压保护开关204中HEMT器件的栅极G可以接收该低电平信号，使得过压保护开关204中的HEMT器件关断，则可以防止流过转换开关205的充电电流倒灌进入过压保护开关204和USB Type C接口206。
需要说明的是，在实际应用中，现有用于驱动过压保护开关204和转换开关205的电流较小，则为了使HEMT器件与现有的驱动电路相兼容，通常要求HEMT器件的栅极泄漏电流极小，而且栅极具有较高的耐压能力，以使上述***架构能够正常驱动HEMT器件。而且，对于HEMT器件的阈值电压也需要保持在1至3V之间，也即是，上述***架构中的HEMT器件的阈值电压、导通电阻等特性与相同尺寸的常规p型氮化镓HEMT器件接近。另外，对于HEMT器件的源极S与栅极G之间、以及漏极D与栅极G之间，也要求有一定的耐压能力，以保证HEMT器件不存在器件击穿造成的器件可靠性的问题。
另外，上述***架构可以应用在手持电子设备的充电场景中，例如，可以应用在对手机或平板电脑进行充电的场景中，本申请实施例对上述***架构的应用场景不做限定。
而且，本申请实施例提供的HEMT器件不但可以应用在上述***架构中，还可以应用在对能源产品或无线开关产品进行充电的***架构中。例如，可以适用在对终端适配器进行充电的场景中，本申请实施例对HEMT器件应用的***架构和场景也不做限定。
进一步地，在实际应用中，可以通过晶圆级芯片封装(WLCSP)工艺对HEMT器件进行封装，得到封装后的HEMT器件。相应的，可以将封装后的HEMT器件应用在上述***架构中，作为过压保护开关或转换开关。
参见图3A和图3B，图3A是本申请实施例提出的一种封装器件的示意图，图3B是简化的封装器件的表面植球排布示意图。如图3A所示，封装器件自下向上可以包括背面涂层301和包含器件特征结构的半导体层302，半导体层302中的各个器件特征结构可以组成HEMT器件，使得封装器件在HEMT器件具备降低栅极泄漏电流的基础上，可以降低封装器件的功耗。
而且，在半导体层302与背面涂层301的相对的另一面设置有表面植球303，表面植球303可以通过半导体层302中的凸块下金属层(under-bump metallization，UBM)及各个互连金属层分别与HEMT器件的栅极、源极或漏极相连接。表面植球303与半导体层302具体如何连接可以参见现有技术的实现。
例如，封装器件的高度可以约为0.5mm(毫米)，其中，背面涂层301约为0.04mm，半导体层302的厚度约为0.25mm，表面植球303的高度约为0.2mm，封装器件的高度仅为现有的塑封器件的一半高度。而且，封装器件的热阻约为30摄氏度每瓦特(℃/W)，与塑封器件相比，封装器件的散热效果也优于相同尺寸的塑封器件。
而且，参见图3B，图3B中示出的是2mm*2mm的25球排布方式，表面植球303采用5*5的排布方式，通过对表面植球303的分布进行设置，可以减小后端互连金属与HEMT器件之间的寄生电阻。具体地，从左向右的第一列均为HEMT器件的漏极所对应的表面植球303(D)，第二列均为HEMT器件的源极所对应的表面植球303(S)，第三列仅保留第一排和第五排的表面植球303，第三列第一排为HEMT器件的栅极所对应的表面植球303(G)，第三列第五排为HEMT器件的衬底所对应的表面植球303(Sub)，与第一列和第二列类似的，第四列均为HEMT器件的漏极所对应的表面植球303(D)，第五列均为HEMT器件的源极所对应的表面植球303(S)。
另外，半导体层302中设置有HEMT器件，半导体层302中自下向上可以包括：衬底、氮化镓外延层、HEMT器件的源极、HEMT器件的漏极、HEMT器件的栅极、HEMT器件的衬底电极、绝缘钝化层、互连金属层、中间介质层和UBM等。其中，氮化镓外延层、以及HEMT器件的源极、HEMT器件的漏极、HEMT器件的栅极和HEMT器件的衬底电极用于生成HEMT器件特征结构，而且生成的HEMT器件可以基于Si衬底生成；绝缘钝化层用于钝化势垒层表面，并使得HEMT器件的源极、漏极、栅极及衬底电极之间形成电绝缘，互连金属层用于连接HEMT器件的各个电极、UBM和表面植球303，UBM用于设置表面植球303。
进一步地，半导体层302中可以设置有大量的周期性排布的、尺寸为微米量级的HEMT器件，每个HEMT器件可以包括：栅极、漏极、源极和衬底电极，每个HEMT器件的栅极、源极、漏极和衬底电极均可以通过互连金属层与UBM连接，从而通过UBM与表面植球303相连接。
基于上述HEMT器件所涉及的***架构、以及封装器件，现有技术中针对图1所示的HEMT器件，提出一种能够降低栅极漏电、提高栅极耐压的HEMT器件，参见图4A和图4B，图4A是本申请实施例提供的一种HEMT器件的结构示意图，图4B是本申请实施例提供的一种HEMT器件中栅极P型层的掺杂浓度分布示意图，如图4A所示，HEMT器件自下向上可以包括：衬底层401、过渡层402、缓冲层403、沟道层404、势垒层405和设置在势垒层之上的栅极G、源极S和漏极D，而且，HEMT器件还可以包括设置在势垒层之上、并且设置在源极与栅极之间、以及漏极与栅极之间的钝化层406。其中，栅极G自下向上可以包括第一p型半导体层407、第二p型半导体层408、n型半导体层409和栅介质层410。而且，在栅极介质层410上设置有栅金属层411。
参见图4B，图4B中左侧示出的是第一p型半导体层407的掺杂浓度，右侧示出的是第二p型半导体层408的掺杂浓度，第一p型半导体层407的掺杂浓度保持均匀分布，且大于掺杂浓度梯度降低的第二p型半导体层409的最大掺杂浓度。
但是，如图4A所示的HEMT器件尽管可以降低HEMT器件的栅极泄漏电流，但是对HEMT器件的阈值电压、跨导和导通阻抗等特性参数影响较大，进而影响HEMT器件的开关特性及导通损耗。
基于上述问题，本申请实施例提出了一种能够降低栅极漏电、提高栅极耐压的HEMT器件，参见图5A和图5B，图5A是本申请实施例提供的一种HEMT器件的剖面示意图，图5B是本申请实施例提供的一种HEMT器件的俯视示意图，如图5A所示，该HEMT器件自下向上可以包括：衬底501、在衬底501上外延的成核层502、在成核层501上外延的缓冲层503、在缓冲层503上外延的沟道层504、以及在沟道层504上外延的势垒层505。
其中，衬底501可以由Si、蓝宝石或碳化硅(SiC)等材料生成；成核层502可以由AlN(氮化铝)生成；缓冲层503可以由高阻抗的GaN生成，也可以由AlGaN生成；沟道层504可以由未故意掺杂的GaN生成；势垒层505可以由AlGaN生成，也可以由氮化铟铝(InAlN)等氮铝化物生成，以便与沟道层504可以形成异质结。
而且，如图5所示的HEMT器件的成核层502、缓冲层503、沟道层504和势垒层505可以组成HEMT器件的氮化物外延层，该氮化物外延层可以是III-V族氮化物生成的氮化物外延层。
需要说明的是，沟道层504和势垒层505在受到自发极化电场和压电极化电场的影响下，可以在异质结处诱导出大量的极化电荷，从而在沟道层504一侧产生大量的自由电子，基于极化电场造成的能带弯曲，使得产生的自由电子束缚在异质结处的势阱中，从而在异质结界面处形成高浓度的面电荷，也即是二维电子气(two dimensional electron gas，2DEG)。
而且，在势垒层505上自下向上还可以依次包括：由第一半导体层506、第二半导体层507和第三半导体层508组成的栅极半导体结构、以及设置在栅极半导体结构上的栅金属509。其中，第一半导体层506和第三半导体层508可以由p型氮化物生成，形成p型半导体层；栅金属509与栅极半导体结构中的第三半导体层508可以采用欧姆接触，也可以采用肖特基接触。
其中，第一半导体层506、第二半导体层507或第三半导体层508可以由GaN、AlGaN、氮化铟镓(InGaN)、InAlN或氮化铟铝镓(InAlGaN)等氮化物生成，本申请实施例对此不做限定。例如，第一半导体层506可以由AlxGa1-xN生成，其中，0≤x≤1。而且，第一半导体层506的p型掺杂浓度可以为1e17～1e20cm-3，也即是，可以在每立方厘米的第一半导体层506内，掺杂10的17次方至10的20次方数量级的掺杂粒子，其中掺杂粒子可以为镁(Mg)、锌(Zn)、钙(Ca)或碳(C)等粒子。类似的，第三半导体层508也可以由AlzGa1-zN生成，其中，0≤z≤1，p型掺杂浓度为1e15～1e20cm-3，掺杂粒子也可以为Mg、Zn、Ca或C等粒子。另外，对于第二半导体层507，第二半导体层507也可以由AlyGa1-yN生成，其中，0≤y≤1，但是掺杂粒子可以为Si或锗(Ge)等其他粒子，n型掺杂浓度可以为1e15～1e20cm-3。而且，第二半导体层507掺杂的方式可以是均匀的，也可以是渐变的，还可以是梯度变化的，本申请实施例对第二半导体层507的掺杂方式不做限定。例如，按照从第一半导体层506指向第三半导体层508的方向，第二半导体层507的掺杂浓度可以为从小变大，也可以为从大变小，还可以为从小变大再变小，本申请实施例对渐变的掺杂浓度不做限定。但是，第二半导体层507也可以是非故意掺杂的，本申请实施例对第二半导体层507是否掺杂不做限定。
另外，HEMT器件还可以包括源极(Source)和漏极(Drain)，源极和漏极的接触材料均可以由钛(Ti)、氮化钛(TiN)、Al或钽(Ta)等材料组成。参见图5A和图5B，HEMT器件的源极和漏极可以分布在栅极两侧。而且，源极和漏极可以贯穿势垒层505，也可以不贯穿势垒层505，图5A中仅是以贯穿势垒层为例示出。
当然，源极和漏极可以对称分布在栅极半导体结构两侧，也可以不对称的分布在栅极半导体结构的两侧，图5B中仅展示了源极和漏极对称分布的示意图，本申请实施例对此不做限定。
进一步地，参见图5B，在势垒层505上设置有第一半导体层506、第二半导体层507、第三半导体层508和栅金属509，而第一半导体层506、第二半导体层507和第三半导体层508的图形尺寸一致，则在图5B中仅能看到势垒层505、覆盖在第三半导体层508上的栅金属509、以及分布在栅极半导体结构两侧的源极和漏极。
上述HEMT器件可以通过传统的晶圆技术制造得到，也即是，可以先对HEMT器件的外延结构进行制备，之后可以在制备的外延结构上制备HEMT器件的器件结构，得到如图5A至图5B所示的HEMT器件。
具体地，在制备HEMT器件的过程中，参见图5C，可以通过下述一种可行性制备方案制造得到HEMT器件，该制备方案的第1步至第8步可以采用外延工艺在衬底上生成HEMT器件的各个外延层，第9步至第11步可以采用刻蚀技术对部分外延层进行刻蚀，并沉积金属，从而形成HEMT器件。
具体地，第1步，参见图5D，选取衬底501，例如，可以选取Si衬底501；第2步，参见图5E，可以在图5D所示的衬底501上生成成核层502，成核层502可以由AlN材料生成；第3步，参见图5F，可以在图5E所示的成核层502上生成缓冲层503，缓冲层503可以由AlGaN材料或高阻的GaN材料生成；第4步，参见图5G，可以在图5F所示的缓冲层503上生成沟道层504，沟道层504可以由未故意掺杂的GaN材料生成；第5步，参见图5H，可以在图5G所示的缓冲层503上生成势垒层505，势垒层505可以由AlGaN材料生成；第6步，参见图5I，在如图5H所示的势垒层505上生成p型掺杂的第一半导体层506；第7步，参见图5J，在如图5I所示的第一半导体层506上生成第二半导体层507；第8步，参见图5K，在如图5J所示的第二半导体层507上生成第三半导体层508。
之后，可以采用沉积技术在第二p型半导体上生成栅金属509，并通过刻蚀技术分别对栅金属509、第三半导体层508、第二半导体层507和第一半导体层506进行刻蚀，形成PNP栅结构，最后可以沉积金属，生成源极和漏极。
具体地，第9步，参见图5L，可以在如图5K所示的第三半导体层508上沉积金属，并按照预先设置的与PNP栅极相一致的图形对沉积的金属进行刻蚀，得到如图5L所示的栅金属509；第10步，参见图5M，可以将栅金属509作为掩膜，对第三半导体层508、第二半导体层507和第一半导体层506进行刻蚀，得到如图5M所示的PNP栅极半导体结构；第11步，参见图5N，在形成栅极半导体结构后，在图5M所示的栅极半导体结构两侧沉积金属，光刻形成源极和漏极图形，并通过退火工艺后形成源极结构和漏极结构。
为了进一步验证本申请实施例提出的HEMT器件的效果，可以通过仿真软件对本申请实施例提出的HEMT器件、以及常规p型GaN栅结构的HEMT器件进行仿真，确定本申请提出的HEMT器件在栅极漏电流和栅极耐压能力方面的提高。
在进行仿真的过程中，可以按照表1所示的尺寸设置HEMT器件，表1中的各个标号可以参见图5O，图5O中示出了HEMT器件中各个结构所对应的标号，表1中则示出了每个标号所对应的尺寸，参见图5O和表1，衬底501的厚度101的尺寸可以为10微米(μm)；缓冲层503的厚度102的尺寸可以为2μm；沟道层504的厚度103的尺寸可以为30纳米(nm)；势垒层505的厚度104的尺寸可以为16nm，且势垒层505中Al的组分占比可以为18％。
而且，PNP栅结构的厚度200的尺寸可以为150nm，其中，第一半导体层506的厚度201的尺寸可以为100nm，掺杂浓度可以为3*1017cm-3，第三半导体层508的厚度202的尺寸可以为20nm，掺杂浓度可以为3*1017cm-3，第二半导体层507的厚度203的尺寸可以为30nm，掺杂浓度可以为1*1017cm-3。
另外，针对整个HEMT器件，HEMT器件的横向元胞100的尺寸可以为2.5μm，源极的长度111和漏极的长度112的尺寸可以均为0.5μm，栅极的长度121的尺寸可以为1μm，栅极半导体结构的边界与源极的边界之间的距离131的尺寸可以为0.5μm，若源极和漏极对称分布在栅极半导体结构两侧，则栅极半导体结构的边界与漏极的边界之间的距离132的尺寸可以为0.5μm。
表1
标号 结构名称 参数值 标号 结构名称 参数值
100 元胞尺寸 2.5μm 202 第三半导体层厚度 20nm
101 衬底厚度 10μm 203 第二半导体层厚度 30nm
102 缓冲层厚度 2μm 111 源极长度 0.5μm
103 沟道层厚度 30nm 112 漏极长度 0.5μm
104 势垒层厚度 16nm 121 栅极长度 1μm
200 PNP栅结构厚度 150nm 131 栅-源间距 0.5μm
201 第一半导体层厚度 100nm 132 栅-漏间距 0.5μm
需要说明的是，在仿真实验中可以将缓冲层和成核层当做同一外延层，则可以不再设置成核层，仅设置缓冲层即可进行仿真。因此，表1和图5O中均不包括成核层所对应的尺寸。另外，在实际应用中，上述HEMT器件对应的尺寸可以根据HEMT器件的性能需要进行调整，本申请实施例对HEMT器件的尺寸不做限定。
首先，可以对阈值电压进行仿真，确定本申请实施例提出的HEMT器件是否发生了严重的电压漂移，从而对HEMT器件的性能造成影响。在衬底501和源极处于低电平的状态时，将漏极的电平固定为0.1V，并从0V开始逐渐提高栅极的电压。而且，在提高栅极电压的过程中，对漏极的电流进行检测，以确定HEMT器件是否导通。可以认为当漏极电流达到100μA/mm(微安每毫米)时，HEMT器件导通。参见图5P，图5P中示出了常规HEMT器件的阈值电压曲线(如图5P中虚线所示)和本申请实施例提出的HEMT器件的阈值电压曲线(如图5P中实线所示)，如图5P所示，常规HEMT器件的栅极电压达到1.55V时，器件导通；而本申请提出的HEMT器件则在栅极电压达到1.65V时导通，与常规HEMT器件相比仅有0.1V的漂移。
因此，可以确定本申请实施例提出的HEMT器件的阈值电压变化较小，对HEMT器件的阈值电压等特性参数影响相对较小，而且可以通过n型半导体层的厚度、掺杂浓度及位置等进行调节。
之后，可以分别对HEMT器件的栅极漏电流和栅极耐压能力进行仿真测试，可以为衬底501、源极和漏极提供低电位电压，并从0V开始逐渐提高栅极电位。而且，在提高栅极电位的过程中，可以对栅极的漏电流大小进行监测。
参见图5Q，图5Q示出了栅极漏电流的变化曲线，如图5Q所示，栅极漏电流随着栅极电位的提高而不断升高，图5Q中虚线示出的是常规HEMT器件的栅极漏电流曲线，图5Q中实线示出的是本申请实施例提出的HEMT器件的栅极漏电流曲线，由图可知，在栅极具有相同的电压时，本申请实施例提出的HEMT器件的栅极漏电流，与常规HEMT器件的栅极漏电流相比，下降了10倍(如在栅极电压为10V时，栅极漏电流从10-10A/mm下降至2*10-12A/mm)，HEMT器件的栅极漏电流得到了大幅度抑制。
参见图5R，图5R示出了栅极耐压的变化曲线，如图5R所示，栅极漏电流随着栅极电位的提高而不断升高，图5R中虚线示出的是常规p型HEMT器件的栅极漏电流曲线，图5R中实线示出的是本申请实施例提出的HEMT器件的栅极漏电流曲线，当栅极漏电流达到10-9A/mm时，可以认为HEMT器件的栅极被击穿，则可以将10-9A/mm的栅极漏电流所对应的栅极电压作为栅极的耐压能力。由图可知，当栅极漏电流达到10-9A/mm时，本申请实施例提出的HEMT器件的栅极耐压能力，与常规HEMT器件的栅极耐压能力相比，提高了2V。
综上所述，本申请实施例提出的HEMT器件，通过在势垒层上设置氮化物类型的PNP结构，PNP结构中的n型半导体层可以与相邻的两个p型半导体层相互作用，在n型半导体区域形成正电的空间电荷区，排斥栅金属中的空穴进入栅极的PNP结构，从而降低栅极漏电流。而且，在栅极处于高电平时，带正电的空间电荷区能够降低栅金属与p型半导体层之间的界面电场，从而降低栅金属与栅极半导体结构之间的载流子跃迁几率，进而减小HEMT器件的栅极漏电流，提高HEMT器的可靠性。
而且，PNP结构中的第一半导体层与势垒层相接触，第一半导体层中被诱导出的带负电的极化电荷，可以补充势垒层和沟道层中带正电的极化电荷，从而可以降低沟道层中二维电子气的浓度，使得HEMT器件可以形成常关状态。
另外，与图4A所示的HEMT器件相比，本申请实施例提供的HEMT器件采用具有n型埋层的PNP结作为栅结构，通过第一半导体层、第二半导体层和第三半导体层的相互作用，可以形成空间电荷区、改善栅极的电场分布，降低栅金属与栅极半导体结构之间的载流子跃迁几率，从而降低栅极泄漏电流，提高栅极耐压能力。而且，本申请实施例提供的HEMT器件采用常规的金属层与第三半导体层进行接触，无中间绝缘介质层，对器件的阈值电压、导通电阻等特性影响相对较小。
进一步地，本申请实施例提供的HEMT器件在势垒层上设置第一半导体层，能有效耗尽栅极下方沟道处的二维电子气，从而形成常关的HEMT器件。而且，本申请实施例提供的HEMT器件的栅极半导体结构仅包括第二半导体层为n型半导体层，在制造HEMT器件时所需的外延工艺简单，而且对HEMT器件的阈值电压影响较小。
针对如图1所示的HEMT器件，本申请实施例提出了一种栅极图形化的HEMT器件，用以降低栅极漏电并提高栅极耐压，参见图6A和图6B，图6A是本申请实施例提供的一种栅极图形化的HEMT器件的结构示意图，图6B是本申请实施例提供的一种HEMT器件的俯视示意图，如图6A所示，该HEMT器件自下向上可以包括：衬底601、在衬底上外延的成核层602、在成核层上外延的缓冲层603、在缓冲层上外延的沟道层604、以及在沟道层上外延的势垒层605。
其中，衬底601可以由Si、蓝宝石或SiC等材料生成。成核层602、缓冲层603、沟道层604、以及势垒层605可以组成氮化物外延层，该氮化物外延层与图5A对应的HEMT器件的氮化物外延层类似，在此不再赘述。
而且，在势垒层605上自下向上还可以依次包括：由第一半导体层606和多个n型半导体607组成的图形化超级栅结构、以及设置在图形化超级栅上的栅金属608。其中，第一半导体层606可以由p型氮化物生成，形成p型半导体层；栅金属608覆盖在第一半导体层606和多个n型半导体607的顶部，且接触类型可以是肖特基接触，也可以是欧姆接触，本申请实施例对此不做限定。
而且，第一半导体层606可以包括多个第一凸起部，多个n型半导体607可以设置在第一半导体层606内，且两两n型半导体607之间可以由所述第一凸起部间隔。通过设置多个第一凸起部，使得栅金属608与第一凸起部相接触，也即是栅金属与p型半导体相接触，可以减少多个n型半导体607对HEMT器件特性的影响。而且，多个第一凸起部与多个n型半导体607可以在水平方向形成横向的PN结，可以通过每个第一凸起部两侧的n型半导体对第一凸起部内的载流子进行耗尽，从而可以减少栅极半导体结构中的泄漏电流。
多个n型半导体607沿栅宽方向排布，也即是沿图6B中所示的C-C’方向交替排列，则第一半导体层606的顶部交替排布有n型半导体607和第一半导体层606的第一凸起部，形成图形化超级栅。而且，多个n型半导体607可以等间距排布以优化电场，抑制栅极半导体结构的栅极泄漏电流。当然，多个n型半导体607也可以随机排布，本申请实施例对相邻两个n型半导体607之间的距离、以及各个n型半导体607的排布方式不做限定。
其中，至少一个n型半导体607靠近栅金属608的表面，可以与至少一个第一凸起部靠近栅金属608的表面共面，也即是，第一半导体层606的至少一个第一凸起部的高度，可以与至少一个n型半导体607的高度一致，从而形成共面的栅极半导体结构，使得栅极半导体结构的电场可以均匀分布，避免电场集中对抑制栅极泄漏电流的效果造成影响。
下述以每个n型半导体607靠近栅金属608的表面，与每个第一凸起部靠近栅金属608的表面共面为例进行说明。
例如，参见图6C、图6D和图6E，分别示出了HEMT器件沿不同方向的剖面图。如图6C所示，是沿图6B中的A-A’方向的剖面图，可以看到第一半导体层606的第一凸起部与栅金属608相接触，此处的图形化超级栅仅包括第一半导体层606，无n型半导体607，第一半导体层606的第一凸起部上覆盖有栅金属608；如图6D所示，是沿图6B中的B-B’方向的剖面图，可以看到此处的图形化超级栅可以包括第一半导体层606和n型半导体607，n型半导体607在第一半导体层606的顶部，n型半导体607上覆盖有栅金属608；如图6E所示，是沿图6B中的C-C’方向的剖面图，可以看到HEMT器件的图形化超级栅可以包括第一半导体层606和被第一半导体层606的第一凸起部包裹的n型半导体607，形成包括多个第一半导体层606的第一凸起部与n型半导体607间隔阵列的图形化超级栅，第一半导体层606的第一凸起部和n型半导体607上覆盖栅金属608。
需要说明的是，上述第一半导体层606和n型半导体607均可以由GaN、AlGaN、InGaN、InAlN或InAlGaN等氮化物生成，本申请实施例对此不做限定。例如，第一半导体层606可以由AlxGa1-xN生成，其中，0≤x≤1，掺杂类型为p型。而且，第一半导体层606的掺杂粒子可以为Mg、Zn、Ca或C等粒子，掺杂浓度为1e17～1e20cm-3，也即是，可以在每立方厘米的第一半导体层606内，掺杂10的17次方至10的20次方数量级的掺杂粒子。
对于n型半导体607，尽管n型半导体607也可以由AlyGa1-yN生成，其中，0≤y≤1，掺杂类型为n型。但是，n型半导体607的掺杂粒子可以为Si、Zn、Ca或C等粒子，掺杂浓度可以为1e15～1e20cm-3。而且，n型半导体607掺杂浓度可以是均匀的，也可以是渐变的，还可以是梯度变化的，掺杂方式可以参照如图5A所示的HEMT器件的PNP结构中n型半导体507，本申请实施例对n型半导体607掺杂方式不做限定。而且，上述n型半导体607为故意掺杂的，但是在实际应用中，n型半导体607也可以是非故意掺杂的，本申请实施例对n型半导体607是否掺杂不做限定。
另外，HEMT器件还可以包括源极(Source)和漏极(Drain)，源极和漏极的接触材料均可以由Ti、TiN、Al或Ta等材料组成。参见图6A和图6B，HEMT器件的源极和漏极可以分布在栅极两侧。而且，源极和漏极可以贯穿势垒层605，也可以不贯穿势垒层605，图6A中仅是以贯穿势垒层605为例示出。
当然，源极和漏极可以对称分布在图形化超级栅结构两侧，也可以非对称的分布在图形化超级栅结构的两侧，图6A和图6B中仅展示了源极和漏极对称分布的示意图，本申请实施例对此也不做限定。
进一步地，参见图6B，在势垒层605上设置有第一半导体层606、多个n型半导体607和栅金属608，而多个n型半导体607之间均被第一半导体层606所包括的多个第一凸起部间隔，从而形成图形化超级栅，则栅金属608可以覆盖在图形化超级栅上方，相应的，在图6B中仅能看到势垒层605、栅金属608、源极和漏极。
上述HEMT器件可以通过传统的晶圆技术制造得到，也即是，可以先对HEMT器件的外延结构进行制备，之后可以在制备的外延结构上制备HEMT器件的器件结构，得到如图6A至图6E所示的HEMT器件。
具体地，在制备HEMT器件的过程中，参见图6F，可以通过下述一种可行性制备方案制造得到HEMT器件，该制备方案中第1步至第8步可以采用外延工艺在衬底上生成HEMT器件的各个外延层，第9步至第11步可以采用刻蚀技术对部分外延层进行刻蚀，并沉积金属，从而形成HEMT器件。
本申请实施例中第1步至第6步，与图5D至图5I所示的步骤类似，在此不再赘述。
在生成第一半导体层606后，可以执行第7步，参见图6G，在第一半导体层606上沉积介质层(Dielectric Layer，DL)，并按照预先设置的图形对介质层进行刻蚀，若对介质层刻蚀完毕，则可以将剩余的介质层作为掩膜版，继续对第一半导体层606进行部分浅刻蚀，形成第一半导体层606的第一凸起部。
例如，可以按照如图6B所示的B-B’方向，对介质层和第一半导体层606进行刻蚀。其中，介质层可以为氧化硅、氮化硅等绝缘材料，本申请实施例对介质层的材料不做限定。
第8步，参见图6H，在如图6G所示的第一半导体层606的多个第一凸起部之间，采用外延技术填充n型半导体607，并去除第一半导体层606上方的介质层。
第9步，参见图6I，在如图6H所示的第一半导体层606和n型半导体607的表面沉积金属，并对沉积的金属进行刻蚀，形成栅金属608。
第10步，参见图6J，以图6I所示的栅金属608为掩膜版，对n型半导体607和第一半导体层606进行刻蚀，形成HEMT器件的栅极。
第11步，参见图6K，在图6J所示的栅极两侧沉积金属，光刻形成源极和漏极图形，并通过退火工艺后形成源极结构和漏极结构。
需要说明的是，在形成多个n型半导体的过程中，可以按照上述执行第7步和第8步的过程对第一半导体层606进行刻蚀，形成第一凸起部，之后再对多个第一凸起部之间二次外延填充n型半导体；也可以不对第一半导体层606进行刻蚀，而是采用注入n型掺杂材料的方式，形成形成交替排列的n型半导体607，上述工艺仅是以刻蚀填充的方式为例进行说明。
在图6A至图6E所示的任一HEMT器件的基础上，本申请实施例提出另一种栅极图形化的HEMT器件，参见图7A和图7B，图7A是本申请实施例提供的另一种栅极图形化的HEMT器件的结构示意图，图7B是本申请实施例提供的另一种HEMT器件的俯视示意图，如图7A所示，该HEMT器件自下向上也可以包括：衬底701、成核层702、缓冲层703、沟道层704和势垒层705。
其中，衬底701、成核层702、缓冲层703、沟道层704和势垒层705与图6A至图6E所示的HEMT器件类似，在此不再赘述。
但是，HEMT器件中栅极的多个n型半导体707排布在第一半导体层706的表面上，形成由第一半导体层706和多个n型半导体707组成的图形化超级栅。而且，相邻两个n型半导体707之间可以由栅金属708所包括的多个第二凸起部填充，无需向多个n型半导体之间填充其他材料，仅通过金属沉积工艺即可实现，可以简化制造HEMT器件的工艺流程，还可以降低制造HEMT器件的成本。当然，相邻两个n型半导体707之间也可以由绝缘介质层填充以降低栅极泄漏电流，当然，多个n型半导体707之间也可以不填充任何材料，本申请实施例对此不做限定。
为简便说明，本申请实施例下述仅以相邻两个n型半导体707之间由栅金属708填充为例进行说明。
具体地，HEMT器件的势垒层上可以设置有p型掺杂的第一半导体层706，并在第一半导体层706的上表面设置多个n型半导体707，最后在多个n型半导体707上覆盖有栅金属708，使得栅金属708与n型半导体707相接触。而且多个n型半导体707之间填充的栅金属708可以为栅金属708的第二凸起部，使得栅金属708也与第一半导体层706相接触。
其中，多个n型半导体707的排布方向，与源极和漏极之间的连线垂直，也即是沿着平行栅宽方向，即图7B中所示的C-C’方向排布。而且，多个n型半导体707可以等间距排布，也可以随机排布，本申请实施例对相邻两个n型半导体707之间的距离、以及各个n型半导体707的排布方式不做限定。
例如，参见图7C、图7D和图7E，分别示出了HEMT器件沿不同方向的剖面图。如图7C所示，是沿图7B中的A-A’方向的剖面图，可以看到第一半导体层706与栅金属708的第二凸起部相接触，而且受到栅金属708的第二凸起部遮挡无法看到n型半导体707；如图7D所示，是沿图7B中的B-B’方向的剖面图，可以看到HEMT器件包括第一半导体层706和n型半导体707，n型半导体707在第一半导体层706的上表面，n型半导体707上覆盖有栅金属708；如图7E所示，是沿图7B中的C-C’方向的剖面图，可以看到HEMT器件包括第一半导体层706、以及间隔排布在第一半导体层706的上表面的n型半导体707，形成包括多个n型半导体间隔阵列的图形化超级栅，第一半导体层706上覆盖有栅金属708的第二凸起部，n型半导体707上覆盖有栅金属708。
需要说明的是，本申请实施例中的第一半导体层706和n型半导体707的材料、掺杂类型和掺杂浓度可以参照图6A至图6E所示的HEMT器件中的第一半导体层606和n型半导体607，在此不再赘述。而且，n型半导体707的掺杂浓度的渐变方式，可以参照在图6A至图6E中n型半导体607的渐变方式，在此不再赘述。
另外，与图6A至图6E中所示的HEMT器件类似的，参见图7A和图7B，本申请实施例提供的HEMT器件还可以包括源极(Source)和漏极(Drain)，在此不再赘述。
进一步地，本申请实施例提出的HEMT器件也可以采用传统的晶圆技术制造得到，参见图7F，与图6F所对应的工艺流程类似的，一种可行性制备方案中第1步至第6步也是先选择衬底701，并在衬底701上依次外延生长成核层702、缓冲层703、沟道层704、势垒层705和第一半导体层706。
之后可以执行第7步，参见图7G，可以在第一半导体层706上沉积n型半导体707。
第8步，参见图7H，按照预先设置的n半导体层707的尺寸，对图7G所示的n型半导体707进行刻蚀，得到多个排布在第一半导体层706上的n型半导体707。
第9步，参见图7I，在如图7H所示的第一半导体层706和n型半导体707的表面沉积金属，并对沉积的金属进行刻蚀，形成包括第二凸起部的栅金属708。
第10步，参见图7J，以图7I所示的栅金属708为掩膜版，对n型半导体707和第一半导体层706进行刻蚀，形成HEMT器件的栅极。
第11步，参见图7K，在图7J所示的栅极两侧沉积金属，光刻形成源极和漏极图形，并通过退火工艺后形成源极结构和漏极结构。
在图6A至图6E所示的任一HEMT器件的基础上，本申请实施例提出又一种栅极图形化的HEMT器件，参见图8A和图8B，图8A是本申请实施例提供的又一种栅极图形化的HEMT器件的结构示意图，图8B是本申请实施例提供的又一种HEMT器件的俯视示意图，如图8A所示，该HEMT器件自下向上也可以包括：衬底801、成核层802、缓冲层803、沟道层804和势垒层805。
其中，衬底701、成核层702、缓冲层703、沟道层704和势垒层705与图6A至图6E所示的HEMT器件类似，在此不再赘述。
但是，基于图6A至图6D所示的任一HEMT器件，本申请实施例提出的HEMT器件在栅极的第一半导体层706和n型半导体707之上又设置有一层p型半导体层，以形成PNP结构的图形化超级栅，从而可以进一步对栅极半导体结构的电场进行优化，避免电场集中对抑制栅极泄漏电流的效果造成影响。而且，由于刻蚀工艺会加剧第一半导体层706和多个n型半导体707的侧壁漏电，通过再次添加p型半导体层，可以通过p型半导体层优化第一半导体层706和多个n型半导体707的侧壁漏电，从而降低HEMT器件的栅极泄漏电流。
具体地，HEMT器件的势垒层805上可以设置有p型掺杂的第一半导体层806、被第一半导体层806所包括的多个第一凸起部包裹的n型半导体807、以及在第一半导体层806和n型半导体807的顶部外延生成第二半导体层808所组成的图形化超级栅、以及设置在图形化超级栅上的栅金属809。
其中，栅金属809与图形化超级栅可以是肖特基接触，也可以是欧姆接触，本申请实施例对此不做限定。
例如，参见图8C、图8D和图8E，分别示出了HEMT器件沿不同方向的剖面图。如图8C所示，是沿图8B中的A-A’方向的剖面图，可以看到第一半导体层806的第一凸起部和第二半导体层808相接触，第二半导体层808与栅金属809相接触，无法看到被第一半导体层806的第一凸起部遮挡的n型半导体807；如图8D所示，是沿图8B中的B-B’方向的剖面图，可以看到此处HEMT器件的图形化超级栅包括：第一半导体层806、n型半导体807和第二半导体层808，n型半导体807覆盖在第一半导体层806的顶部，n型半导体807上覆盖有第二半导体层808，栅金属809则覆盖在第二半导体层808的上表面；如图8E所示，是沿图8B中的C-C’方向的剖面图，可以看到此处HEMT器件的图形化超级栅包括：第一半导体层806、被第一半导体层的第一凸起部包裹的n型半导体807、以及第二半导体层808，形成包括PNP结构的图形化超级栅，第二半导体层808上覆盖栅金属809。
需要说明的是，第一半导体层806、n型半导体807和第二半导体层808均可以由GaN、AlGaN、InGaN、InAlN、InAlGaN等氮化物生成，本申请实施例对此不做限定。其中，第一半导体层806和n型半导体807的掺杂方式可以参照图6A至图6E中的第一半导体层606和n型半导体607，在此不再赘述。
但是，第二半导体层808可以由AlzGaN1-z组成，其中0≤z≤1，掺杂类型为p型。而且，掺杂粒子可以为Mg、Zn、Ca或C等粒子，掺杂浓度可以为1e15～1e20 cm-3。另外，掺杂浓度可以是均匀的，也可以是渐变的，还可以是梯度变化的，掺杂方式可以参照图6A至图6E中栅极的n型半导体607。
而且，上述第二半导体层808可以为故意掺杂的，但是在实际应用中，第二半导体层808也可以是非故意掺杂的，本申请实施例对第二半导体层808是否掺杂不做限定。
另外，与图6A至图6E中所示的HEMT器件类似的，参见图8A和图8B，本申请实施例提供的HEMT器件还可以包括源极(Source)和漏极(Drain)，在此不再赘述。
进一步地，本申请实施例提出的HEMT器件也可以采用传统的晶圆技术制造得到，参见图8F，与图6F所对应的工艺流程类似的，在一种可行性制备方案中第1步至第8步也是先选择衬底801，并在衬底801上依次外延生长成核层802、缓冲层803、沟道层804、势垒层805和第一半导体层806，之后可以对第一半导体层806进行刻蚀，并在刻蚀的沟槽内外延填充n型半导体807。
之后，可以在交替排布的第一半导体层806的第一凸起部和n型半导体807的上表面上，外延生长第二半导体层808，形成埋入式的图形化超级栅，并按照图6I至图6K所示的方式，在第二半导体层808的表面沉积栅金属809，再对第一半导体层806、n型半导体807和第二半导体层808进行刻蚀，形成HEMT器件的栅极半导体结构，最后在栅极半导体结构两侧沉积金属，光刻形成源极和漏极图形，并通过退火工艺后形成源极结构和漏极结构。
需要说明的是，在形成多个n型半导体807的过程中，可以按照上述执行第7步和第8步的过程对第一半导体层806进行刻蚀，形成第一半导体层806的多个第一凸起部，之后再对多个第一凸起部之间二次外延填充n型半导体807；也可以不对第一半导体层806进行刻蚀，而是采用注入n型掺杂材料的方式，形成形成交替排列的n型半导体807，上述工艺仅是以刻蚀填充的方式为例进行说明。
为了进一步验证本申请实施例提出的HEMT器件的效果，可以通过仿真软件对本申请实施例提出的HEMT器件、以及常规p型GaN栅结构的HEMT器件进行仿真，确定本申请提出的HEMT器件在栅极漏电流和栅极耐压能力方面的提高，下述以对图6A至图6E中所示的HEMT器件进行仿真为例进行说明。
在针对HEMT器件进行上述仿真的过程中，可以按照表2所示的尺寸设置HEMT器件，表2中的各个标号可以参见图6L和图6M，图6L和图6M中示出了HEMT器件中各个结构所对应的标号，表2中则示出了每个标号所对应的尺寸，图6L是如图6A所示的HEMT器件沿图6B中所示的切线C-C’方向的剖面图，图6M是如图6A所示的HEMT器件沿图6B中所示的切线B-B’方向的剖面图。
参见图6L、图6M和表2，衬底601的厚度101的尺寸可以为10μm；缓冲层603的厚度102的尺寸可以为2μm；沟道层604的厚度103的尺寸可以为30nm；势垒层605的厚度104的尺寸可以为16nm，且势垒层605中Al的组分占比可以为18％。
而且，包括n型半导体607和第一半导体层606的栅极半导体结构的高度200的尺寸为150nm。由于n型半导体607嵌入第一半导体层606的沟槽中，则第一半导体层606的厚度201的尺寸也为150nm，而n型半导体607的厚度202的尺寸为50nm。其中，第一半导体层606的掺杂浓度可为3*1017cm-3，n型半导体607的掺杂浓度可以为2*1018cm-3。
进一步地，参见图6L，每个n型半导体607沿B-B’的宽度211的尺寸为0.2μm。而且，每个n型半导体607与第一半导体层606交替排列，任一n型半导体607的边界与相邻的其他n型半导体607的边界之间的间距212的尺寸为0.2μm。
另外，参见图6M，针对整个HEMT器件，HEMT器件的横向元胞100的尺寸可以为2.5μm，源极的长度111和漏极的长度112的尺寸可以均为0.5μm，栅极半导体结构的长度121的尺寸可以为1μm，栅极半导体结构的边界与源极的边界之间的距离131的尺寸可以为0.5μm，若源极和漏极对称分布在栅极两侧，则栅极半导体结构的边界与漏极的边界之间的距离132的尺寸可以为0.5μm。
表2
标号 结构名称 参数值 标号 结构名称 参数值
100 元胞尺寸 2.5μm 211 n型半导体宽度 0.2μm
101 衬底厚度 10μm 212 相邻两n型半导体间距 0.2μm
102 缓冲层厚度 2μm 111 源极长度 0.5μm
103 沟道层厚度 30nm 112 漏极长度 0.5μm
104 势垒层厚度 16nm 121 栅极长度 1μm
201 第一半导体层厚度 150nm 131 栅-源间距 0.5μm
202 n型半导体厚度 50nm 132 栅-漏间距 0.5μm
需要说明的是，在仿真实验中可以将缓冲层和成核层当做同一外延层，则可以不再设置成核层，仅设置缓冲层即可进行仿真。因此，图6L、图6M和表2中均不包括成核层所对应的尺寸。另外，在实际应用中，上述HEMT器件对应的尺寸可以根据HEMT器件的性能需要进行调整，本申请实施例对HEMT器件的尺寸不做限定。
首先，可以对阈值电压进行仿真，确定本申请实施例提出的HEMT器件是否发生了严重的电压漂移，从而对HEMT器件的性能造成影响。在衬底和源极处于低电平的状态时，将漏极的电平固定为0.1V，并从0V开始逐渐提高栅极的电压。而且，在提高栅极电压的过程中，对漏极的电流进行检测，以确定HEMT器件是否导通。可以认为当漏极电流达到100μA/mm时，HEMT器件导通。参见图6N，图6N中示出了常规HEMT器件的阈值电压曲线(如图6N中虚线所示)和本申请实施例提出的HEMT器件的阈值电压曲线(如图6N中实线所示)，如图6N所示，常规HEMT器件的栅极电压达到1.55V时，器件导通；而本申请提出的HEMT器件则在栅极电压达到1.6V时导通，与常规HEMT器件相比仅有0.05V的漂移。
因此，可以确定本申请实施例提出的HEMT器件的阈值电压变化较小，对HEMT器件的阈值电压等特性参数影响相对较小，而且可以通过n型半导体层的厚度和掺杂浓度等对HEMT器件的阈值电压进行调节。
之后，可以分别对HEMT器件的栅极漏电流和栅极耐压能力进行仿真测试，可以为衬底、源极和漏极提供低电位电压，并从0V开始逐渐提高栅极电位。而且，在提高栅极电位的过程中，可以对栅极的漏电流大小进行监测。
参见图6O，图6O示出了栅极漏电流的变化曲线，如图6O所示，栅极漏电流随着栅极电位的提高而不断升高，图6O中虚线示出的是常规p型HEMT器件的栅极漏电流曲线，图6O中实线示出的是本申请实施例提出的HEMT器件的栅极漏电流曲线，由图可知，在栅极具有相同的电压时，本申请实施例提出的HEMT器件的栅极漏电流，与常规HEMT器件的栅极漏电流相比，下降了5倍(如在栅极电压为10V时，栅极漏电流从10-10A/mm下降至2*10-11A/mm)，HEMT器件的栅极漏电流得到了大幅度抑制。
参见图6P，图6P示出了栅极耐压的变化曲线，如图6P所示，栅极漏电流随着栅极电位的提高而不断升高，图6P中虚线示出的是常规HEMT器件的栅极漏电流曲线，图6P中实线示出的是本申请实施例提出的HEMT器件的栅极漏电流曲线，当栅极漏电流达到10-9A/mm时，可以认为HEMT器件的栅极被击穿，则可以将10-9A/mm的栅极漏电流所对应的栅极电压作为栅极的耐压能力。由图可知，当栅极漏电流达到10-9A/mm时，本申请实施例提出的HEMT器件的栅极耐压能力，与常规HEMT器件的栅极耐压能力相比，提高了1V。
综上所述，本申请实施例提出的HEMT器件，在势垒层上设置第一半导体层和交替排布在第一半导体层表面的多个n型半导体，每个n型半导体均可以与接触的第一半导体层形成PN结，从而可以通过PN结的空间电荷区对栅极金属与半导体之间的电场分布进行调整，减小栅金属与栅极半导体结构之间的载流子跃迁几率，降低HEMT器件的栅极泄漏电流，提高HEMT器件的栅极耐压能力。
而且，与图5A至图5B所示的HEMT器件相比，本申请实施例提供的HEMT器件，沿势垒层向栅金属方向，如图6C所示，HEMT器件的栅极结构中可以仅包含第一半导体层，也可以如图6D所示，HEMT器件的栅极结构中还可以同时包第一半导体层和n型半导体。其中，与图5A至图5B结构类似的，通过包含第一半导体层和n型半导体区域形成PN结，来降低HEMT器件的栅极泄漏电流，提高HEMT器件的栅极耐压能力；而与图5A至图5B结构不同在于，通过仅包含第一半导体层的区域来获得与常规p型HEMT结构更接近的阈值电压等特性参数，参考仿真结果。因此，本申请实施例，减小了栅极半导体结构对阈值电压等特性参数的影响。
另外，本申请实施例中可以根据HEMT器件的特性参数，对栅极中n型半导体的形状和大小进行调整，减小n型半导体对栅极电场的影响，从而降低n型半导体对HEMT器件的特性参数的影响。
针对如图1所示的HEMT器件，本申请实施例提出了另一种基于栅极的半导体材料组分变化的HEMT器件，参见图9A和图9B，图9A是本申请实施例提供的另一种HEMT器件的剖面示意图，图9B是本申请实施例提供的另一种HEMT器件的俯视示意图，如图9A所示，该HEMT器件自下向上可以包括：衬底901、在衬底上外延的成核层902、在成核层上外延的缓冲层903、在缓冲层上外延的沟道层904、以及在沟道层上外延的势垒层905。
其中，衬底901可以由Si、蓝宝石或SiC等材料生成。成核层902、缓冲层903、沟道层904、以及势垒层905可以组成氮化物外延层，该氮化物外延层与图5A对应的HEMT器件的氮化物外延层类似，在此不再赘述。
与图5A至图5C所示的HEMT器件不同的是，本申请实施例所提供的HEMT器件，在势垒层905上自下向上还可以依次包括：由第一半导体层906和第二半导体层907组成的栅极半导体结构，以及设置在栅极半导体层上的栅金属908。其中，第一半导体层906可以由p型氮化物生成，形成p型半导体层；第二半导体层907可以由含Al组分的p型氮化物生成，栅金属908与栅极半导体结构之间可以为欧姆接触，也可以为肖特基接触，本申请实施例对此不做限定。
其中，第一半导体层906可以由GaN、AlGaN、InGaN、InAlN或InAlGaN等氮化物生成，本申请实施例对此不做限定。例如，第一半导体层906可以由p型的GaN或Al组分较低的AlxGa1-xN组成，其中0≤x≤1。而且，第一半导体层906的掺杂浓度可以为1e17～1e20cm-3，其中掺杂粒子可以为Mg、Zn、Ca或C等粒子。
而且，第二半导体层907可以由AlGaN、InGaN、InAlN或InAlGaN等氮铝化物生成。第二半导体层907的禁带宽度可以大于第一半导体层906的禁带宽度，或者，第二半导体层907的总极化强度可以大于第一半导体层906的总极化强度。例如，第二半导体层907也可以由AlyGa1-yN组成，其中0≤x<y≤1，但是第二半导体层907中Al组分比第一半导体层906的Al组分更高。且第二半导体层907的掺杂类型可以是n型、可以是p型、或者是非故意掺杂的，在此不做限定。
需要说明的是，第二半导体层907中Al组分可以是固定的，也可以是渐变变化的，还可以是阶梯变化的。例如，参见图9C、图9D和图9E，每张图中均示出了第二半导体层907、第一半导体层906和势垒层905中Al组分的变化曲线。其中，图中的横坐标指示与栅金属908之间的距离，纵坐标表示Al组分所占的比例。
参见图9C，可以看出图中从左向右依次示出了第二半导体层907、第一半导体层906和势垒层905的Al组分，第二半导体层907对应的变化曲线呈现为水平线，说明第二半导体层907中Al组分所占的比例始终保持为常数y；第一半导体层906中Al组分所占的比例始终保持为常数x，且x小于y；而势垒层905中Al组分所占的比例可以大于或等于第一半导体层906中Al组分x，但与第二半导体层907中Al组分y无关，本申请实施例对此不做限定。
参见图9D，可以看出第二半导体层907的Al组分随着与栅金属908之间的距离的增加而逐渐减小，Al组分从y对应的占比下降到x对应的占比，第二半导体层907中的Al组分呈渐变式排布。第一半导体层906和势垒层905的Al组分与图9C中的类似，在此不再赘述。
参见图9E，可以看出第二半导体层907的Al组分对应的曲线由多个呈水平的短线组成，不同的Al组分所对应的短线分别对应不同的区间，且随着第二半导体层907与栅金属908之间的距离不断增加，第二半导体层907中Al组分所占的比例也不断下降，则第二半导体层907中的Al组分呈阶梯式排布。例如，如图9E所示，第二半导体层907包括3个不同比例的Al组分，与栅金属908之间的距离越远，Al组分所占的比例越低。第一半导体层906和势垒层905的Al组分与图9C中的类似，在此不再赘述。
另外，本申请实施例对第二半导体层907的掺杂类型也不做限定。例如，可以为p型掺杂，也可以为n型掺杂，还可以为非故意掺杂(Unintentionally doped，UID)，本申请实施例对此不做限定。
本申请实施例中通过均匀分布、渐变分布或梯度分布的方式设置第二半导体层907中的铝组分，可以降低栅极半导体结构的电场峰值，对电场进行优化，避免电场集中对抑制栅极泄漏电流的效果造成影响。而且，在生成第二半导体层907的过程中，受到铝组分分布方式的影响，晶格失配现象降低，从而可以提高生成的第二半导体层907的质量。
需要说明的是，HEMT器件还可以包括源极和漏极，源极和漏极的接触材料均可以由Ti、TiN、Al或Ta等材料组成。参见图9A和图9B，HEMT器件的源极和漏极可以分布在栅极半导体结构两侧。
当然，源极和漏极可以对称分布在栅极半导体结构两侧，也可以非对称地分布在栅极半导体结构的两侧，图9B中仅展示了源极和漏极对称分布的示意图，本申请实施例对此不做限定。
上述HEMT器件可以通过传统的晶圆技术制造得到，也即是，可以先对HEMT器件的外延结构进行制备，之后可以在制备的外延结构上制备HEMT器件的器件结构，得到如图9A至图9B所示的HEMT器件。
具体地，在制备HEMT器件的过程中，参见图9F，可以通过一种可行性制备方案制造得到HEMT器件，结合图5D，本申请实施例中制备HEMT器件的第1步至第6步，与图5E至图5J所示的步骤类似，在此不再赘述。
在生成第一半导体层906后，可以执行第7步，参见图9G，在第一半导体层906上通过外延技术生长第二半导体层907，从而可以形成完整的HEMT器件的外延结构。
第8步，参见图9H，在如图9G所示的第二半导体层907上沉积金属，并按照预先设置的图形结构对沉积的金属进行刻蚀，得到如图9H所示的栅金属908；
第9步，参见图9I，可以将栅金属908作为掩膜版，对第二半导体层907和第一半导体层906进行刻蚀，得到如图9I所示的叠层栅结构。
第10步，参见图9J，在图9I所示的栅极两侧沉积金属，光刻形成源极和漏极图形，并通过退火工艺后形成源极结构和漏极结构。
为了进一步验证本申请实施例提出的HEMT器件的效果，可以通过仿真软件对本申请实施例提出的HEMT器件、以及常规p型GaN栅结构的HEMT器件进行仿真，确定本申请提出的HEMT器件在栅极漏电流和栅极耐压能力方面的提高。
在进行仿真的过程中，可以按照表3所示的尺寸设置HEMT器件，表3中的各个标号可以参见图9K，图9K中示出了HEMT器件中各个结构所对应的标号，表3中则示出了每个标号所对应的尺寸，参见图9K和表3，衬底901的厚度101的尺寸可以为10μm；缓冲层903的厚度102的尺寸可以为2μm；沟道层904的厚度103的尺寸可以为30nm；势垒层905的厚度104的尺寸可以为16nm，且势垒层905中Al的组分占比可以为18％。
而且，第一半导体层906和第二半导体层907所组成的栅极半导体结构的厚度200的尺寸可以为150nm，其中，第一半导体层906的厚度201的尺寸可以为130nm，掺杂浓度可以为3*1017cm-3，第二半导体层907的厚度202的尺寸可以为20nm，掺杂浓度可以为3*1017cm-3，掺杂类型为p型且第二半导体层907中Al的组分占比可以为5％。
另外，针对整个HEMT器件，HEMT器件的横向元胞100的尺寸可以为2.5μm，源极的长度111和漏极的长度112的尺寸可以均为0.5μm，栅极的长度121的尺寸可以为1μm，栅极半导体结构的边界与源极的边界之间的距离131的尺寸可以为0.5μm，若源极和漏极对称分布在栅极两侧，则栅极半导体结构的边界与漏极的边界之间的距离132的尺寸可以为0.5μm。
表3
标号 结构名称 参数值 标号 结构名称 参数值
100 元胞尺寸 2.5μm 202 第二半导体层厚度 20nm
101 衬底厚度 10μm 111 源极长度 0.5μm
102 缓冲层厚度 2μm 112 漏极长度 0.5μm
103 沟道层厚度 30nm 121 栅极长度 1μm
104 势垒层厚度 16nm 131 栅-源间距 0.5μm
200 栅极半导体结构厚度 150nm 132 栅-漏间距 0.5μm
201 第一半导体层厚度 120nm
需要说明的是，在仿真实验中可以将缓冲层和成核层当做同一外延层，则可以不再设置成核层，仅设置缓冲层即可进行仿真。因此，图9K和表3中均不包括成核层所对应的尺寸。另外，在实际应用中，上述HEMT器件对应的尺寸可以根据HEMT器件的性能需要进行调整，本申请实施例对HEMT器件的尺寸不做限定。
首先，可以对阈值电压进行仿真，确定本申请实施例提出的HEMT器件是否发生了严重的电压漂移，从而对HEMT器件的性能造成影响。在衬底和源极处于低电平的状态时，将漏极的电平固定为0.1V，并从0V开始逐渐提高栅极的电压。而且，在提高栅极电压的过程中，对漏极的电流进行检测，以确定HEMT器件是否导通。可以认为当漏极电流达到100μA/mm时，HEMT器件导通。参见图9L，图9L中示出了常规HEMT器件的阈值电压曲线(如图9L中虚线所示)和本申请实施例提出的HEMT器件的阈值电压曲线(如图9L中实线所示)，如图9L所示，常规HEMT器件的栅极电压达到1.55V时，器件导通；而本申请提出的HEMT器件则在栅极电压达到1.65V时导通，与常规HEMT器件相比仅有0.1V的漂移。
因此，可以确定本申请实施例提出的HEMT器件的阈值电压变化较小，对HEMT器件的阈值电压等特性参数影响相对较小。
之后，可以分别对HEMT器件的栅极漏电流和栅极耐压能力进行仿真测试，可以为衬底、源极和漏极提供低电位电压，并从0V开始逐渐提高栅极电位。而且，在提高栅极电位的过程中，可以对栅极的漏电流大小进行监测。
参见图9M，图9M示出了栅极漏电流的变化曲线，如图9M所示，栅极漏电流随着栅极电位的提高而不断升高，图9M中虚线示出的是常规p型HEMT器件的栅极漏电流曲线，图9M中实线示出的是本申请实施例提出的HEMT器件的栅极漏电流曲线，由图可知，在栅极具有相同的电压时，本申请实施例提出的HEMT器件的栅极漏电流，与常规HEMT器件的栅极漏电流相比，下降了两个数量级(如在栅极电压为10V时，栅极漏电流从10-10A/mm下降至10-13A/mm)，HEMT器件的栅极漏电流得到了大幅度抑制。
参见图9N，图9N示出了栅极耐压的变化曲线，如图9N所示，栅极漏电流随着栅极电位的提高而不断升高，图9N中虚线示出的是常规HEMT器件的栅极漏电流曲线，图9N中实线示出的是本申请实施例提出的HEMT器件的栅极漏电流曲线，当栅极漏电流达到10-9A/mm时，可以认为HEMT器件的栅极被击穿，则可以将10-9A/mm的栅极漏电流所对应的栅极电压作为栅极的耐压能力。由图可知，当栅极漏电流达到10-9A/mm时，本申请实施例提出的HEMT器件的栅极耐压能力，与常规HEMT器件的栅极耐压能力相比，提高了3V。
综上所述，本申请实施例提出的HEMT器件，通过在势垒层上设置叠层栅结构的HEMT器件，使得距离栅金属越近的部分的禁带宽度增加，从而提高金属与半导体之间的肖特基势垒高度，也即是提高栅金属与第二半导体层之间的肖特基势垒高度，减小栅金属与第二半导体层之间的载流子跃迁几率，同时与第一半导体层相比，第二半导体层的总极化强度更大，从而在第二半导体层内引入带正电的极化电荷可以调节栅金属与第二半导体层界面处的电场，进一步减小栅金属与第二半导体层之间的载流子跃迁几率，降低HEMT器件的栅极泄漏电流，提高栅极半导体结构的耐压能力。
而且，势垒层表面的第一半导体层为GaN材料或低Al组分的材料，则第一半导体层更容易形成p型掺杂区，且可以对势垒层产生张应力，降低势垒层-沟道层异质结的压电极化效应，从而能有效耗尽沟槽层中栅极下方的二维电子气，使得HEMT器件更容易形成常关状态，可以获得与常规p型HEMT器件相似的阈值电压等特性参数。
另外，第二半导体层也是由AlGaN材料生成，也即是第二半导体层也可以是p型半导体材料，则金属栅与第二半导体层相接触，也即是金属与p型半导体材料相接触，金属与p型半导体之间不存在绝缘介质，使得栅极对HEMT器件的阈值电压和导通电阻等特性参数影响较小。
所属领域的技术人员可以清楚地了解到，为了描述的方便和简洁，仅以上述各功能单元、模块的划分进行举例说明，实际应用中，可以根据需要而将上述功能分配由不同的功能单元、模块完成，即将所述装置的内部结构划分成不同的功能单元或模块，以完成以上描述的全部或者部分功能。实施例中的各功能单元、模块可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中，上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。另外，各功能单元、模块的具体名称也只是为了便于相互区分，并不用于限制本申请的保护范围。上述***中单元、模块的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述或记载的部分，可以参见其它实施例的相关描述。
本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、或者计算机软件和电子硬件的结合来实现。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本申请的范围。
在本申请所提供的实施例中，应该理解到，所揭露的HEMT器件、HEMT器件的制造方法、晶圆、封装器件和电子设备，可以通过其它的方式实现。
所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
最后应说明的是：以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何在本申请揭露的技术范围内的变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (25)

1.一种高电子迁移率晶体管HEMT器件，其特征在于，包括：衬底、氮化物外延层、栅极半导体结构、栅金属、源极结构和漏极结构；
其中，所述氮化物外延层设置在所述衬底上，所述栅极半导体结构设置在所述氮化物外延层的第一表面上，所述第一表面为所述氮化物外延层的远离所述衬底的表面；
所述源极结构和所述漏极结构设置在所述第一表面上，且分布在所述栅极半导体结构两侧；
所述栅极半导体结构包括：第一半导体层，所述第一半导体层由p型氮化物生成，所述第一半导体层位于所述第一表面上；
所述栅极半导体结构还包括：多个n型半导体，多个所述n型半导***于所述第一半导体层和所述栅金属之间，且多个所述n型半导体沿同一方向间隔排布，多个所述n型半导体的排布方向与所述栅极半导体结构的栅宽方向平行。
2.根据权利要求1所述的HEMT器件，其特征在于，所述第一半导体层包括多个第一凸起部，多个所述n型半导体设置在所述第一半导体层内，且两两所述n型半导体之间由所述第一凸起部间隔。
3.根据权利要求2所述的HEMT器件，其特征在于，至少一个所述n型半导体靠近所述栅金属的表面与至少一个所述第一凸起部靠近所述栅金属的表面共面。
4.根据权利要求1至3任一所述的HEMT器件，其特征在于，所述栅极半导体结构还包括：第二半导体层，所述第二半导体层由p型氮化物生成；
所述第二半导体层位于所述栅金属靠近所述第一半导体层的一面。
5.根据权利要求1所述的HEMT器件，其特征在于，所述栅金属包括多个第二凸起部，多个所述n型半导体设置在所述栅金属内，且两两所述n型半导体之间由所述第二凸起部间隔。
6.根据权利要求1所述的HEMT器件，其特征在于，多个所述n型半导体之间填充绝缘介质。
7.根据权利要求1至6任一所述的HEMT器件，其特征在于，多个所述n型半导体等间距间隔排布。
8.根据权利要求1至7任一所述的HEMT器件，其特征在于，所述衬底由异质外延衬底或同质外延衬底生成，所述异质外延衬底为硅材料、蓝宝石或碳化硅材料，所述同质外延衬底为氮化镓材料。
9.根据权利要求1至8任一所述的HEMT器件，其特征在于，所述氮化物外延层包括：设置在所述衬底上的成核层、设置在所述成核层上的缓冲层、设置在所述缓冲层上的沟道层、以及设置在所述沟道层上的势垒层；
所述成核层由氮化铝材料生成，所述缓冲层由氮化铝镓材料或氮化镓材料生成，所述沟道层由未掺杂的氮化镓材料生成，所述势垒层由氮化铝镓材料、氮化铝铟材料、或者氮化铝铟镓材料生成。
10.根据权利要求1至9任一所述的HEMT器件，其特征在于，所述源极结构和所述漏极结构对称分布在所述栅极半导体结构两侧。
11.根据权利要求1至10任一所述的HEMT器件，其特征在于，所述第一半导体层或第二半导体层由氮化镓材料、氮化铝镓材料、氮化铟镓材料、氮化铟铝材料或氮化铟铝镓材料生成。
12.一种HEMT器件，其特征在于，包括：衬底、氮化物外延层、栅极半导体结构、栅金属、源极结构和漏极结构；
其中，所述氮化物外延层设置在所述衬底上，所述栅极半导体结构设置在所述氮化物外延层的第一表面上，所述第一表面为所述氮化物外延层的远离所述衬底的表面；
所述源极结构和所述漏极结构设置在所述第一表面上，且分布在所述栅极半导体结构两侧；
所述栅极半导体结构包括：第一半导体层，所述第一半导体层由p型氮化物生成，所述第一半导体层位于所述第一表面上；
所述栅极半导体结构还包括：第二半导体层，所述第二半导体层为p型半导体层、n型半导体层或非故意掺杂的半导体层，所述第二半导体层位于所述栅金属靠近所述第一半导体层的一面；
所述第二半导体层的禁带宽度大于所述第一半导体层的禁带宽度，或者，所述第二半导体层的总极化强度大于所述第一半导体层的总极化强度。
13.根据权利要求12所述的HEMT器件，其特征在于，所述第二半导体层由含铝组分的氮化物生成。
14.根据权利要求13所述的HEMT器件，其特征在于，所述第一半导体层由含铝组分的氮化物生成；
其中，所述第一半导体层的铝组分小于所述第二半导体层的铝组分。
15.根据权利要求13或14所述的HEMT器件，其特征在于，所述第二半导体层中的铝组分为均匀分布的；
或者，所述第二半导体层中的铝组分沿着从所述栅金属至所述第一半导体层的方向，由高到低的渐变分布；
或者，所述第二半导体层中的铝组分沿着从所述栅金属至所述第一半导体层的方向，由高到低的梯度分布。
16.根据权利要求12至15任一所述的HEMT器件，其特征在于，所述第二半导体层的掺杂浓度为均匀分布的；
或者，所述第二半导体层的掺杂浓度沿着从所述栅金属至所述第一半导体层的方向，由低到高的渐变分布；
或者，所述第二半导体层的掺杂浓度沿着从所述栅金属至所述第一半导体层的方向，由低到高的梯度分布。
17.根据权利要求12至16任一所述的HEMT器件，其特征在于，所述衬底由异质外延衬底或同质外延衬底生成，所述异质外延衬底为硅材料、蓝宝石或碳化硅材料，所述同质外延衬底为氮化镓材料。
18.根据权利要求12至17任一所述的HEMT器件，其特征在于，所述氮化物外延层包括：设置在所述衬底上的成核层、设置在所述成核层上的缓冲层、设置在所述缓冲层上的沟道层、以及设置在所述沟道层上的势垒层；
所述成核层由氮化铝材料生成，所述缓冲层由氮化铝镓材料或氮化镓材料生成，所述沟道层由未掺杂的氮化镓材料生成，所述势垒层由氮化铝镓材料、氮化铝铟材料、或者氮化铝铟镓材料生成。
19.根据权利要求12至18任一所述的HEMT器件，其特征在于，所述源极和所述漏极对称分布在所述栅极半导体结构两侧。
20.根据权利要求12至19任一所述的HEMT器件，其特征在于，所述第一半导体层或所述第二半导体层由氮化镓材料、氮化铝镓材料、氮化铟镓材料、氮化铟铝材料或氮化铟铝镓材料生成。
21.一种晶圆，其特征在于，所述晶圆中包括如权利要求1至20中任一所述的HEMT器件。
22.一种封装器件，其特征在于，所述封装器件包括如权利要求1至20中任一所述的HEMT器件。
23.一种电子设备，其特征在于，所述电子设备包括如权利要求1至20中任一所述的HEMT器件。
24.一种电子设备，其特征在于，所述电子设备包括：充电集成电路、有线充电接口和至少一个如权利要求1至20中任一所述的HEMT器件，至少一个所述HEMT器件包括：第一HEMT器件；
所述第一HEMT器件的栅极结构与所述充电集成电路的第一控制端连接，所述第一开关器件的漏极结构与所述有线充电接口连接，所述第一开关器件的源极结构与所述充电集成电路的输入端连接；
所述充电集成电路的输出端与所述电池连接。
25.根据权利要求24所述的电子设备，其特征在于，所述电子设备还包括：无线接收集成电路、无线充电线圈，至少一个所述HEMT器件还包括：第二HEMT器件；
所述第二HEMT器件的栅极结构与所述充电集成电路的第二控制端连接，所述第二HEMT器件的漏极结构通过所述无线接收集成电路与所述无线充电线圈连接，所述第二HEMT器件的源极结构与所述充电集成电路的输入端连接。
CN202011066567.0A 2020-09-30 2020-09-30 高电子迁移率晶体管hemt器件、晶圆、封装器件和电子设备 Active CN114335166B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN202011066567.0A CN114335166B (zh) 2020-09-30 2020-09-30 高电子迁移率晶体管hemt器件、晶圆、封装器件和电子设备
EP21874491.0A EP4210111A4 (en) 2020-09-30 2021-09-29 HIGH ELECTRON MOBILITY HEMT TRANSISTOR DEVICE, WAFER, PACKAGING DEVICE AND ELECTRONIC DEVICE
PCT/CN2021/121501 WO2022068835A1 (zh) 2020-09-30 2021-09-29 高电子迁移率晶体管hemt器件、晶圆、封装器件和电子设备

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202011066567.0A CN114335166B (zh) 2020-09-30 2020-09-30 高电子迁移率晶体管hemt器件、晶圆、封装器件和电子设备

Publications (2)

Publication Number Publication Date
CN114335166A true CN114335166A (zh) 2022-04-12
CN114335166B CN114335166B (zh) 2023-05-05

Family

ID=80949723

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011066567.0A Active CN114335166B (zh) 2020-09-30 2020-09-30 高电子迁移率晶体管hemt器件、晶圆、封装器件和电子设备

Country Status (3)

Country Link
EP (1) EP4210111A4 (zh)
CN (1) CN114335166B (zh)
WO (1) WO2022068835A1 (zh)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108878524A (zh) * 2018-06-28 2018-11-23 电子科技大学 一种氮化镓基高电子迁移率晶体管
WO2020158394A1 (ja) * 2019-02-01 2020-08-06 ローム株式会社 窒化物半導体装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8895993B2 (en) * 2011-01-31 2014-11-25 Taiwan Semiconductor Manufacturing Company, Ltd. Low gate-leakage structure and method for gallium nitride enhancement mode transistor
KR101843192B1 (ko) * 2011-09-30 2018-03-29 삼성전기주식회사 질화물 반도체 소자 및 그 제조방법
JP6170007B2 (ja) * 2014-04-10 2017-07-26 トヨタ自動車株式会社 スイッチング素子
JP6222174B2 (ja) * 2015-06-26 2017-11-01 トヨタ自動車株式会社 窒化物半導体装置
CN109037330A (zh) * 2018-07-20 2018-12-18 深圳市晶相技术有限公司 半导体器件及其制作方法
CN110021661B (zh) * 2019-04-26 2022-06-17 江苏能华微电子科技发展有限公司 半导体器件及其制作方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108878524A (zh) * 2018-06-28 2018-11-23 电子科技大学 一种氮化镓基高电子迁移率晶体管
WO2020158394A1 (ja) * 2019-02-01 2020-08-06 ローム株式会社 窒化物半導体装置

Also Published As

Publication number Publication date
WO2022068835A1 (zh) 2022-04-07
EP4210111A4 (en) 2024-05-01
EP4210111A1 (en) 2023-07-12
CN114335166B (zh) 2023-05-05

Similar Documents

Publication Publication Date Title
US10312361B2 (en) Trenched vertical power field-effect transistors with improved on-resistance and breakdown voltage
CN102148159B (zh) 自对准电荷平衡的功率双扩散金属氧化物半导体制备方法
US9142662B2 (en) Field effect transistor devices with low source resistance
WO2017210323A1 (en) Iii-nitride devices including a graded depleting layer
US8426895B2 (en) Semiconductor device and manufacturing method of the same
CN104380458A (zh) 利用电导调制在氮化镓材料中用于结终端的方法和***
CN104094417A (zh) 利用注入制造氮化镓p-i-n二极管的方法
CN110890362B (zh) 低导通电压碳化硅整流器
CN103975438A (zh) 在再生长栅极上具有栅电极和源电极的垂直GaN JFET
US10256352B2 (en) Structures for nitride vertical transistors
US9029945B2 (en) Field effect transistor devices with low source resistance
CN114628512A (zh) Hemt器件、晶圆、封装器件及电子设备
CN111446287A (zh) 一种mosfet器件及其制备方法
CN112993007A (zh) 超结结构及超结器件
CN207409498U (zh) 电子器件
US20220246744A1 (en) Transistor device and method of manufacturing
CN114335166B (zh) 高电子迁移率晶体管hemt器件、晶圆、封装器件和电子设备
CN113078204B (zh) 一种氮化镓3d-resurf场效应晶体管及其制造方法
CN115172451A (zh) 一种基于PP异质结的结型栅增强型GaN器件
US20220173227A1 (en) Finfet power semiconductor devices
Mishra AlGaN/GaN transistors for power electronics
SE541466C2 (en) A concept for silicon carbide power devices
US20230326974A1 (en) Semiconductor diode and manufacturing method
CN112563317B (zh) 氮化镓功率器件及其制造方法
US20240055473A1 (en) Semiconductor device with integrated junction field effect transistor and associated manufacturing method

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant