CN114254743B - 一种基于rram阵列构成的二进制神经网络中并行乘累加运算的电路 - Google Patents
一种基于rram阵列构成的二进制神经网络中并行乘累加运算的电路 Download PDFInfo
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Abstract
本发明公开了一种基于RRAM阵列构成的二进制神经网络中并行乘累加运算的电路，基于1T1R单元构成的存储阵列是采用伪交叉结构的64x64的RRAM阵列，每个1T1R单元由一个NMOSFET和一个阻变随机存取存储器构成；存储阵列每一行的字线WL均连接并行输入电路，实现最大8X8权重矩阵中的64个数据与存储阵列中存储的64个数据完成二进制神经网络BNN卷积运算；存储阵列每一列的位线BL均连接级联型电流镜电路的电流输入端，且级联型电流镜电路的输出端连接到输出电容的上极板上。该电路避免了传统SRAM中存储单元在多行读取时不同节点间的串扰和存储数据易破坏问题，提高了***的可靠性，降低了单元之间的泄露功耗。
Description
技术领域
本发明涉及集成电路设计技术领域，尤其涉及一种基于阻变随机存取存储器(Resistive Random Access Memory，缩写为RRAM)阵列构成的二进制神经网络中并行乘累加(Multiply and Accumulate，缩写为MAC)运算的电路。
背景技术
目前，各种人工智能设备对电子器件的体积和功耗方面都有着极高的要求，现在的神经网络一般采用浮点计算，需要较大的存储空间和计算量，所产生的高功耗严重阻碍在移动端的应用。
为了有效的降低复杂的乘累加运算带来的长延时和高功耗，现有技术提出了二进制神经网络(Binarized Neural Networks，BNN)，通过将权重、输入和隐藏层输出等信号转化为二进制值，再将二进制编码为0和+1或者-1和+1，有效降低神经网络在推理过程中占用大量存储资源与频繁数据访问带来的功耗问题，但传统SRAM存储单元存在存储数据易破坏、可靠性低、功耗高等缺点，而现有技术中缺乏相应的解决方案。
发明内容
本发明的目的是提供一种基于RRAM阵列构成的二进制神经网络中并行乘累加运算的电路，该电路避免了传统SRAM中存储单元在多行读取时不同节点间的串扰和存储数据易破坏问题，提高了***的可靠性，降低了单元之间的泄露功耗。
本发明的目的是通过以下技术方案实现的：
一种基于RRAM阵列构成的二进制神经网络中并行乘累加运算的电路，所述电路包括并行输入电路、模式选择电路、基于1T1R单元构成的存储阵列、级联型电流镜电路和模拟电压输出电路，其中：
并行输入电路的输出端Out分别与模式选择电路的二选一数据选择器MUX的输入端口1相连，通过数据选择器连接到存储阵列的字线WL上；
所述模式选择电路的输入端口0对应连接读写地址输入信号R/W addr，选择端口与模式选择控制信号MSEL相连；
级联型电流镜电路的输入端CCM-IN与存储阵列的位线BL相连，输出端CCM-OUT与模拟电压输出电路的电容上极板相连；
所述基于1T1R单元构成的存储阵列是采用伪交叉结构的64x64的RRAM阵列，每个1T1R单元由一个NMOSFET和一个阻变随机存取存储器RRAM构成；其中，RRAM的底部电极BE端连接到NMOSFET的漏极，构成一个由NMOSFET控制RRAM的存储单元，NMOSFET的栅极、源极和RRAM的顶部电极TE分别为存储单元的控制端口、数据读写端口；
在所述存储阵列中，同一列中1T1R单元的RRAM的顶部电极TE连接到该列的位线BL上，NMOSFET的栅极与源极分别连接到所述存储阵列的字线WL和源极线SL上；
所述存储阵列每一行的字线WL均连接并行输入电路，所述并行输入电路采用64位并行输入数据，实现最大8X8权重矩阵中的64个数据与所述存储阵列中存储的64个数据在calClk的一个周期内完成二进制神经网络BNN卷积运算；
所述存储阵列每一列的位线BL均连接级联型电流镜电路的电流输入端，且所述级联型电流镜电路的输出端连接到输出电容的上极板上；
基于所述电路的结构，所述并行输入电路在计算时钟的低电平时，将输入数据中为“0”的数据转化为对应字线WL的激活信号，在计算时钟的高电平时，将输入数据中为“1”的数据转化为对应字线WL激活信号；
所述级联型电流镜电路在字线WL处于激活状态的时间段内，将位线BL上的电流镜像到输出端，并对输出电容充电，得到BNN卷积运算后的模拟输出电压值，该模拟输出电压值在预设的电压与实际值的查找表中有相对应的值，通过该查找表得到最终的BNN卷积运算结果。
由上述本发明提供的技术方案可以看出，上述电路避免了传统SRAM中存储单元在多行读取时不同节点间的串扰和存储数据易破坏问题，提高了***的可靠性，降低了单元之间的泄露功耗，其存储模式下的存储数据量增加一倍，读写功耗相对减少一倍。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。
图1为本发明实施例提供的基于RRAM阵列构成的二进制神经网络中并行乘累加运算的电路整体示意图；
图2为本发明实施例所述基于1T1R单元构成的存储阵列的电路示意图；
图3为本发明实施例所述1T1R单元的结构与RRAM的伏安特性曲线示意图；
图4为本发明实施例所述并行输入电路中一路电路的结构示意图；
图5为本发明实施例所述级联型电流镜电路的结构示意图；
图6为本发明实施例实现向1T1R单元中写低阻和写高阻的原理图；
图7为本本发明所举实例的数据编码和计算过程示意图。
具体实施方式
下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例，这并不构成对本发明的限制。基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明的保护范围。
如图1所示为本发明实施例提供的基于RRAM阵列构成的二进制神经网络中并行乘累加运算的电路整体示意图，所述电路主要包括并行输入电路、模式选择电路、基于1T1R单元构成的存储阵列、级联型电流镜电路(Cascade Current Mirror，缩写为CCM)和模拟电压输出电路，其中：
图(a)为并行输入电路、图(b)为模式选择电路、图(c)基于1T1R单元构成的存储阵列、图(d)为级联型电流镜电路、图(e)为模拟电压输出电路；
图(a)中并行输入电路的输出端Out<0..63>分别与图(b)中模式选择电路的二选一数据选择器MUX<0..63>的输入端口1相连，通过数据选择器连接到图(c)中存储阵列的字线(WordLine，缩写为WL)WL<0..63>上；
模式选择电路的输入端口0对应连接读写地址输入信号R/W addr<0..63>，二选一数据选择器的选择端口与模式选择控制信号(Mode Selection，缩写为MSEL)相连；
图(d)中级联型电流镜电路的输入端CCM-IN与图(c)中存储阵列的位线(BitLine，缩写为BL)相连，输出端CCM-OUT与图(e)中模拟电压输出电路的电容上极板相连；
如图2所示为本发明实施例所述基于1T1R单元构成的存储阵列的电路示意图，所述基于1T1R单元构成的存储阵列是采用伪交叉结构的64x64的RRAM阵列，每个1T1R单元由一个NMOSFET和一个阻变随机存取存储器RRAM构成，该伪交叉结构可以避免单独RRAM器件设计的存储阵列存在的严重泄露问题；
在所述存储阵列中，同一列中1T1R单元的RRAM的顶部电极TE连接到该列的位线BL上，NMOSFET的栅极与源极分别连接到所述存储阵列的字线WL和源极线(Source Line，缩写为SL)上；图2中省略了NMOSFET的衬底连接端，默认连接到地；
如图3所示为本发明实施例所述1T1R单元的结构示意图，RRAM的底部电极BE端连接到NMOSFET的漏极，构成一个由NMOSFET控制RRAM的存储单元，NMOSFET的栅极(Gate)、源极(Source)和RRAM的顶部电极TE分别为存储单元的控制端口、数据读写端口：图中灰色实线是RRAM的伏安特性曲线，黑色实线是1T1R的伏安特性曲线，本实施例中，RRAM是双极型RRAM，RRAM作为新型的非易失可变电阻器件为二端器件，两端电极分别被称为顶部电极(Top Electrical，缩写为TE)和底部电极(Bottom Electrical，缩写为BE),中间的特殊氧化物材料可在电场作用下电离的二氧化物；
所述存储阵列每行的字线WL均连接并行输入电路，所述并行输入电路采用64位并行输入数据，实现最大8X8权重矩阵中的64个数据与所述存储阵列中存储的64个数据在calClk的一个周期内完成二进制神经网络BNN卷积运算(乘累加运算)；
所述存储阵列每一列的位线BL均连接级联型电流镜电路的电流输入端，且所述级联型电流镜电路的输出端连接到输出电容的上极板上；
基于所述电路的结构，所述并行输入电路在计算时钟的低电平时，将输入数据中为“0”的数据转化为对应字线WL的激活信号，在计算时钟的高电平时，将输入数据中为“1”的数据转化为对应字线WL激活信号；
所述级联型电流镜电路在字线WL处于激活状态的时间段内，将位线BL上的电流镜像到输出端，并对输出电容充电，得到BNN卷积运算后的模拟输出电压值，该模拟输出电压值在预设的电压与实际值的查找表中有相对应的值，通过该查找表得到最终的BNN卷积运算结果。
如图4所示为本发明实施例所述并行输入电路中一路电路的结构示意图，包括一个D触发器DFF；一个非门INV；两个二输入或门，分别为OR2-0和OR2-1；两个二输入与门，分别为AND2-0和AND2-1，其中：
D触发器DFF的数据输入端D连接到数据输入端口Input,同相输出端与二输入或门OR2-0的一个输入端口相连，反相输出端与二输入或门OR2-1的一个输入端口相连；
计算时钟信号calClk分别与D触发器DFF的时钟输入端CP、非门INV的输入端和二输入或门OR2-0的另一个输入端相连；
非门INV的输出端与二输入或门OR2-1的另一个输入端相连；
二输入或门OR2-0与二输入或门OR2-1的输出端分别于二输入与门AND2-0的两个输入端相连；
二输入与门AND2-1的两个输入端分别与二输入与门AND2-0的输出端和字线脉宽调制信号(Word Line Pulse Width Modulation，缩写为WLPWM)相连；
其中，二输入与门AND2-1的输出端作为并行输入电路中一位数据的输出端Out；字线脉宽调制信号WLPWM用于控制计算过程中字线被激活的时间；
所述并行输入电路的作用是利用计算时钟信号calClk将输入数据中的0和1分别在calClk的高低电平时转化为字线WL的激活信号。
如图5所示为本发明实施例所述级联型电流镜电路及模拟电压输出电路的结构示意图，所述级联型电流镜电路CCM用于提高电路的稳定性和线性度，级联型电流镜电路包括四个低阈值P型金属氧化物场效应晶体管(P Metal-Oxide-Semiconductor Field EffectTransistor，缩写为PMOSFET)，分别记为M0、M1、M2和M3；
所述模拟电压输出电路将级联型电流镜电路的输出电流转化为输出电压，包括一个N型金属氧化物半导体场效应晶体管(N Metal-Oxide-Semiconductor Field EffectTransistor，缩写为NMOSFET)和一个输出电容，分别记为M4和C；其中：
M0、M1的栅极和M2的漏极相连，并通过传输门TG0和TG1分别连接到高电平VDD和所述存储阵列每一列的位线BL上，传输门TG0和TG1由控制信号PRE控制；
M2和M3的栅极相连，作为控制信号VCM的输入端，M2的源极与M0的漏极相连；
M1的漏极和M3的源极相连，M3和M4的漏极连接到输出电容C的上极板上；
输出电容C的下极板和M4的源极连接到地，M4的栅极为输出清零控制型号clearC的信号输入端；
其中，M1、M3的尺寸相同；M0、M2的尺寸相同；它们之间的宽度比为1：10；
通过所述级联型电流镜电路和模拟电压输出电路将位线BL上的电流按比例镜像到输出电路上，按比例缩小后的电流降低了原位线中电流的变化幅度，提高电流的稳定性，同时级联型电流镜能够钳制位线电压，使输出电流稳定。
基于所述电路结构，如图6所示为本发明实施例实现向1T1R单元中写低阻和写高阻的原理图，将参与BNN卷积运算的激活函数数据写入存储阵列的1T1R单元中，其中：
图a为写高阻态(High Resistance Sate，缩写为HRS)时写电路的工作状态，当需要写高阻态时，存储阵列的源极线SL被置为高电平，位线BL被置为低电平，从而1T1R单元中的RRAM被置为高阻态；
图b为写低阻态(Low Resistance Sate，缩写为LRS)时写电路的工作状态，当需要写低阻态时，存储阵列的源极线SL被置为低电平，位线BL被置为高电平，从而1T1R单元中的RRAM被置为低阻态；
为增强开关的导电能力，电路中的传输门作为写入电路到BL与SL连接的开关。为了更加清晰地展现出本发明所提供的技术方案及所产生的技术效果，下面以8x8阵列作为实施例进行详细说明：
本实例是在模拟域中进行累加运算，通过将并行的同或运算分为两步进而降低了位线流过大电流的概率，同时累加运算与同或运算同时进行，提高了计算效率，在累加运算前的准备工作：
获得N位并行输入数据中“0”和“1”的个数，分别设为m和n；两步运算在第一步中统计工作状态为ON的单元个数，即对应同或结果为“1”的个数，记为α，则“0”个数为m-α；第二步同样统计工作状态为ON的单元个数，但对应同或结果为“0”的个数，记为β，则“1”个数为n-β；对应编码列中第一步中参与计算的m行中结果为“+1”的有α行，即第一步中“+1”的列加结果为+α；同理，第二步中参与计算的n行中结果为“-1”的有β行，从而输入列和激活activation列的卷积计算公式可以由按位同或结果的逐个累加运算转化为：
α-m+α-β+n-β
这样只需要在模拟域中获得α和β的值，便可以在数字域或通用计算机计算出并行乘累加运算的结果。
本实例中将并行输入activation例和权重例进行单周期两阶段同或，如图7所示为本本发明所举实例的数据编码和计算过程，计算过程如下表1所示：
表1
第一步，将权重(Weight)列中为“0”的数据与激活(activation)列中所对应的数据进行同或运算，在表1中权重列的第4、5和8行中的“0”与activation列中对应行的数据相同或，第4、5行的同或结果都为“1”，第8行的同或结果为“0”；
第二步，将权重列中为“1”的数据与激活列中所对应的数据进行同或运算。在表1中权重列的第1、2、3、6、7和9行中的“1”与激活列中对应行的数据进行同或运算，其中第1、2和9行的同或结果都为“0”，第3、6和7行中的同或结果都为“1”。
9位并行输入数据中m和n的个数分别为3和6，第一步共有3行进行同或运算，其中编码列结果为“+1”的有2行，即α＝2；第二步共有6行同或运算，其中同或编码列结果为“-1”的有3行，即β＝3；代入上述公式得：
2-3+2-3+6-3，则MAC的结果为“+1”。
由此可见，基于所述电路结构在进行并行乘累加运算时，激活矩阵按照与权重矩阵卷积运算的数据对应关系写入所述电路的存储阵列中，权重数据中的“0”和“1”分两阶段字线开启信号；
基于阻变随机存取存储器构成的存储阵列实现了二进制神经网络中的卷积运算，即权重矩阵与激活函数矩阵的乘累加运算；其中权重矩阵规模最大允许8x8，运算结果范围为-64到+64。
值得注意的是，本发明实施例中未作详细描述的内容属于本领域专业技术人员公知的现有技术。
综上所述，本发明实施例所述电路具有如下优点：
1.通过单边读写，有效提高了阵列单元的利用率；
2.采用多行读取方案，有效提高了存内计算的速度，同时1T1R作为非易失存储单元，避免了传统SRAM中存储单元之间在多行读取时，不同节点间的串扰和存储数据易破环问题，提高了***的稳定性；
3.为降低计算模式下位线电压积分非线性问题，该方案引入级联电流镜电路用于钳制位线电压，同时将位线电流按比例镜像位线电流，提高了输出的稳定性和线性度。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明披露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书的保护范围为准。本文背景技术部分公开的信息仅仅旨在加深对本发明的总体背景技术的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域技术人员所公知的现有技术。
Claims (5)
1.一种基于RRAM阵列构成的二进制神经网络中并行乘累加运算的电路，其特征在于，所述电路包括并行输入电路、模式选择电路、基于1T1R单元构成的存储阵列、级联型电流镜电路和模拟电压输出电路，其中：
并行输入电路的输出端Out分别与模式选择电路的二选一数据选择器MUX的输入端口1相连，通过数据选择器连接到存储阵列的字线WL上；
所述模式选择电路的输入端口0对应连接读写地址输入信号R/W addr，选择端口与模式选择控制信号MSEL相连；
级联型电流镜电路的输入端CCM-IN与存储阵列的位线BL相连，输出端CCM-OUT与模拟电压输出电路的电容上极板相连；
所述基于1T1R单元构成的存储阵列是采用伪交叉结构的64x64的RRAM阵列，每个1T1R单元由一个NMOSFET和一个阻变随机存取存储器RRAM构成；其中，RRAM的底部电极BE端连接到NMOSFET的漏极，构成一个由NMOSFET控制RRAM的存储单元，NMOSFET的栅极、源极和RRAM的顶部电极TE分别为存储单元的控制端口、数据读写端口；
在所述存储阵列中，同一列中1T1R单元的RRAM的顶部电极TE连接到该列的位线BL上，NMOSFET的栅极与源极分别连接到所述存储阵列的字线WL和源极线SL上；
所述存储阵列每一行的字线WL均连接并行输入电路，所述并行输入电路采用64位并行输入数据，实现最大8X8权重矩阵中的64个数据与所述存储阵列中存储的64个数据在calClk的一个周期内完成二进制神经网络BNN卷积运算；
所述存储阵列每一列的位线BL均连接级联型电流镜电路的电流输入端，且所述级联型电流镜电路的输出端连接到输出电容的上极板上；
基于所述电路的结构，所述并行输入电路在计算时钟的低电平时，将输入数据中为“0”的数据转化为对应字线WL的激活信号，在计算时钟的高电平时，将输入数据中为“1”的数据转化为对应字线WL激活信号；
所述级联型电流镜电路在字线WL处于激活状态的时间段内，将位线BL上的电流镜像到输出端，并对输出电容充电，得到BNN卷积运算后的模拟输出电压值，该模拟输出电压值在预设的电压与实际值的查找表中有相对应的值，通过该查找表得到最终的BNN卷积运算结果。
2.根据权利要求1所述基于RRAM阵列构成的二进制神经网络中并行乘累加运算的电路，其特征在于，所述并行输入电路中每一路数据输入电路包括：一个D触发器DFF；一个非门INV；两个二输入或门，分别为OR2-0和OR2-1；两个二输入与门，分别为AND2-0和AND2-1，其中：
D触发器DFF的数据输入端D连接到数据输入端口Input,同相输出端与二输入或门OR2-0的一个输入端口相连，反相输出端与二输入或门OR2-1的一个输入端口相连；
计算时钟信号calClk分别与D触发器DFF的时钟输入端CP、非门INV的输入端和二输入或门OR2-0的另一个输入端相连；
非门INV的输出端与二输入或门OR2-1的另一个输入端相连；
二输入或门OR2-0与二输入或门OR2-1的输出端分别于二输入与门AND2-0的两个输入端相连；
二输入与门AND2-1的两个输入端分别与二输入与门AND2-0的输出端和字线脉宽调制信号WLPWM相连；
其中，二输入与门AND2-1的输出端作为并行输入电路中一位数据的输出端Out；字线脉宽调制信号WLPWM用于控制计算过程中字线被激活的时间；
所述并行输入电路的作用是利用计算时钟信号calClk将输入数据中的0和1分别在calClk的高低电平时转化为字线WL的激活信号。
3.根据权利要求1所述基于RRAM阵列构成的二进制神经网络中并行乘累加运算的电路，其特征在于，所述级联型电流镜电路CCM用于提高电路的稳定性和线性度，级联型电流镜电路包括四个低阈值P型金属氧化物场效应晶体管，分别记为M0、M1、M2和M3；
所述模拟电压输出电路将级联型电流镜电路的输出电流转化为输出电压，包括一个N型金属氧化物半导体场效应晶体管和一个输出电容，分别记为M4和C；其中：
M0、M1的栅极和M2的漏极相连，并通过传输门TG0和TG1分别连接到高电平VDD和所述存储阵列每一列的位线BL上，传输门TG0和TG1由控制信号PRE控制；
M2和M3的栅极相连，作为控制信号VCM的输入端，M2的源极与M0的漏极相连；
M1的漏极和M3的源极相连，M3和M4的漏极连接到输出电容C的上极板上；
输出电容C的下极板和M4的源极连接到地，M4的栅极为输出清零控制型号clearC的信号输入端；
其中，M1、M3的尺寸相同；M0、M2的尺寸相同；它们之间的宽度比为1：10；
通过所述级联型电流镜电路和模拟电压输出电路将位线BL上的电流按比例镜像到输出电路上，按比例缩小后的电流降低了原位线中电流的变化幅度，提高电流的稳定性，同时级联型电流镜能够钳制位线电压，使输出电流稳定。
4.根据权利要求1所述基于RRAM阵列构成的二进制神经网络中并行乘累加运算的电路，其特征在于，基于所述电路结构，将参与BNN卷积运算的激活函数数据写入存储阵列的1T1R单元中，其中：
当需要写高阻态时，存储阵列的源极线SL被置为高电平，位线BL被置为低电平，从而1T1R单元中的RRAM被置为高阻态；
当需要写低阻态时，存储阵列的源极线SL被置为低电平，位线BL被置为高电平，从而1T1R单元中的RRAM被置为低阻态。
5.根据权利要求1所述基于RRAM阵列构成的二进制神经网络中并行乘累加运算的电路，其特征在于，基于所述电路结构在进行并行乘累加运算时，激活矩阵按照与权重矩阵卷积运算的数据对应关系写入所述电路的存储阵列中，权重数据中的“0”和“1”分两阶段字线开启信号；
在存储阵列中实现了并行乘累加运算结果为-64到+64，最大允许的权重矩阵是8x8阵列。
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