CN114253467A - 用以管理快闪存储器模块的方法、快闪存储器控制器与电子装置 - Google Patents

用以管理快闪存储器模块的方法、快闪存储器控制器与电子装置 Download PDF

Info

Publication number
CN114253467A
CN114253467A CN202110435195.2A CN202110435195A CN114253467A CN 114253467 A CN114253467 A CN 114253467A CN 202110435195 A CN202110435195 A CN 202110435195A CN 114253467 A CN114253467 A CN 114253467A
Authority
CN
China
Prior art keywords
block
blocks
flash memory
group
marked
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110435195.2A
Other languages
English (en)
Inventor
江宗尧
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Silicon Motion Inc
Original Assignee
Silicon Motion Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Silicon Motion Inc filed Critical Silicon Motion Inc
Publication of CN114253467A publication Critical patent/CN114253467A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/349—Arrangements for evaluating degradation, retention or wearout, e.g. by counting erase cycles
    • G11C16/3495—Circuits or methods to detect or delay wearout of nonvolatile EPROM or EEPROM memory devices, e.g. by counting numbers of erase or reprogram cycles, by using multiple memory areas serially or cyclically
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0638—Organizing or formatting or addressing of data
    • G06F3/064—Management of blocks
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40622—Partial refresh of memory arrays
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0604—Improving or facilitating administration, e.g. storage management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0646—Horizontal data movement in storage systems, i.e. moving data in between storage devices or systems
    • G06F3/0647—Migration mechanisms
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0658—Controller construction arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40615—Internal triggering or timing of refresh, e.g. hidden refresh, self refresh, pseudo-SRAMs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4072—Circuits for initialization, powering up or down, clearing memory or presetting
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Human Computer Interaction (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Read Only Memory (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

本发明揭示了一种用以管理一快闪存储器模块的方法、快闪在座器控制器与电子装置。其中，该方法包含以下步骤：将该快闪存储器模块中的多个区块分为多个分组；扫描每一分组的一目标区块，而不扫描该分组内的所有区块，以决定是否需要刷新该分组中至少一部分的区块，其中，将判定该至少一部分的区块需要刷新的该分组标记为一标记分组；仅扫描该标记分组的该至少一部分的区块，而不扫描未标记的分组，以决定需要刷新哪个区块，其中，将判定需要刷新的区块标记为一标记区块；以及透过将该标记区块的有效数据移动到至少一个空白区块来刷新该标记区块。

Description

用以管理快闪存储器模块的方法、快闪存储器控制器与电子 装置
技术领域
本发明相关于一种快闪存储器，尤指一种快闪存储器模块管理方法以及相关的快闪存储器控制器。
背景技术
在快闪存储器模块中，当数据被长时间储存在一区块时，数据可能会遭受一保存问题，也就是数据品质可能下降，并且快闪存储器控制器需要使用复杂的解码方法(例如软解码方法)或独立磁盘冗余阵列(Redundant Array of Independent Disks,RAID)数据复原来获取数据，从而增加了读取时间。为了避免此保存问题，快闪存储器控制器需要定期扫描许多区块，以确定是否有任何区块遭受数据保存问题。然而，如果要扫描的区块太多，则***性能可能会严重下降；如果只扫描几个区块，则可能找不到具有数据保存问题的区块。因此，如何提供一种能有效地判定具有数据保存问题的区块的扫描方法，已成为一个重要的课题。
发明内容
本发明之一目的在于提供一种用以管理一快闪存储器模块的方法，可以对该快闪存储器模块的区块进行分组，以使该快闪存储器模块能有效率地对区块进行扫描，以解决上述的问题。
本发明一实施例揭示了一种用以管理一快闪存储器模块的方法，该方法包含：将该快闪存储器模块中的多个区块分为多个分组，其中每一分组中包含至少一区块；扫描每一分组内的一目标区块，而不扫描该分组内的所有区块，以决定是否需要刷新该分组中至少一部分的区块，其中，将判定该至少一部分的区块需要刷新的该分组标记为一标记分组；仅扫描该标记分组的该至少一部分的区块，而不扫描未标记的分组，以决定需要刷新哪个区块，其中，将判定需要刷新的区块标记为一标记区块；以及透过将该标记区块的有效数据移动到至少一个空白区块来刷新该标记区块。
本发明另一实施例揭示了一种快闪存储器控制器，其中该快闪存储器控制器耦接至一快闪存储器模块，以及该快闪存储器控制器包含一存储器以及一微处理器，该存储器用以储存一程序码；以及该微处理器用来执行该程序码以存取该快闪存储器模块，其中该微处理器将该快闪存储器模块中的多个区块分为多个分组，其中每一分组中包含至少一区块；该微处理器扫描每一分组内的一目标区块，而不扫描该分组内的所有区块，以决定是否需要刷新该分组中至少一部分的区块，其中，将判定该至少一部分的区块需要刷新的该分组标记为一标记分组；该微处理器仅扫描该标记分组的该至少一部分的区块，而不扫描未标记的分组，以决定需要刷新哪个区块，其中，将判定需要刷新的区块标记为一标记区块；以及该微处理器透过将该标记区块的有效数据移动到至少一个空白区块来刷新该标记区块。
本发明又另一实施例揭示了一种电子装置，该电子装置包含一快闪存储器模块以及一快闪存储器控制器，该快闪存储器控制器用以存取该快闪存储器模块，其中该快闪存储器控制器将该快闪存储器模块中的多个区块分为多个分组，其中每一分组中包含至少一区块；该快闪存储器控制器扫描每一分组内的一目标区块，而不扫描该分组内的所有区块，以决定是否需要刷新该分组中至少一部分的区块，其中，将判定该至少一部分的区块需要刷新的该分组标记为一标记分组；该快闪存储器控制器仅扫描该标记分组的该至少一部分的区块，而不扫描未标记的分组，以决定需要刷新哪个区块，其中，将判定需要刷新的区块标记为一标记区块；以及该快闪存储器控制器透过将该标记区块的有效数据移动到至少一个空白区块来刷新该标记区块。
附图说明
图1是依据本发明一实施例的一电子装置的示意图。
图2是依据本发明一实施例的一三维NAND型快闪存储器的示意图。
图3是一种当一快闪存储器控制器写入数据至一区块时用来管理该快闪存储器模块的方法的流程图。
图4是显示依据本发明一实施例的不同分组的信息表。
图5是依据本发明一实施例的将区块进行分组的时间图。
图6是依据本发明另一实施例的一种用来管理该快闪存储器模块的方法的流程图。
图7是依据本发明另一实施例的一种用来管理该快闪存储器模块的方法的流程图。
【符号说明】
10:电子装置
50:主机装置
52:处理器
54:电源供应电路
100:存储器装置
110:存储器控制器
112:微处理器
112C:程序码
112M:唯读存储器
114:控制逻辑电路
116:随机存取存储器
118:传输接口电路
120:快闪存储器模块
122-1,122-2,122-N:快闪存储器芯片
132:编码器
134:解码器
136:随机化器
138:去随机化器
300,302,304,306,308,
310,312,314,316,318,
320,322,324,326,328,
330,600,602,604,606,
608,610,612,614,616,
700,702,704,706,708
710:步骤
400:信息表
M(1,1,1),M(2,1,1),M(Nx,1,1),
M(1,2,1),M(Nx,2,1),M(1,Ny,1),M(Nx,Ny,1),
M(1,1,2),M(2,1,2),M(Nx,1,2),
M(1,2,2),M(Nx,2,2),
M(1,Ny,2),M(Nx,Ny,2),
M(1,1,Nz),M(Nx,1,Nz),
M(1,2,Nz),M(Nx,2,Nz),
M(1,Ny,Nz),M(Nx,Ny,Nz),
M(nx,ny,nz):存储器单元
MBLS(1,1),MBLS(Nx,1),
MBLS(1,2),MBLS(Nx,2),
MBLS(1,Ny),MBLS(Nx,Ny):上方选择电路
MSLS(1,1),MSLS(Nx,1),
MSLS(1,2),MSLS(Nx,2),
MSLS(1,Ny),MSLS(Nx,Ny):下方选择电路
BL(1),BL(Nx):位元线
WL(1,1),WL(2,1),WL(Ny,1),
WL(1,2),WL(2,2),WL(Ny,2),
WL(1,Nz),WL(2,Nz),WL(Ny,Nz):字元线
BLS(1),BLS(2),BLS(Ny):上方选择线
SLS(1),SLS(2),SLS(Ny):下方选择线
SL(1),SL(2),SL(Ny):源极线
PS2D(1),PS2D(2),PS2D(Ny):电路模块
S(1,1),S(Nx,1),
S(1,2),S(Nx,2),
S(1,Ny),S(Nx,Ny):次要电路模块
t1～t5:时间
B1～B12:区块
TH:阈值
具体实施方式
请参考图1，图1是本发明一实施例的一电子装置10的示意图，其中电子装置10可包含一主机装置(host device)50以及一存储器装置(memory device)100。主机装置50可包含至少一处理器(例如一个或多个处理器)，可被统称为处理器52，且可进一步包含耦接至处理器52的一电源供应电路54，处理器52可用以控制主机装置50的运作，而电源供应电路54可用来提供电源给处理器52与存储器装置100，并且输出一个或多个驱动电压至存储器装置100，存储器装置100可用以提供储存空间给主机装置50，并且从主机装置50取得该一个或多个驱动电压作为存储器装置100的电源。主机装置50的例子可包含(但不限于)：多功能行动电话(multifunctional mobile phone)、穿戴装置、平板电脑(tablet)以及个人电脑(personal computer)诸如桌上型电脑及笔记型电脑。存储器装置100的例子可包含(但不限于)：固态硬碟(solid state drive,SSD)以及各种型式的嵌入式(embedded)存储器装置，例如符合快捷外设组件互联(Peripheral Component Interconnect Express,PCIe)标准的嵌入式存储器装置等等。依据本实施例，存储器装置100可包含一快闪存储器控制器(flash memory controller)110，且可另包含一快闪存储器模块(flash memorymodule)120，其中快闪存储器控制器110可用以控制存储器装置100的运作以及存取快闪存储器模块120，以及快闪存储器模块120是用以储存资讯。快闪存储器模块120可包含至少一快闪存储器芯片，例如多个快闪存储器芯片122-1、122-2、…、122-N，其中「N」可表示大于1的正整数。
如图2所示，快闪存储器控制器110可包含一处理电路(例如一微处理器112)、一储存单元(例如一唯读存储器(read-only memory,ROM)112M)、一控制逻辑电路114、一随机存取存储器(random access memory,RAM)116以及一传输接口电路118，其中上述元件可经由一汇流排(bus)彼此耦接。随机存取存储器116是以一静态随机存取存储器(Static RAM,SRAM)来实施，但本发明不限于此。随机存取存储器116可用以提供内部储存空间给快闪存储器控制器110，举例来说，随机存取存储器116可用来作为一缓冲存储器以缓冲数据。另外，本实施例的唯读存储器112M可用以储存一程序码112C，且微处理器112可用以执行程序码112C以控制快闪存储器模块120的存取。请注意，在某些例子中，程序码112C可储存在随机存取存储器116或任何型式的存储器内。此外，控制逻辑电路114可用以控制快闪存储器模块120，且控制逻辑电路114可包含一编码器132、一解码器134、一随机化器(randomizer)136、一去随机化器(de-randomizer)138以及其他电路。传输接口电路118可符合一特定通信标准(诸如串列高级技术附件(Serial Advanced Technology Attachment,SATA)标准、外设组件互联(Peripheral Component Interconnect,PCI)标准、快捷外设组件互联标准、通用快闪储存(Universal Flash Storage,UFS)标准等等)，且可依据该特定通讯标准进行通讯，举例来说，可以为了存储器装置100而和主机装置50进行通讯，其中主机装置50可包含符合该特定通讯标准的对应的传输接口电路，来和存储器装置100进行通讯。
在本实施例中，主机装置50可将主机指令(host command)与对应的逻辑地址(logical address)传送至快闪存储器控制器110以存取存储器装置100，快闪存储器控制器110接收主机指令及逻辑地址，并将主机指令转换成存储器操作指令(可简称为操作指令)，并进一步以操作指令控制快闪存储器模块120来对快闪存储器模块120当中某些实体地址的存储器单元(例如数据分页)进行读取、写入(write)╱编程(program)等操作，其中实体地址对应于逻辑地址。当快闪存储器控制器110对多个快闪存储器芯片122-1、122-2、…以及122-N中的任一快闪存储器芯片122-n进行一抹除(erase)运作时(其中，「n」可以表示在区间[1,N]中的任一整数)，快闪存储器芯片122-n的多个区块(block)中的至少一区块可被抹除，其中，该多个区块中的每一区块可包含多个分页(例如数据分页)，且一存取运作(例如读取或写入)可对一或多个分页进行。
图2是依据本发明一实施例的一三维(three-dimensional,3D)NAND型快闪存储器的示意图，举例来说，前述的快闪存储器芯片122-1、122-2、…以及122-N中的至少一者中的任一存储器元件可基于图2所示的该三维NAND快闪存储器来实施，但本发明不限于此。
依据本实施例，该三维NAND型快闪存储器可包含以一三维架构排列的多个存储器单元，诸如分别被排列于垂直Z轴的Nz层并且对齐分别对应于X轴、Y轴及Z轴的三个方向的(Nx*Ny*Nz)个存储器单元{{M(1,1,1),…,M(Nx,1,1)},{M(1,2,1),…,M(Nx,2,1)},…,{M(1,Ny,1),…,M(Nx,Ny,1)}}、{{M(1,1,2),…,M(Nx,1,2)},{M(1,2,2),…,M(Nx,2,2)},…,{M(1,Ny,2),…,M(Nx,Ny,2)}}、…、以及{{M(1,1,Nz),…,M(Nx,1,Nz)},{M(1,2,Nz),…,M(Nx,2,Nz)},…,{M(1,Ny,Nz),…,M(Nx,Ny,Nz)}}，且可另包含用于进行选择控制的多个选择电路(selector circuit)，诸如被排列于该Nz层上面的一上方层(upper layer)的(Nx*Ny)个上方选择电路{MBLS(1,1),…,MBLS(Nx,1)}、{MBLS(1,2),…,MBLS(Nx,2)}、…及{MBLS(1,Ny),…,MBLS(Nx,Ny)}、以及被排列于该Nz层下面的一下方层(lower layer)的(Nx*Ny)个下方选择电路{MSLS(1,1),…,MSLS(Nx,1)}、{MSLS(1,2),…,MSLS(Nx,2)}、…及{MSLS(1,Ny),…,MSLS(Nx,Ny)}。另外，该三维NAND型快闪存储器可包含用于存取控制的复数条位元线(bit line)以及复数条字元线(word line)，诸如被排列于该上方层上面的一顶部层(top layer)的Nx条位元线BL(1)、…及BL(Nx)、以及分别被排列于该Nz层的(Ny*Nz)条字元线{WL(1,1),WL(2,1),…,WL(Ny,1)}、{WL(1,2),WL(2,2),…,WL(Ny,2)}、…及{WL(1,Nz),WL(2,Nz),…,WL(Ny,Nz)}。此外，该三维NAND型快闪存储器可包含用于进行选取控制的复数条选择线(selection line)，诸如被排列于该上方层的Ny条上方选择线BLS(1)、BLS(2)、…及BLS(Ny)、以及被排列于该下方层的Ny条下方选择线SLS(1)、SLS(2)、…及SLS(Ny)，且可另包含用于提供多个参考位准的复数条源极线(source line)，诸如被排列于该下方层下面的一底部层(bottom layer)的Ny个源极线SL(1)、SL(2)、…及SL(Ny)。
如图2所示，该三维NAND型快闪存储器可被区分成沿着Y轴分布的Ny个电路模块PS2D(1)、PS2D(2)、…及PS2D(Ny)。为便于理解，电路模块PS2D(1)、PS2D(2)、…及PS2D(Ny)可具有与一平面(planar)NAND快闪存储器(其存储器单元被排列于一单一层)类似的某些电气特征，因此可分别被视为多个虚拟二维(pseudo-2D)电路模块，但本发明不限于此。另外，电路模块PS2D(1)、PS2D(2)、…及PS2D(Ny)中的任一电路模块PS2D(ny)可包含Nx个次要(secondary)电路模块S(1,ny)、…及S(Nx,ny)，其中「ny」可表示区间[1,Ny]中的任一整数。例如，电路模块PS2D(1)可包含Nx个次要电路模块S(1,1)、…及S(Nx,1)，电路模块PS2D(2)可包含Nx个次要电路模块S(1,2)、…及S(Nx,2)，…，以及电路模块PS2D(Ny)可包含Nx个次要电路模块S(1,Ny)、…及S(Nx,Ny)。在电路模块PS2D(ny)中，次要电路模块S(1,ny)、…及S(Nx,ny)中的任一个次要电路模块S(nx,ny)可包含Nz个存储器单元M(nx,ny,1)、M(nx,ny,2)、…及M(nx,ny,Nz)，且可包含对应于存储器单元M(nx,ny,1)、M(nx,ny,2)、…及M(nx,ny,Nz)的一组选择电路，诸如上方选择电路MBLS(nx,ny)以及下方选择电路MSLS(nx,ny)，其中「nx」可表示区间[1,Nx]中的任一整数。上方选择电路MBLS(nx,ny)、下方选择电路MSLS(nx,ny)以及存储器单元M(nx,ny,1)、M(nx,ny,2)、…及M(nx,ny,Nz)可由电晶体来实施，例如，上方选择电路以及下方选择电路MSLS(nx,ny)可由不具有任何浮动闸极(floatinggate)的普通电晶体来实施，而存储器单元M(nx,ny,1)、M(nx,ny,2)、…及M(nx,ny,Nz)中的任一存储器单元M(nx,ny,nz)可由一浮动闸极电晶体来实施，其中「nz」可表示区间[1,Nz]中的任一整数，但本发明不限于此。此外，在电路模块PS2D(ny)中的上方选择电路MBLS(1,ny)、…及MBLS(Nx,ny)可依据对应的选择线BLS(ny)上的选择讯号来进行选择，而在电路模块PS2D(ny)中的下方选择电路MSLS(1,ny)、…及MSLS(Nx,ny)可依据对应的选择线SLS(ny)上的选择讯号来进行选择。
在快闪存储器模块120中，当快闪存储器芯片122-1～122-N中任一者的区块作为单阶储存单元(single-level cell,SLC)区块时，该区块内的每一实体分页对应于一逻辑分页，亦即该分页的每个存储器单元仅用以储存一位元，其中一实体分页可包含由一字元线所控制的多个电晶体(例如对应至字元线WL(1,Nz)的存储器单元M(1,1,Nz)～M(Nx,1,Nz)形成一实体分页)。当快闪存储器芯片122-1～122-N中任一者的区块作为多阶储存单元(multiple-level cell,MLC)区块时，该区块内的每一实体分页对应于二个逻辑分页，亦即该分页的每个存储器单元用以储存二个位元。当快闪存储器芯片122-1～122-N中任一者的区块作为三阶储存单元(triple-level cell,TLC)区块时，该区块内的每一实体分页对应于三个逻辑分页，亦即该分页的每个存储器单元用以储存三个位元。当快闪存储器芯片122-1～122-N中任一者的区块作为四阶储存单元(quad-level cell,QLC)区块时，该区块内的每一实体分页对应于四个逻辑分页，亦即该分页的每个存储器单元用以储存四个位元。
图3是当一快闪存储器控制器110写入数据至快闪存储器模块120的区块时用来管理快闪存储器模块120的方法的流程图。在步骤300中，流程开始，并且快闪存储器控制器110和快闪存储器模块120从电源关闭状态启动电源。在步骤302中，快闪存储器控制器302开始建立新的分组，其中该新的分组具有一分组索引(group index)，该分组索引是先前的分组索引加1。举例来说，如果快闪存储器控制器110之前已经建立了十个分组且该十个分组中最新的分组具有一分组索引「10」，则再新建立分组的分组索引是「11」。在步骤304，判断微处理器112是否产生了用于储存数据的新区块(空白区块)，如果有产生新区块，则流程进入步骤310；如果没有产生新区块，则流程进入步骤306。在步骤306中，判断微处理器112是否从主机装置50接收到关机通知，若是，则流程进入步骤308，使快闪存储器控制器110和快闪存储器模块120电源关闭，若否，则流程进入步骤304。
在步骤310中，微处理器112获得一目前时间，其中该目前时间可以从主机装置50获得(例如2020/07/21，15:00)。在步骤312中，微处理器312判断在步骤304中生成的新区块是否为该分组的第一区块，若是，则进入步骤318；若否，则流程进入步骤314。在步骤314，微处理器112获得最后的写入时间(即，该分组中区块的最新写入时间)。在步骤316，微处理器112计算该目前时间和该最后写入时间之间的一时间间隔。在步骤318，微处理器112将该目前时间设为该最后写入时间。
在步骤320中，微处理器112判断该时间间隔是否大于一阈值，若是，则进入步骤324；若否，则流程进入步骤322。在步骤322中，微处理器112将在步骤304中产生的新区块加入在步骤302中建立的分组中，然后流程重新回到步骤304。在步骤324，微处理器112建立一新的分组，其中该新的分组具有一分组索引且为先前分组索引加1。详细来说，如果微处理器112在步骤302中建立具有分组索引为「11」的分组，则微处理器112可以在步骤324中建立具有分组索引为「12」的一新的分组。
在步骤326中，微处理器112判断该分组索引是否达到一分组上限(group limit)，若是，则进入步骤328；若否，则进入步骤322。举例来说，假设分组上限为「50」，即处理器最多只能建立五十个分组，则微处理器112判断在步骤324中建立的新分组是否具有一分组索引「50」。
在步骤328中，微处理器112刷新(refresh)属于一些较旧分组的区块。举例来说，微处理器112可以选择最旧的五个分组(即具有最早的写入时间的分组)，并且微处理器112将属于最旧的五个分组的区块移动到新区块中，并将这些新区块加入分组索引为「50」的分组中(步骤330)。在步骤328和步骤330中刷新区块之后，微处理器112可以重新配置分组索引，例如，将具有分组索引「5」的分组修改为具有分组索引「1」的分组，且将具有分组索引「6」的分组修改为具有分组索引「2」的分组，依此类推。
在步骤322或步骤330之后，使用在步骤304中建立的区块来储存由快闪存储器控制器110提供的数据。一旦该区块内的所有数据页均被写入，微处理器112就配置新的区块以储存后续数据，且流程从步骤310重新开始。
在图4所示的流程中的分组建立期间，分组信息和时间信息可以被记录在随机存取存储器116或外部动态随机存取存储器(DRAM)所储存的一信息表中。图4是显示依据本发明一实施例的不同分组的一信息表400。如图4所示，信息表400包括许多分组，其中分组#1包含区块B1、B3、B7、...、B155和对应的写入时间，分组#2包含区块B257、B258、...、B300和对应的写入时间，并且分组#3包含区块B6、B8、…、B400和对应的写入时间。需注意的是，属于具有较小分组索引的分组的区块的写入时间早于属于具有较大分组索引的分组的区块的写入时间。举例来说，分组#1中的每个区块B1、B3、B7、...、B155的写入时间早于分组#2中的每个区块B257、B258、...、B300的写入时间，并且分组#2中的每个区块B257、B258、...、B300的写入时间早于分组#3中每个区块B6、B8、...、B400的写入时间。另外，在每个分组中，会根据写入时间对记录的区块进行排序，例如，在分组#1中的区块之中具有最早的写入时间的区块B1可被配置为具有该分组#1的一索引「1」，在分组#2中的区块中具有最早的写入时间的区块B257可被配置为具有分组#2的一索引「1」，并且在分组#3中的区块之中具有最早写入时间的区块B6可被配置为具有分组#3的一索引「1」。
另外，属于同一分组的所有区块可以是相同类型的区块，或者属于同一分组的区块也可以包含不同类型的区块。举例来说，属于分组#1的区块B1、B3、B7、…、B155中的每个区块可以是TLC区块(或QLC区块)；或者属于分组#1的区块B1、B3、B7、…、B155可以包含TLC/QLC区块和SLC区块。
在图3所示的实施例中，可以认为属于同一分组的区块具有较接近的写入时间，并且本实施例的分组方法可有效地检测快闪存储器模块120内的区块的数据保存问题。为了确保属于同一分组的区块具有较接近的写入时间，不同的电源循环(power cycle)必须属于不同的分组，其中一电源循环是指示从一开启电源事件到一关闭电源事件的一时段；以及当一个新的区块的写入时间比前一个区块的写入时间晚得多时，便建立一个新的分组。具体而言，参考图5，在时间t1时，快闪存储器控制器110和快闪存储器模块120被开启电源，快闪存储器控制器110的微处理器112建立分组#10，并且快闪存储器控制器110依序地将数据写入区块B1～B8(区块B8属于分组#10)。然后，在时间t2时，快闪存储器控制器110从主机装置50接收关机通知，并且快闪存储器控制器110和快闪存储器模块120被关闭电源。在时间t3时，快闪存储器控制器110和快闪存储器模块120从关闭电源状态开启电源，快闪存储器控制器110的微处理器112建立分组#11，并且快闪存储器控制器110依序地将数据写入到属于分组#11的区块B9和区块B10。在本实施例中，假设快闪存储器控制器110在时间t4时开始将数据写入区块B10，并且快闪存储器控制器110很长时间没有创建新的区块(例如，快闪存储器控制器110缓慢地将数据写入区块B10)。然后，快闪存储器控制器110在时间t5时创建用于储存数据的区块B11，如果时间t5与时间t4之间的时间间隔大于一阈值TH，则微处理器112建立新的分组#12，并且快闪存储器控制器110依序地将数据写入属于分组#12的区块B11和区块B12。在本实施例中，阈值TH可以由工程师基于快闪存储器模块120的应用或品质来决定，例如，阈值TH可以是一天、几天或一周。
图6是依据本发明另一实施例的一种用来管理快闪存储器模块120的方法的流程图。在步骤600中，流程开始，并且记录分组信息的信息表已经储存在随机存取存储器116或外部动态随机存取存储器中。在步骤602中，微处理器112参考该信息表以选取出最早的分组。以图4为例，具有最早写入时间的分组#1被选取为最早的分组。在步骤604中，微处理器112从所选分组中选取一目标区块，其中该目标区块可以是属于所选分组的所有区块之中具有最早的写入时间的最早区块，或者目标区块可以是属于所选分组的特定区块之中具有最早写入时间的最早区块。举例来说，如果属于所选分组的所有区块都是相同类型的区块，例如TLC区块，则微处理器112可以直接选取所选分组内的最早区块(即具有最早的写入时间的区块)来作为目标区块。如果属于所选分组的区块包含不同类型的区块，例如TLC/QLC区块和SLC区块，由于SLC区块比较不受数据保存问题的影响，即便一个或多个SLC区块的写入时间比最早的TLC/QLC区块的写入时间更早，微处理器112仍可以选取最早的TLC区块或QLC区块来作为目标区块。
在步骤606中，微处理器112扫描目标区块以确定目标区块的品质。具体而言，微处理器112可以藉由使用解码器134读取目标区块的一或多个数据页，且微处理器112可以参考由解码器134提供的解码信息来判断目标区块的品质，其中，解码信息可以是一错误位元数，一阈值电压偏移信息或是可以显示出目标区块品质的任何其他指标。
在步骤608，微处理器112依据目标区块的品质来决定是否需要刷新目标区块。如果品质够好，则微处理器112判断不需要刷新目标区块，并且流程进入步骤612；如果品质不够好，则微处理器112判断目标区块需要刷新，则流程进入步骤610。
在步骤610，微处理器112标记目前所选的分组。在步骤612中，微处理器112不标记目前所选的分组，并且微处理器112判断目前所选的分组是否为信息表400中所记录的最后分组，若是，则流程进入步骤616以完成流程；若否，则流程进入步骤614以选择下一个分组(例如，图4所示的分组#2)。
在4所示的实施例中，由于属于同一分组的区块具有较接近的写入时间，因此微处理器112仅扫描每个分组内的目标区块(例如最旧的区块)以确定该组是否存在品质问题，而不会扫描该分组中的其他区块，以免影响***性能。
另外，由于属于不同分组的区块可能在诸如不同温度的不同环境下写入，因此与属于较早的分组的区块相比，属于较晚的分组的区块品质可能较差。例如，如果在较高温度下写入属于分组#2的区块，则这些区块的品质可能比属于分组#1的区块的品质差，因此，图6所示的流程需要扫描每个分组的目标区块。
图6中所示的流程用于判断具有较差品质的区块的分组，其中被标记的分组会被图7中所示之后续的详细扫描程序所处理，而没有被标记的分组则不需要执行后续的详细扫描程序。图7是依据本发明另一实施例的一种用来管理快闪存储器模块120的方法的流程图。在步骤700中，流程开始，并且一个或多个分组已在图6所示的流程中被标记。在步骤702中，微处理器112选择一标记分组(marked group)，例如，图4所示的分组#1。在步骤704，微处理器112扫描属于所选的标记分组中至少一部分的区块，以决定哪个区块需要刷新。举例来说，微处理器112可以扫描属于所选的标记分组的所有区块，并且标记品质较差且差过一度(degree)的一或多个区块，其中被标记的区块会被判定为需要刷新。在另一个例子中，微处理器112可以使用二分搜寻(binary search)来扫描属于所选的标记分组中一部分的区块，并且标记品质较差且差过一度的一或多个区块，其中被标记的区块会被判定为需要刷新。
在步骤706中，微处理器112判断目前所选的标记分组是否为最后的标记分组，若是，则流程进入步骤710，结束流程；若否，则流程进入步骤708以选择下一个标记分组(例如，图4所示的分组#2)。
在快闪存储器控制器110的背景(background)操作中，图7所示的流程所决定的标记区块会被刷新以将有效数据移动到其他的区块，例如，如果快闪存储器控制器110处于空闲状态(即，不执行读/写操作)，则微处理器112便可以开始刷新这些标记区块。
简而言之，在本发明快闪存储器模块的管理方法中，多个区块会在被快闪存储器控制器写入时进行分组，属于同一分组的区块具有较接近的写入时间，并且微处理器仅需要扫描几个区块来判断哪些区块需要刷新，因此，由于仅扫描几个区块即可判断哪些区块需要刷新，所以本发明的方法有效率而不会影响***性能。
以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (18)

1.一种用以管理一快闪存储器模块的方法，包含：
将该快闪存储器模块中的多个区块分为多个分组，其中每一分组中包含至少一区块；
扫描每一分组内的一目标区块，而不扫描该分组内的所有区块，以决定是否需要刷新该分组中至少一部分的区块，其中，将判定该至少一部分的区块需要刷新的该分组标记为一标记分组；
仅扫描该标记分组的该至少一部分的区块，而不扫描未标记的分组，以决定需要刷新哪个区块，其中，将判定需要刷新的区块标记为一标记区块；以及
透过将该标记区块的有效数据移动到至少一个空白区块来刷新该标记区块。
2.如权利要求1所述的方法，其特征在于，中将该快闪存储器模块中的该多个区块分为该多个分组的步骤包含：
依据一快闪存储器控制器的电源启动事件及电源关闭事件来将该多个区块进行分组，以使不同的电源循环对应到不同的分组，其中，一电源循环是指示从一个电源启动事件到一后续电源关闭事件的时段。
3.如权利要求1所述的方法，其特征在于，将该快闪存储器模块中的该多个区块分为该多个分组的步骤包含：
依据该多个区块的写入时间来将该多个区块进行分组，以使依序写入且所分别具有的写入时间之间的时间间隔大于一阈值的两个区块分别对应于不同的分组。
4.如权利要求1所述的方法，其特征在于，扫描每一分组内的该目标区块的步骤包含：
选择该分组中写入时间最早的一特定区块作为该目标区块。
5.如权利要求1所述的方法，其特征在于，该多个区块包含具有第一类型的区块的一第一区块组和具有第二类型的区块的一第二区块组，且扫描每一分组内的该目标区块的步骤包含：
从该第一区块组中选取具有最早写入时间的一特定区块作为该目标区块。
6.如权利要求5所述的方法，其特征在于，具有第一类型的区块是三阶储存单元(triple level cell,TLC)的区块或四阶储存单元(quadruple level cell,QLC)的区块。
7.一种快闪存储器控制器，其中该快闪存储器控制器耦接至一快闪存储器模块，以及该快闪存储器控制器包含：
一存储器，用来储存一程序码；以及
一微处理器，用来执行该程序码以存取该快闪存储器模块；
其中该微处理器将该快闪存储器模块中的多个区块分为多个分组，其中每一分组中包含至少一区块；该微处理器扫描每一分组内的一目标区块，而不扫描该分组内的所有区块，以决定是否需要刷新该分组中至少一部分的区块，其中，将判定该至少一部分的区块需要刷新的该分组标记为一标记分组；该微处理器仅扫描该标记分组的该至少一部分的区块，而不扫描未标记的分组，以决定需要刷新哪个区块，其中，将判定需要刷新的区块标记为一标记区块；以及该微处理器透过将该标记区块的有效数据移动到至少一个空白区块来刷新该标记区块。
8.如权利要求7所述的快闪存储器控制器，其特征在于，该微处理器依据该快闪存储器控制器的电源启动事件及电源关闭事件来将该多个区块进行分组，以使不同的电源循环对应到不同的分组，其中，一电源循环是指示从一个电源启动事件到一后续电源关闭事件的时段。
9.如权利要求7所述的快闪存储器控制器，其特征在于，中该微处理器依据该多个区块的写入时间来将该多个区块进行分组，以使依序写入且所分别具有的写入时间之间的时间间隔大于一阈值的两个区块对应于不同的分组。
10.如权利要求7所述的快闪存储器控制器，其特征在于，该微处理器选择该分组中写入时间最早的一特定区块作为该目标区块。
11.如权利要求7所述的快闪存储器控制器，其特征在于，该多个区块包含具有第一类型的区块的一第一区块组和具有第二类型的区块的一第二区块组，且该微处理器从该第一区块组中选取具有最早写入时间的一特定区块作为该目标区块。
12.如权利要求11所述的快闪存储器控制器，其特征在于，具有第一类型的区块是三阶储存单元(triple level cell,TLC)的区块或四阶储存单元(quadruple level cell,QLC)的区块。
13.一种电子装置，包含：
一快闪存储器模块；以及
一快闪存储器控制器，用以存取该快闪存储器模块；
其中该快闪存储器控制器将该快闪存储器模块中的多个区块分为多个分组，其中每一分组中包含至少一区块；该快闪存储器控制器扫描每一分组内的一目标区块，而不扫描该分组内的所有区块，以决定是否需要刷新该分组中至少一部分的区块，其中，将判定该至少一部分的区块需要刷新的该分组标记为一标记分组；该快闪存储器控制器仅扫描该标记分组的该至少一部分的区块，而不扫描未标记的分组，以决定需要刷新哪个区块，其中，将判定需要刷新的区块标记为一标记区块；以及该快闪存储器控制器透过将该标记区块的有效数据移动到至少一个空白区块来刷新该标记区块。
14.如权利要求13所述的电子装置，其特征在于，该快闪存储器控制器依据该快闪存储器控制器的电源启动事件及电源关闭事件来将该多个区块进行分组，以使不同的电源循环对应到不同的分组，其中，一电源循环是指示从一个电源启动事件到一后续电源关闭事件的时段。
15.如权利要求13所述的电子装置，其特征在于，该快闪存储器控制器依据该多个区块的写入时间来将该多个区块进行分组，以使依序写入且所分别具有的写入时间之间的时间间隔大于一阈值的两个区块对应于不同的分组。
16.如权利要求13所述的电子装置，其特征在于，该快闪存储器控制器选择该分组中写入时间最早的一特定区块作为该目标区块。
17.如权利要求13所述的电子装置，其特征在于，该多个区块包含具有第一类型的区块的一第一区块组和具有第二类型的区块的一第二区块组，且该快闪存储器控制器从该第一区块组中选取具有最早写入时间的一特定区块作为该目标区块。
18.如权利要求17所述的电子装置，其特征在于，具有第一类型的区块是三阶储存单元(triple level cell,TLC)的区块或四阶储存单元(quadruple level cell,QLC)的区块。
CN202110435195.2A 2020-09-21 2021-04-22 用以管理快闪存储器模块的方法、快闪存储器控制器与电子装置 Pending CN114253467A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/026,331 US11295801B1 (en) 2020-09-21 2020-09-21 Method for managing flash memory module and associated flash memory controller and memory device
US17/026,331 2020-09-21

Publications (1)

Publication Number Publication Date
CN114253467A true CN114253467A (zh) 2022-03-29

Family

ID=80740664

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110435195.2A Pending CN114253467A (zh) 2020-09-21 2021-04-22 用以管理快闪存储器模块的方法、快闪存储器控制器与电子装置

Country Status (3)

Country Link
US (1) US11295801B1 (zh)
CN (1) CN114253467A (zh)
TW (1) TWI807275B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11410734B1 (en) 2021-03-31 2022-08-09 Micron Technology, Inc. Voltage bin selection for blocks of a memory device after power up of the memory device

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101124556A (zh) * 2004-12-16 2008-02-13 桑迪士克股份有限公司 具有用于高速暂存器和更新区块的改进索引的非易失性存储器和方法
US20090157974A1 (en) * 2007-12-12 2009-06-18 Menahem Lasser System And Method For Clearing Data From A Cache
TW201947402A (zh) * 2018-05-14 2019-12-16 深圳大心電子科技有限公司 記憶體管理方法以及儲存控制器
US20200192791A1 (en) * 2018-12-13 2020-06-18 Western Digital Technologies, Inc. Enhancing the effectiveness of read scan performance and reliability for non-volatile memory
CN111383683A (zh) * 2018-12-26 2020-07-07 美光科技公司 通过堆叠多个可靠性规范进行扫描优化

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1758027B1 (en) 2003-12-30 2010-07-14 SanDisk Corporation Non-volatile memory and method with control data management
WO2011001259A1 (en) 2009-06-30 2011-01-06 Nokia Corporation Method and apparatus for providing mobile device interoperability
TWM441187U (en) 2012-03-26 2012-11-11 Cyuan Huei Co Ltd Accessing apparatus capable of user data scanning and recording
WO2013145024A1 (en) 2012-03-30 2013-10-03 Hitachi, Ltd. Storage system with flash memory, and storage control method
KR102210961B1 (ko) 2013-06-12 2021-02-03 삼성전자주식회사 불휘발성 메모리 장치를 포함하는 메모리 시스템 및 그것의 동적 접근 방법
US10996862B2 (en) * 2019-06-17 2021-05-04 Western Digital Technologies, Inc. Adaptive read trim for second read data retention

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101124556A (zh) * 2004-12-16 2008-02-13 桑迪士克股份有限公司 具有用于高速暂存器和更新区块的改进索引的非易失性存储器和方法
US20090157974A1 (en) * 2007-12-12 2009-06-18 Menahem Lasser System And Method For Clearing Data From A Cache
TW201947402A (zh) * 2018-05-14 2019-12-16 深圳大心電子科技有限公司 記憶體管理方法以及儲存控制器
US20200192791A1 (en) * 2018-12-13 2020-06-18 Western Digital Technologies, Inc. Enhancing the effectiveness of read scan performance and reliability for non-volatile memory
CN111383683A (zh) * 2018-12-26 2020-07-07 美光科技公司 通过堆叠多个可靠性规范进行扫描优化

Also Published As

Publication number Publication date
US20220093168A1 (en) 2022-03-24
US11295801B1 (en) 2022-04-05
TW202213331A (zh) 2022-04-01
TWI807275B (zh) 2023-07-01

Similar Documents

Publication Publication Date Title
US9418017B2 (en) Hot memory block table in a solid state storage device
EP2345037B1 (en) Translation layer in a solid state storage device
US11630768B2 (en) Method for managing flash memory module and associated flash memory controller and electronic device
TWI760215B (zh) 用來藉助於資訊排列進行記憶裝置的存取管理的方法、記憶裝置及其控制器、以及電子裝置
US20180211707A1 (en) Semiconductor memory device and method of controlling semiconductor memory device
US10168951B2 (en) Methods for accessing data in a circular block mode and apparatuses using the same
KR20150097433A (ko) 플래시 메모리에 액세스하는 방법, 그리고 관련 컨트롤러 및 메모리 장치
KR20150094543A (ko) 플래시 메모리에 데이터를 기록하는 방법 및 관련 메모리 장치 및 플래시 메모리
US11068201B2 (en) Flash memory controller, method for managing flash memory module and associated electronic device
CN113628655B (zh) 用以存取闪存模块的方法、闪存控制器与电子装置
TWI807275B (zh) 用以管理快閃記憶體模組的方法、快閃記憶體控制器與電子裝置
US7606993B2 (en) Flash memory controller, memory control circuit, flash memory system, and method for controlling data exchange between host computer and flash memory
US11487655B2 (en) Method for managing flash memory module and associated flash memory controller and electronic device based on timing of dummy read operations
KR20200121068A (ko) 데이터 저장 장치 및 이의 동작 방법, 이를 위한 컨트롤러
US20220222008A1 (en) Method for managing flash memory module and associated flash memory controller and memory device
US20230031193A1 (en) Memory system and operating method thereof
TWI769100B (zh) 管理快閃記憶體模組的方法及相關的快閃記憶體控制器與電子裝置
TW202141281A (zh) 存取快閃記憶體模組的方法和半導體封裝

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination