CN114221640A - 一种晶振输出稳定判断及控制电路 - Google Patents
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Abstract
本发明公开一种晶振输出稳定判断及控制电路，所述电路自电路输入端朝向电路输出端包括有低频时钟生成模块、时钟信号占空比检测模块和时钟输出控制模块；所述电路输入端与振荡器输出端相连接；所述低频时钟生成模块输入端与振荡器输出端连接，输出端与时钟信号占空比检测模块连接，用于将振荡器输出的时钟信号二分频，并向时钟信号占空比检测模块提供触发信号；所述时钟占空比检测模块输入端与振荡器输出端连接，输出端连接时钟输出控制模块；用于检测时钟信号占空比比值，待时钟信号占空比满足要求时向时钟输出控制模块输出复位信号；所述时钟输出控制模块输入端与振荡器输出端连接；输出端为电路输出端；用于将振荡器输出的时钟信号送出。
Description
技术领域
本发明涉及晶体振荡器技术领域，具体涉及一种晶振输出稳定判断及控制电路。
背景技术
晶振电路是与片外谐振腔晶体配合组成振荡电路，从而产生稳定的时钟输出，为芯片内部提供参考时钟信号，否则内部电路将无法正常工作。能否提供以及什么时候可以提供这个稳定的时钟信号，是关系芯片能否正常工作的关键。因此判断晶振电路是否已经输出稳定的时钟信号的判断电路成为芯片成功的核心。
晶振电路在刚刚开始起振的过程中，由于振荡振幅较小，因此反相器的工作不是很好，产生占空比过大或过小的时钟信号，如果将时钟信号直接送到芯片核心电路，由于信号的占空比过大或者过小，容易使核心电路工作常态异常，从而导致致命问题。
现有的晶振电路大多没有判断机制来判定振荡器输出信号的质量，直接将输出信号送到数字模块，从而容易引起逻辑错误；因此需要一个检测电路来判断振荡电路是否已经输出稳定且占空比接近50％的时钟信号。
发明内容
本发明针对现有技术存在的不足，提供了一种晶振输出稳定判断及控制电路，具体技术方案如下：
一种晶振输出稳定判断及控制电路，所述电路自电路输入端朝向电路输出端包括有低频时钟生成模块、时钟信号占空比检测模块和时钟输出控制模块；
所述低频时钟生成模块输入端与振荡器输出端连接，输出端与时钟信号占空比检测模块连接，用于将振荡器输出的时钟信号二分频，并向时钟信号占空比检测模块提供触发信号；
所述时钟占空比检测模块输入端与振荡器输出端连接，输出端连接时钟输出控制模块；用于检测时钟信号占空比比值，待时钟信号占空比满足要求时向时钟输出控制模块输出复位信号；
所述时钟输出控制模块输入端与振荡器输出端连接；输出端为电路输出端；用于将振荡器输入的时钟信号送出。
作为上述技术方案的改进，所述低频时钟生成模块包括二分频模块与计数器模块；
所述二分频模块，用于将振荡器输出的时钟信号二分频；
所述计数器模块，用于计数两次便清零一次并输出一个低频时钟信号实现二分频功能。
作为上述技术方案的改进，所述时钟信号占空比检测模块包括RC低通滤波器、比较器、第一逻辑与门和第一D触发器；
所述RC低通滤波器输入端连接振荡器输出端相连，输出端与比较器连接，用于将时钟信号生成一个与占空比成比例的直流电平信号小；
所述比较器包括高位迟滞比较器与低位迟滞比较器；所述高位迟滞比较器顶部参考电压对应时钟信号占空比的峰值，所述低位迟滞比较器底部参考电压对应时钟信号占空比的谷值，所述高位迟滞比较器与低位迟滞比较器输出通过第一逻辑与门与第一D触发器输出端连接，用于判别合规时钟信号；
所述第一逻辑与门输出端连接第一D触发器，根据比较器向第一D触发器输出高电平信号；
所述第一D触发器用于接收第一逻辑与门和低频时钟生成模块传输的信号，并向时钟输出控制模块输出触发信号。
作为上述技术方案的改进，所述第一D触发器数量为若干个。
作为上述技术方案的改进，所述时钟输出控制模块包括第二D触发器与第三逻辑与门；所述第二D触发器时钟信号来自振荡器的输出，复位信号来自第一D触发器的触发信号；所述第二D触发器输出的触发信号与振荡器输出信号通过第三逻辑与门将振荡器输出的时钟信号送出。
本发明与现有技术相比较，其技术效果如下：
本发明所述一种晶振输出稳定判断及控制电路，通过低频时钟生成模块与时钟信号占空比检测模块能够检测振荡器输出是否满足设定占空比，保证振荡器输出的时钟信号的占空比维持在设定的范围内，从而保证数字电路正常工作，并且输出时钟的时间延迟足够振荡器达到稳定状态；因此可以保证整个芯片的逻辑状态是正确的，从而使芯片进入正常工作模式；
本发明所述一种晶振输出稳定判断及控制电路，振荡器的输出时间可以根据计数器模块位长的不同设定，灵活改变晶振的起振时间，可扩展性强。
附图说明
图1为本发明所述一种晶振输出稳定判断及控制电路结构示意图；
图2为本发明所述低频时钟生成模块结构示意图；
图3为本发明所述时钟信号占空比检测模块结构示意图；
图4为本发明所述时钟输出控制模块结构示意图；
图5为本发明所述一种晶振输出稳定判断及控制电路波形时序图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
需要说明的是，当元件被称为“固定于”另一个元件，它可以直接在另一个元件上或者也可以存在居中的元件。当一个元件被认为是“连接”另一个元件，它可以是直接连接到另一个元件或者可能同时存在居中元件。
实施例
如图1所示，本发明所述一种晶振输出稳定判断及控制电路，所述电路自电路输入端朝向电路输出端包括有低频时钟生成模块、时钟信号占空比检测模块和时钟输出控制模块；所述电路输入端与振荡器输出端相连接；所述低频时钟生成模块输入端与振荡器输出端连接，输出端与时钟信号占空比检测模块连接，用于将振荡器输出的时钟信号二分频，并向时钟信号占空比检测模块提供触发信号；所述时钟占空比检测模块输入端与振荡器输出端连接，输出端连接时钟输出控制模块；用于检测时钟信号占空比比值，待时钟信号占空比满足要求时向时钟输出控制模块输出复位信号；所述时钟输出控制模块输入端与振荡器输出端连接；输出端为电路输出端；用于将振荡器输出的时钟信号送出。
如图2所示，所述低频时钟生成模块包括二分频模块与计数器模块，所述二分频模块用于将振荡器输出的时钟信号二分频，二分频模块可根据需要选择不同的分频器，这样的操作可以避免由于时钟信号的占空比不理想造成的错误输出，二分频模块输出的信号占空比接近50％，可以保证后续的计数器模块正常工作。所述计数器模块用于将二分频模块输入的时钟信号进行分频，分频比就是计数器设定的数值；其还能够根据晶振起振时间的长短来专门设计位长，比较灵活。
如图3所示，所述时钟信号占空比检测模块包括RC低通滤波器、比较器、第一逻辑与门和第一D触发器；所述RC低通滤波器输入端连接振荡器输出端相连，输出端与比较器连接，用于将时钟信号生成一个与占空比成比例的直流电平信号，RC低通滤波器的带宽越低，电平的抖动越小；所述比较器包括高位迟滞比较器与低位迟滞比较器，迟滞比较器有比较好的噪声免疫性能，使得占空比在参考值附近摆动时，输出不会产生毛刺；所述高位迟滞比较器顶部参考电压对应时钟信号占空比的峰值，所述低位迟滞比较器底部参考电压对应时钟信号占空比的谷值，所述高位迟滞比较器与低位迟滞比较器输出通过第一逻辑与门与第一D触发器输出端连接，用于判别合规时钟信号；所述第一逻辑与门输出端连接第一D触发器，根据比较器向第一D触发器输出高电平信号；通过第一逻辑与门只有占空比介于峰值和谷值之间的时候，逻辑组合后的提示占空比合规信号才为高电平输出；所述第一D触发器用于接收第一逻辑与门和低频时钟生成模块传输的信号，并向时钟输出控制模块输出触发信号。
所述第一D触发器数量为若干个，通过设置若干个第一D触发器能够筛选不同的高电平持续时间来判定振荡器输出信号的质量；本发明设置数量为二的第一D触发器。第一逻辑与门输出的电平信号经过由低频时钟信号触发的两级D触发器之后组合，如果高电平信号维持得足够长，那么则通过第二逻辑与门输出触发信号，说明输出信号提示占空比已经备好，从而有效地滤除晶振起振的过程中，输出信号占空比过高或者过低的阶段，从而保证输出时钟信号的质量。
如图4所示，所述时钟输出控制模块包括第二D触发器与第三逻辑与门；所述第二D触发器时钟信号来自振荡器的输出，复位信号来自第一D触发器的触发信号；所述第二D触发器输出的触发信号与振荡器输出信号通过第三逻辑与门将振荡器输出的时钟信号送出。占空比没有准备好之前，电压为低，第二D触发器输出一直为低；当第一D触发器的触发信号提示占空比已经准备好了，第二D触发器开始工作，当振荡器的时钟输出信号下一个上升沿到来，将输入端的高电平送到输出，从而提示振荡器时钟信号已经准备好，开启与门，将振荡器输出的时钟信号送出。
本发明所述一种晶振输出稳定判断及控制电路具体调节原理如下：
如图5所示，振荡器起振初期，时钟信号占空比不稳定，由于占空比此时不合规，第二D触发器接收不到复位信号；等一段时间后占空比稳定后，占空比满足要求后，通过时钟信号占空比检测模块向第二D触发器发出复位信号；此时继续等待低频时钟信号的连续两个上升沿，之后提示时钟信号已经备好为高电平；时钟输出控制模块将振荡器时钟输出。
需要说明的是，在本文中，如若存在第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
Claims (5)
1.一种晶振输出稳定判断及控制电路，其特征在于：所述电路自电路输入端朝向电路输出端包括有低频时钟生成模块、时钟信号占空比检测模块和时钟输出控制模块；
所述低频时钟生成模块输入端与振荡器输出端连接，输出端与时钟信号占空比检测模块连接，用于将振荡器输出的时钟信号二分频，并向时钟信号占空比检测模块提供触发信号；
所述时钟占空比检测模块输入端与振荡器输出端连接，输出端连接时钟输出控制模块；用于检测时钟信号占空比比值，待时钟信号占空比满足要求时向时钟输出控制模块输出复位信号；
所述时钟输出控制模块输入端与振荡器输出端连接；输出端为电路输出端；用于将振荡器输入的时钟信号送出。
2.根据权利要求1所述的一种晶振输出稳定判断及控制电路，其特征在于：所述低频时钟生成模块包括二分频模块与计数器模块；
所述二分频模块，用于将振荡器输出的时钟信号二分频；
所述计数器模块，用于将二分频模块输入的时钟信号进行分频。
3.根据权利要求1所述的一种晶振输出稳定判断及控制电路，其特征在于：所述时钟信号占空比检测模块包括RC低通滤波器、比较器、第一逻辑与门和第一D触发器；
所述RC低通滤波器输入端连接振荡器输出端相连，输出端与比较器连接，用于将时钟信号生成一个与占空比成比例的直流电平信号小；
所述比较器包括高位迟滞比较器与低位迟滞比较器；所述高位迟滞比较器顶部参考电压对应时钟信号占空比的峰值，所述低位迟滞比较器底部参考电压对应时钟信号占空比的谷值，所述高位迟滞比较器与低位迟滞比较器输出通过第一逻辑与门与第一D触发器输出端连接，用于判别合规时钟信号；
所述第一逻辑与门输出端连接第一D触发器，根据比较器向第一D触发器输出高电平信号；
所述第一D触发器用于接收第一逻辑与门和低频时钟生成模块传输的信号，并向时钟输出控制模块输出触发信号。
4.根据权利要求3所述的一种晶振输出稳定判断及控制电路，其特征在于：所述第一D触发器数量为若干个。
5.根据权利要求3所述的一种晶振输出稳定判断及控制电路，其特征在于：所述时钟输出控制模块包括第二D触发器与第三逻辑与门；所述第二D触发器时钟信号来自振荡器的输出，复位信号来自第一D触发器的触发信号；所述第二D触发器输出的触发信号与振荡器输出信号通过第三逻辑与门将振荡器输出的时钟信号送出。
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| CN115498982A (zh) * | 2022-11-21 | 2022-12-20 | 成都本原聚能科技有限公司 | 一种上电复位电路、集成电路及芯片 |
| CN116614114A (zh) * | 2023-04-13 | 2023-08-18 | 浙江力积存储科技有限公司 | 延迟锁相环路时钟信号占空比检测方法、占空比检测器 |
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