CN114068698A - 功率半导体元件及其形成方法 - Google Patents

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Abstract

本发明公开一种功率半导体元件及其形成方法，其中该功率半导体元件包括：基板；位于基板上的叠层，其依序包括III‑V族半导体缓冲结构、III‑V族半导体沟道结构、和III‑V族半导体阻障结构；位于叠层上的第一电极，并与该叠层之间形成欧姆接触；位于叠层上的第二电极，并与该叠层之间形成萧特基接触；以及位于第二电极下的V族元素供应层，其覆盖III‑V族半导体阻障结构的部分表面。

Description

功率半导体元件及其形成方法
技术领域
本发明涉及半导体元件，特别是涉及一种功率半导体元件。
背景技术
高电子迁移率晶体管(high electron mobility transistor,HEMT)为一种场效晶体管(field effect transistor,FET)。高电子迁移率晶体管的栅极金属层大部分是以镍金属与下方的外延层作接触，其又称为萧特基接触(Schottky contact)。高电子迁移率晶体管具有高击穿电压(breakdown voltage)和高能隙等物理特性，可被置于高温或高电压和高电流的环境下操作。当栅极金属层与外延层之间的萧特基接触不健全，则元件容易失效，且寿命短。
发明内容
一种功率半导体元件，包括：基板；叠层，位于基板上，其中叠层依序包括III-V族半导体缓冲结构、III-V族半导体沟道结构、和III-V族半导体阻障结构；第一电极，位于叠层上，并与叠层之间形成欧姆接触；第二电极，位于叠层上，并与叠层之间形成萧特基接触；以及V族元素供应层，位于第二电极下，且覆盖III-V族半导体阻障结构的部分表面。
一种功率半导体元件的形成方法，包括：提供基板；形成叠层于基板上，其中叠层依序包括III-V族半导体缓冲结构、III-V族半导体沟道结构、和III-V族半导体阻障结构；形成第一电极于叠层上；形成V族元素供应层于叠层上，且覆盖III-V族半导体阻障结构的部分表面；以及形成第二电极于V族元素供应层上。
附图说明
以下将配合所附的附图详述本发明的各面向。应注意的是，各种特征并未按照比例绘制。事实上，可任意地放大或缩小元件的尺寸，以清楚地表现出本发明的特征。
图1A～图1G是本发明的一实施例绘示出形成功率半导体元件的中间阶段的剖面示意图；
图2A～图2H是本发明的另一实施例绘示出形成功率半导体元件的中间阶段的剖面示意图；
图3A～图3D是本发明的一些实施例绘示出在进行表面处理之前及之后III-V族半导体层的表面的结构变化示意图。
符号说明
10,20:功率半导体元件
30:表面
32:III-V族半导体层
34:缺氮化合物层
36:修补化合物层
38:等离子体蚀刻
40:III族元素聚积物
42:表面处理
44:物质(或其成分)
46:V族元素供应层沉积工艺
48:V族元素供应层
100,200:基板
110,210:叠层
112,212:III-V族半导体成核层
114,214:III-V族半导体缓冲结构
116,216:III-V族半导体沟道结构
118,218:III-V族半导体阻障结构
120,220:介电层
130S,130G,130D,230S,230G,230D:开口
135,235:表面处理
140,240:第一电极
150,250:第三电极
260:凹槽
170,270:V族元素供应层
280:绝缘层
190,290:第二电极
具体实施方式
以下公开提供了许多的实施例，用于实施本发明的不同部件。组件和配置的具体范例描述如下，但这些实施例并非用以限定本发明实施例。举例来说，叙述中提及第一部件形成于第二部件之上，可包括形成第一和第二部件直接接触的实施例，也可包括额外的部件形成于第一和第二部件之间，使得第一和第二部件不直接接触的实施例。另外，本发明可在各种实施例中重复元件符号及/或字母。除非另外指定，相似元件符号引用于相似元件上，以相同或相似材料，使用相同或相似方法来形成。
再者，此处可使用空间上相关的用语，如「在…之下」、「下方的」、「低于」、「在…上方」、「上方的」和类似用语可用于此，以便描述如图所示一元件或部件和其他元件或部件之间的关系。这些空间用语企图包括使用或操作中的装置的不同方位。当装置被转至其他方位(旋转90°或其他方位)，则在此所使用的空间相对描述可同样依旋转后的方位来解读。
本发明实施例提供一种功率半导体元件及其形成方法，特别适用于高电子迁移率晶体管(high electron mobility transistor,HEMT)。在一些实施例中，会在建构任何晶体管结构前，先沉积钝化层(passivation layer)，以对基板上的外延层提供保护。在制作电极的过程中，需要在预定的区域对钝化层进行蚀刻，使得后续形成的电极(例如栅极)能够与下方的外延层形成电性接触(例如萧特基接触(Schottky contact))。由于蚀刻钝化层所使用的等离子体轰击会损害到外延层中的半导体化合物的结构，使其造成缺陷。通过在蚀刻钝化层(passivation layer)后，并在形成电极前，沉积含有V族元素的化合物，以修补蚀刻工艺对钝化层下方的外延层所造成的缺陷。如此一来，将减少半导体元件失效的问题、提升半导体元件的特性和可靠度。
图1A至图1G是根据本发明的一些实施例绘示出功率半导体元件10的制造步骤中间阶段的剖面示意图。在本实施例中，功率半导体元件10为空乏型高电子迁移率晶体管(depletion mode(D-mode)HEMT)。如图1G所示，功率半导体元件10包括：基板100，位于基板100上的叠层110包括III-V族半导体成核层112、III-V族半导体缓冲结构114、III-V族半导体沟道结构116、III-V族半导体阻障结构118，位于部分叠层110上的介电层120，分别位于叠层110上的第一电极(例如源极)140与第三电极(例如漏极)150，位于叠层110上并介于第一电极140与第三电极150之间的第二电极(例如栅极)190，以及位于第二电极190下的V族元素供应层170覆盖III-V族半导体阻障结构118的部分表面。第二电极190包含金属或金属化合物具有比III-V族半导体阻障结构118具有较高的功函数。第二电极190与III-V族半导体阻障结构118之间形成高电阻接触，例如萧特基接触(Schottky contact)。
在功率半导体元件10的制造步骤中，如图1A所示，先在基板100之上形成叠层110。叠层110的形成包括在基板100上形成III-V族半导体成核层112，在III-V族半导体成核层112之上形成III-V族半导体缓冲结构114，在III-V族半导体缓冲结构114之上形成III-V族半导体沟道结构116，并在III-V族半导体沟道结构116之上形成III-V族半导体阻障结构118。III-V族半导体缓冲结构114可包括由单膜层或具有多个个子层的多膜层(未绘示)构成。在一些实施例中，III-V族半导体缓冲结构包括由两层子层交互堆叠而成的超晶格结构(superlattice structure)(未绘示)。
在一些实施例中，基板100为半导体基板或绝缘基板。绝缘基板的材料包括蓝宝石。半导体基板的材料包括元素半导体例如硅或锗、化合物半导体例如碳化硅、氮化镓、氮化铝、氮化铝镓、或其组合。或者，基板100为多膜层(multi-layered)基板，例如绝缘层上硅(silicon-on-insulator,SOI)基板。在其他实施例中，在成长基板上外延形成的叠层110，可经由晶片移转(wafer transfer)工艺将叠层110接合于基板100上，并移除成长基板再继续后续工艺，基板100包括玻璃、塑胶、陶瓷、金属等材料。在本实施例中，基板100例如为硅基板，厚度约为1000μm至1200μm。不同外延条件可选用不同晶面的硅基板于其上成长外延结构，例如包括Si(111)或Si(110)。上述的III-V族半导体成核层112、III-V族半导体缓冲结构114、III-V族半导体沟道结构116、III-V族半导体阻障结构118是以外延方式成长于硅基板的(111)面上，并沿[0001]方向成长。
在一些实施例中，III-V族半导体成核层112、III-V族半导体缓冲结构114、III-V族半导体沟道结构116及III-V族半导体阻障结构118的材料包括III-V族化合物半导体材料，例如III族氮化物。III族氮化物包括InxAlyGa1-(x+y)N，其中0≤x≤1，0≤y≤1，x+y≤1，例如氮化镓(GaN)、氮化铝(AlN)、氮化铝镓(AlGaN)、氮化铝铟(InAlN)、氮化铟镓(InGaN)、氮化铟铝镓(InAlGaN)、或其组合。可以通过金属有机化学气相沉积(MOCVD)、原子层沉积(ALD)、分子束外延(MBE)、液相外延(LPE)、其他合适工艺、或其组合来形成上述的III-V族化合物半导体材料。沟道结构116、阻障结构118可以分别由单层或多层子层构成。
III-V族半导体成核层112具有介于约1nm和约500nm之间的厚度，例如约200nm。III-V族半导体成核层112可以缓解基板100与上方成长的膜层之间的晶格差异，以提升外延品质。在其他实施例中，可以不设置III-V族半导体成核层112，直接在基板100上方形成III-V族半导体缓冲结构114，以简化工艺步骤，且也可达到改善的效果。
在一些实施例中，III-V族半导体缓冲结构114的材料包括氮化铝镓。III-V族半导体缓冲结构114的厚度介于约为数微米(μm)或数十微米之间，例如4.0μm和5.0μm之间，例如约4.5μm。III-V族半导体缓冲结构114的材料为掺杂的或未掺杂的材料。在一些实施例中，III-V族半导体缓冲结构114的材料为碳掺杂材料，以提高III-V族半导体缓冲结构114的电阻值，例如碳掺杂的氮化铝镓(carbon-doped AlGaN)，其碳掺杂浓度可随着成长厚度方向渐变或也可为固定的。III-V族半导体缓冲结构114可减缓基板100与III-V族半导体沟道结构116之间因晶格不匹配所造成的应变(strain)，以防止缺陷形成于上方的III-V族半导体沟道结构116中。
在一些实施例中，III-V族半导体沟道结构116的材料具有第一能阶及第一晶格常数，III-V族半导体阻障结构118的材料具有第二能阶及第二晶格常数。第二能阶大于第一能阶，以及第二晶格常数不同于(例如小于)第一晶格常数。在本实施例中，III-V族半导体沟道结构116及III-V族半导体阻障结构118为本质半导体。III-V族半导体沟道结构116以及III-V族半导体阻障结构118自身形成自发性极化(spontaneous polarization)，且因其不同晶格常数形成压电极化(piezoelectric polarization)，进而在III-V族半导体沟道结构116及III-V族半导体阻障结构118间的异质接面产生二维电子气(未绘示)。因此III-V族半导体沟道结构116的材料包括氮化镓、氮化铝镓、氮化铟镓或氮化铝铟镓。III-V族半导体阻障结构118的材料包括氮化镓、氮化铝镓、氮化铟镓或氮化铝铟镓，且其材料的能阶高于III-V族半导体沟道结构116的材料能阶。在本实施例中，III-V族半导体沟道结构116包括氮化镓，III-V族半导体阻障结构118的材料包括氮化铝镓。III-V族半导体沟道结构116具有介于约100nm和300nm之间的厚度，例如约200nm。III-V族半导体阻障结构118(氮化铝镓)具有介于约10nm和30nm之间的厚度，例如约20nm。
根据本发明的一些实施例，III-V族半导体阻障结构118包括一高能阶材料层及一盖层(未绘示)于高能阶材料层上。根据本发明的一实施例，盖层的材料能阶高于高能阶材料层的能阶，通过盖层提升III-V族半导体阻障结构118整体能阶，进而提升二维电子气的浓度。根据本发明的一实施例，高能阶材料层的能阶高于盖层的能阶，盖层的材料可为GaN，其厚度介于约1nm和50nm之间，例如约20nm至50nm，或约1nm至10nm。根据一些实施例，盖层的形成有助于避免元件发生电流击穿。
如图1B所示，在III-V族半导体阻障结构118之上形成一或多个介电层120(也可称作钝化层)，以保护III-V族半导体阻障结构118免于在后续的工艺中氧化。介电层120的材料包括氧化物(例如氧化硅)、氮化物(例如氮化硅或碳氮化硅)、硅化物(例如磷硅酸玻璃(phospho-silicate glass,PSG)、硼硅酸玻璃(boro-silicate glass,BSG)、硼掺杂磷硅酸玻璃(boron-doped phospho-silicate glass,BPSG))、氮氧化物(例如氮氧化硅)、或其组合。形成介电层120的方式包括但不限于物理气相沉积(PVD)，例如蒸镀法或溅镀法、化学气相沉积(CVD)、旋转涂布法(spin-on coating)、或其组合。图1B虽然仅绘示出一个介电层120，但本发明并不以此为限，介电层120可以是多膜层。
如图1C所示，在介电层120上形成开口130S、开口130G、和开口130D，以分别露出下方的III-V族半导体阻障结构118部分上表面。开口130S、开口130G、和开口130D将分别作为形成第一电极140、第二电极190、和第三电极150的位置。开口130S、开口130G、和开口130D可于同一工艺形成，或于不同工艺分别形成，例如先形成开口130S及开口130D，再于另一道工艺形成开口130G。开口130S、开口130G、和开口130D的形成方式包括但不限于干蚀刻工艺、湿蚀刻工艺或其组合。湿蚀刻工艺以包括浸洗、喷洗等方式，在酸性溶液例如稀氢氟酸(diluted hydrofluoric acid,DHF)、含氢氟酸(hydrofluoric acid,HF)溶液、硝酸(nitric acid,HNO3)、及/或醋酸(acetic acid,CH3COOH)、或碱性溶液例如氢氧化钾(potassium hydroxide,KOH)溶液及/或氨水(ammonia)、或其他适合的湿蚀刻剂中进行。干蚀刻工艺包括等离子体蚀刻(plasma etching)、感应耦合等离子体蚀刻(inductivelycoupled plasma etching,ICP)、反应离子蚀刻(reactive ion etching,RIE)、或其组合。在本实施例中，开口130G的形成是使用干蚀刻工艺。
如图1D所示，在开口130S和开口130D中分别形成第一电极140和第三电极150。在一些实施例中，第一电极140和第三电极150与III-V族半导体阻障结构118之间形成低电阻接触，例如欧姆接触。第一电极140和第三电极150包括功函数介于4.1及4.3之间的金属，例如银、铝、钨、钽、镉、锆、钛、或其组合。可以利用物理气相沉积、原子层沉积、电镀法(plating)、或其组合来形成第一电极140和第三电极150的材料层。之后，使用光刻工艺和蚀刻工艺来形成第一电极140和第三电极150。在一些实施例中，在形成第一电极140和第三电极150后进行快速热退火工艺，使得第一电极140和第三电极150分别与下方的叠层110形成合金，降低欧姆接触的电阻值。
在一些实施例中，在开口130G中(预计形成第二电极的区域)进行表面处理135。表面处理135包括但不限于以酸性物质处理III-V族半导体阻障结构118的表面。例如，表面处理135使用五氯化磷(phosphorus pentachloride,PCl5)、盐酸(hydrochloric acid,HCl)、或其组合，以浸洗、喷洗、或其他的方式来完成。
本案发明人发现，在功率半导体元件工艺中，例如用来在介电层120中形成开口的蚀刻过程(例如干蚀刻)会使III-V族半导体阻障结构118的表面形成缺陷，例如因蚀刻工艺使得其表面失去其组成中的V族元素，进而在开口例如开口130G所暴露的III-V族半导体阻障结构118部分上表面造成例如V族元素空缺、及/或其表面产生多余III族元素(例如镓或铝)聚积物(aggregate)等表面缺陷。V族元素空缺与III族元素聚积物(aggregate)使III-V族半导体阻障结构118的表面不平整。在一些实施例中，进行表面处理135以去除III族元素聚积物，有利于后续工艺各层的披覆、及/或有利于于后续工艺中形成的V族元素供应层170对III-V族半导体阻障结构118表面的V族元素空缺进行修复。表面处理135的机制将以示意图的方式，于后详述。
图3A至图3D是根据本发明的一些实施例绘示出在进行表面处理42之前及之后III-V族半导体层32，例如III-V族半导体阻障结构118的表面30的结构变化示意图。
如图3A所示，III-V族半导体层32包括例如氮化铝镓，其中铝和镓为III族元素，氮为V族元素。如图3B所示，在进行干蚀刻工艺例如等离子体蚀刻38的工艺中，III-V族半导体层32的表面30会受到等离子体的冲击。由于氮元素具有相对低的原子质量，等离子体蚀刻38的工艺会将III-V族半导体层32的氮元素轰击掉，使得表面30产生V族元素空缺(氮空缺)，并将III-V族半导体层32转变成缺氮化合物层34。在一些实施例中，缺氮化合物层34的表面以悬键(dangling bond)的型态存在。
在干蚀刻工艺后，表面30也具有III族元素聚积物40(铝聚积物和镓聚积物)聚积于其上。针对缺氮化合物层34的表面30进行表面处理42可使用酸性物质移除III族元素聚积物40。
接下来，如图1E所示，顺应性地沉积V族元素供应层170于介电层120、第一电极140、和第三电极150的表面上，以及于完成表面处理135的开口130G的侧壁和底面上。根据本发明的一些实施例，在制作第二电极190前，先沉积V族元素供应层170可修复V族元素空缺，将以示意图(图3C及图3D)的方式，于后详述。
在一些实施例中，V族元素供应层170为低介电常数(low k)介电层，例如不大于二氧化硅的介电常数，例如不大于3.7。在一些实施例中，V族元素供应层170的材料包括V族元素化合物例如氮化物。在一些实施例中，氮化物包括金属氮化物，金属氮化物包含金属元素例如III族金属例如钛或铟。在本实施例中，V族元素供应层170的材料包括氮化钛(titanium nitride,TiN)。根据本发明的一些实施例，V族元素供应层170的厚度可介于
Figure BDA0003195642980000081
和
Figure BDA0003195642980000082
之间，例如约介于
Figure BDA0003195642980000083
和
Figure BDA0003195642980000084
之间。如果V族元素供应层170的厚度小于
Figure BDA0003195642980000085
则会因为厚度太小不易成膜。如果V族元素供应层170的厚度大于
Figure BDA0003195642980000086
则会造成能带不连续，以及产生电容效应而使击穿电压降低。可使用物理气相沉积(例如蒸镀法或溅镀法)、化学气相沉积、旋转涂布法、或其组合、或其他类似方法来形成V族元素供应层170。
如图3C所示，在一些实施例中，表面处理42所形成的物质(或其成分)44，例如酸性物质的带负电离子会暂时存在于叠层表面30，例如带负电离子与表面的悬键形成暂时键结。再针对缺氮化合物层34的表面30进行V族元素供应层沉积工艺46，以形成V族元素供应层48在表面30上。如图3D所示，在本实施例中，当V族元素供应层48(例如氮化钛)沉积于表面30上时，酸性物质(或其成分)44将被置换脱离叠层表面30，V族元素供应层48的V族元素(例如氮元素)会进入表面30的晶体结构中，并与表面30的III族元素形成化学键结，形成修补化合物层36。换句话说，在叠层表面30上的V族元素供应层沉积工艺46可提供V族元素(例如氮元素)来修复缺氮化合物层34表面的V族元素空缺。在一些实施例中，III族元素(例如镓)在与V族元素供应层48的V族元素形成化学键结之后会产生0.5eV的化学位移量。
此外，在一些实施例中，在经过如图3A至图3B所述的表面处理42的步骤之后，可省略沉积V族元素供应层170的步骤，直接沉积第二电极190于III-V族半导体阻障结构118上对应开口130G的区域。在另一些实施例中，可省略如图3A至图3B所述的表面处理42步骤，直接沉积V族元素供应层170于III-V族半导体阻障结构118上对应开口130G的区域后，再沉积第二电极190。
接下来，如图1F所示，沉积第二电极190于V族元素供应层170上，对应于开口130G的区域。在一些实施例中，第二电极190的材料包括导电材料，例如金属、金属化合物、或上述的组合。举例来说，金属包括金、镍、铂、钯、铱、钛、铬、钨、铝、铜、银、其合金、其多层结构、或其组合；金属化合物包括上述金属的化合物，例如氮化钛(TiN)。在一些实施例中，第二电极190与III-V族半导体阻障结构118之间形成萧特基接触。第二电极190由具有功函数大于4.5eV的金属或金属化合物所构成。第二电极190的形成方式可以与第一电极140或第三电极150相同。在一些实施例中，通过V族元素供应层170修复III-V族半导体阻障结构118的缺陷，使得第二电极190及III-V族半导体阻障结构118之间的萧特基接触特性更佳，进而降低功率半导体元件10的漏电流，且可使临界电压维持在可运作的正常范围内。
在一些实施例中，在开口130G、开口130S与开口130D中可同时进行表面处理及形成V族元素供应层170。第一电极140、第三电极150与第二电极190的形成步骤也可于同一工艺形成。举例来说，形成开口130S、开口130G、和开口130D之后，在开口130G、及/或在开口130S与开口130D进行表面处理。接着将V族元素供应层170形成于开口130G后，再将第一电极140、第三电极150与第二电极190于同一工艺或不同工艺形成于对应开口130S、开口130D及开口130G的位置。
接下来，如图1G所示，使用如前所述的干蚀刻工艺、湿蚀刻工艺或上述的组合移除V族元素供应层170露出的部分(未被第二电极190覆盖的部分)。根据本发明的一些实施例，在移除V族元素供应层170露出的部分之后，完成功率半导体元件10的工艺。
虽然前述实施例仅指述至第二电极190的工艺，但本发明并不以此为限。举例来说，可进一步在功率半导体元件10表面覆盖平坦化的保护层(未绘示)，再通过图案化工艺分别在第一电极140和第三电极150上方形成开口(未绘示)，并沉积接合垫金属(未绘示)于开口中，直接接触第一电极140和第三电极150。
图2A至图2H是根据本发明的另一实施例绘示出功率半导体元件20的制造步骤中间阶段的剖面示意图。在本实施例中，功率半导体元件20为增强型高电子迁移率晶体管(enhancement mode(E-mode)HEMT)。如图2H所示，功率半导体元件20包括：基板200，位于基板200上的叠层210包括III-V族半导体成核层212、III-V族半导体缓冲结构214、III-V族半导体沟道结构216、和III-V族半导体阻障结构218，位于部分叠层210上的介电层220，分别位于叠层210上的第一电极240(例如源极)与第三电极250(例如漏极)，位于叠层210上并介于第一电极240与第三电极250之间的第二电极290(例如栅极)，以及位于第二电极290下的V族元素供应层270。第二电极290包含金属或金属化合物具有比III-V族半导体沟道结构218较高的功函数。功率半导体元件20与功率半导体元件10的结构差异在于，功率半导体元件20的V族元素供应层270覆盖III-V族半导体沟道结构216的部分表面，且还包括一绝缘层280位于V族元素供应层270与第二电极290之间。第二电极290与III-V族半导体沟道结构216之间形成高电阻接触，例如萧特基接触(Schottky contact)。
如图2A至图2D所示，在基板200之上形成叠层210。叠层210的形成包括在基板200上依序形成III-V族半导体成核层212、III-V族半导体缓冲结构214、III-V族半导体沟道结构216、以及III-V族半导体阻障结构218。接着在III-V族半导体阻障结构218之上形成一或多个介电层220，并且在介电层220上形成开口230S、开口230G、和开口230D，以分别露出下方的III-V族半导体阻障结构218部分上表面。然后，在开口230S和开口230D中分别形成第一电极240和第三电极250。
在本实施例中，功率半导体元件20的基板200、III-V族半导体成核层212、III-V族半导体缓冲结构214、III-V族半导体沟道结构216、III-V族半导体阻障结构218、介电层220、开口230S、开口230G、开口230D、第一电极240和第三电极250可使用如同前述功率半导体元件10的基板100、III-V族半导体成核层112、III-V族半导体缓冲结构114、III-V族半导体沟道结构116、III-V族半导体阻障结构118、介电层120、开口130S、开口130G、开口130D、介电层120、第一电极140和第三电极150相同材料与工艺所形成，故不在此重复。
请参考图2E，功率半导体元件20与功率半导体元件10的差异在于，经由开口230G在III-V族半导体阻障结构218中蚀刻凹槽260，凹槽260沿着开口230G向下延伸，并暴露出III-V族半导体沟道结构216的部分上表面。在一些实施例中，凹槽260的侧壁由III-V族半导体阻障结构218的侧面构成，凹槽260的底面由III-V族半导体沟道结构216的部分上表面构成。在另一些实施例中，凹槽260的侧壁由III-V族半导体阻障结构218与III-V族半导体沟道结构216的侧面构成。
在一些实施例中，凹槽260的作用在于移除部分III-V族半导体阻障结构218，以降低其下方的二维电子气浓度或者使其下方无二维电子气的存在，由此功率半导体元件20在第二电极290未施加偏压的状态下处于未导通的状态(normally off)。形成凹槽260的工艺可使用如前所述的干蚀刻工艺、湿蚀刻工艺或上述的组合形成，于此不再赘述。根据特定实施例，凹槽260的形成包括先进行各向异性(anisotropic)的干蚀刻工艺，再接着进行各向同性(isotropic)的湿蚀刻工艺。各向异性的干蚀刻工艺可使用氩等离子体，而各向同性的湿蚀刻工艺可使用氯化氢、含氧酸(例如磷酸或硫酸)、或其组合。
在一些实施例中，叠层210中的III-V族半导体成核层212、III-V族半导体缓冲结构214、III-V族半导体沟道结构216、和III-V族半导体阻障结构218的材料和蚀刻选择比差异并不显着。因此，干蚀刻工艺很难精准地掌握蚀刻深度，举例来说，欲蚀刻III-V族半导体阻障结构218时，很有可能将下方的III-V族半导体沟道结构216的显着部分一起蚀去。在另一些实施例中，采用湿蚀刻工艺来搭配原有的干蚀刻工艺，以形成凹槽260的结构。在预设的凹槽260的深度中，先使用干蚀刻工艺来凹蚀约介于60％和80％之间的预设深度，接着用湿蚀刻工艺来凹蚀剩余约介于20％和40％之间的预设深度。在一些实施例中，凹槽260的轮廓具有因各向异性干蚀刻工艺所形成的笔直侧壁于上部，和因各向同性湿蚀刻工艺所形成的非笔直侧壁于下部。凹槽260所暴露出的III-V族半导体沟道结构216的部分上表面可保有一定的完整性。
参考图2E，在一些实施例中，对凹槽260的侧壁(即III-V族半导体阻障结构218的侧面)及/或底面(即III-V族半导体沟道结构216的上表面)进行表面处理235。功率半导体元件20的表面处理235与功率半导体元件10的表面处理135的过程相同，故不在此重复。另外，同时参照前述图3A至图3D所示的表面30在进行表面处理42之前及之后的结构变化示意图，在本实施例中，表面30即为III-V族半导体阻障结构218的侧面及/或III-V族半导体沟道结构216上表面。通过表面处理235的步骤，使III-V族半导体阻障结构218侧面及/或III-V族半导体沟道结构216上表面因蚀刻工艺所产生的表面缺陷，例如V族元素空缺能够更有效地由V族元素供应层270修补。
如图2F所示，顺应性地沉积V族元素供应层270于介电层220、第一电极240、和第三电极250的表面上，以及凹槽260的侧壁及/或底面上。V族元素供应层270的材料与前述实施例的V族元素供应层170的材料相同。接下来，顺应性地沉积绝缘层280于V族元素供应层270上。在一些实施例中，绝缘层280为高介电常数(high k)介电层，有效防止临界电压的位移，使功率半导体元件20在操作范围中仍维持常关。绝缘层280可以利用与V族元素供应层270相同的方式来形成。此外，在另一些实施例中，在进行表面处理235的步骤之后，可省略沉积V族元素供应层270的步骤，直接沉积绝缘层280于凹槽260的侧壁和底面上。
如图2G至图2H所示，沉积第二电极290于绝缘层280上，对应于凹槽260的区域并填入凹槽260，并使用如前所述的干蚀刻工艺、湿蚀刻工艺或上述的组合移除V族元素供应层270和绝缘层280未被第二电极290覆盖的部分，至此完成功率半导体元件20的工艺。
虽然前述实施例仅指述至第二电极290的工艺，但本发明并不以此为限。举例来说，可进一步在功率半导体元件20表面覆盖平坦化的保护层(未绘示)，再通过图案化工艺分别在第一电极240和第三电极250上方形成开口(未绘示)，并沉积接合垫金属(未绘示)于开口中，直接接触第一电极240和第三电极250。
功率半导体元件20的第二电极290下方同时具有低介电常数介电层(例如V族元素供应层270)和高介电常数介电层(例如绝缘层280)所组成的混合介电层结构。功率半导体元件20的混合介电层结构既可修补凹槽260的侧壁及/或底面因蚀刻工艺所产生的V族元素空缺，又可使临界电压维持在可运作的正常范围内。
根据一些实施例，功率半导体元件20具有比功率半导体元件10更低的漏电流。上述实施例的功率半导体元件10及功率半导体元件20均属于具有三端点(three terminal)的晶体管，即具有第一电极140和240(例如源极)、第三电极150和250(例如漏极)与第二电极190和290(例如栅极)的三极体。在其他实施例中，上述实施例所述的V族元素供应层也可应用于具有二端点(two terminal)的二极管(diode)中，例如具有第一电极(例如欧姆电极)及第二电极(例如萧特基电极)的萧特基障壁二极管(Schottky Barrier Diode,SBD)。举例来说，萧特基障壁二极管的结构与功率半导体元件10和20类似，可包含基板、III-V族半导体成核层、III-V族半导体缓冲结构、III-V族半导体沟道结构、III-V族半导体阻障结构、介电层、V族元素供应层、及/或凹槽与绝缘层。萧特基障壁二极管与功率半导体元件10和20的差异在于萧特基障壁二极管的叠层上仅具有萧特基电极及欧姆电极二种电极。萧特基电极的材料包含与功率半导体元件10、20的第二电极190、290相同的材料，并与其下方的外延层之间形成萧特基接触，欧姆电极的材料包含与功率半导体元件10、20的第一电极140和240、及/或第三电极150和250相同的材料，并与其下方的外延层之间形成欧姆接触。同样地，可先在叠层表面(例如III-V族半导体阻障结构或III-V族半导体沟道结构的表面)形成如前述实施例所述的V族元素供应层，再沉积萧特基电极于V族元素供应层上方，以提升元件特性与可靠度。
以上概述数个实施例的部件，以便在本发明所属技术领域中普通技术人员能更加理解本发明的观点。在本发明所属技术领域中普通技术人员应理解，他们能轻易地以本发明实施例为基础，设计或修改其他工艺和结构，以达到与在此介绍的实施例相同的目的及/或优势。并应理解，此类等效的结构并无悖离本发明的精神与范围，且能在不违背本发明的精神和范围下，做各式各样的改变、取代和替换。

Claims (10)

1.一种功率半导体元件，包括：
基板；
叠层，位于该基板上，其中该叠层依序包括III-V族半导体缓冲结构、III-V族半导体沟道结构、和III-V族半导体阻障结构；
第一电极，位于该叠层上，并与该叠层之间形成欧姆接触；
第二电极，位于该叠层上，并与该叠层之间形成萧特基接触；以及
V族元素供应层，位于该第二电极下，且覆盖该III-V族半导体阻障结构及/或该III-V族半导体沟道结构的部分表面。
2.如权利要求1所述的功率半导体元件，其中该V族元素供应层包括金属氮化物。
3.如权利要求1所述的功率半导体元件，其中该V族元素供应层具有介于约
Figure FDA0003195642970000011
和
Figure FDA0003195642970000012
之间的厚度。
4.如权利要求1所述的功率半导体元件，其中该V族元素供应层的V族元素与该III-V族半导体阻障结构的III族元素形成化学键结。
5.如权利要求1所述的功率半导体元件，还包括介电层位于该叠层上方，其中该介电层具有开口，暴露出该III-V族半导体阻障结构的部分上表面，该V族元素供应层顺应性地设置于该开口的底部与侧壁，且该第二电极填入该开口中。
6.如权利要求1所述的功率半导体元件，还包括介电层位于该叠层上方且具有开口，其中该叠层具有凹槽沿着该开口向下延伸，暴露出该III-V族半导体沟道结构的部分上表面，该V族元素供应层顺应性地设置于该凹槽的底部与侧壁，且该第二电极填入该凹槽中。
7.一种功率半导体元件的形成方法，包括：
提供基板；
形成叠层于该基板上，其中该叠层依序包括III-V族半导体缓冲结构、III-V族半导体沟道结构、和III-V族半导体阻障结构；
形成V族元素供应层于该叠层上，且覆盖该III-V族半导体阻障结构的部分表面；以及
形成第二电极于该V族元素供应层上。
8.如权利要求7所述的功率半导体元件的形成方法，还包括在形成该V族元素供应层前，在该叠层上沉积介电层，并在该介电层上蚀刻开口，以暴露部分该III-V族半导体阻障结构；以及对暴露出的该部分III-V族半导体阻障结构进行一表面处理；其中该V族元素供应层形成经该表面处理后的该部分III-V族半导体阻障结构上。
9.如权利要求7所述的功率半导体元件的形成方法，其中，使该V族元素供应层的该V族元素与该III-V族半导体阻障结构的该III族元素形成化学键结。
10.如权利要求7所述的功率半导体元件的形成方法，还包括：
在形成该V族元素供应层前，沉积介电层于该叠层上；
蚀刻凹槽穿过该III-V族半导体阻障结构，且暴露该III-V族半导体阻障结构之一部分表面及该III-V族半导体沟道结构的部分上表面，其中该凹槽的侧壁及底部分别由该III-V族半导体阻障结构的该部分表面及该III-V族半导体沟道结构的该部分上表面构成；以及
对该凹槽的该底部与该侧壁进行一表面处理；
其中该V族元素供应层沉积于经该表面处理后的该凹槽的底部与侧壁上。
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