CN114050825B - 多模式自适应内外参考时钟复用分配电路 - Google Patents
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Abstract
本发明公开的一种多模式自适应内外参考时钟复用分配电路，能自适应复用内外参考时钟，且具备时钟分频分配能力。本发明通过下述技术方案实现：FPGA以含PLL资源的锁定指示信号和接地调试接口控制电路输入模式信号作为判决条件，判断工作模式和外部参考时钟是否正常，通过逻辑判决输出选通信号信号，选择内部或外部参考时钟到次级锁相环电路，实现内外参考时钟自适应复用；末级时钟分配网络对次级锁相环电路输出时钟进行分频，为板级各电路组件提供分频时钟，分别得到各组电路组件的具体时钟频率，以及自适应调试模式、正常工作模式、外参考异常模式和外参考恢复模式等多种工作模式下的参考时钟复用，完成到模块内各电路组件输出时钟的分频和分配。
Description
技术领域
本发明涉及一种模块级多模式自适应内外参考时钟复用分配电路及方法。
背景技术
在综合化***中，各功能处理由专用模块和通用模块共同组成，微控制器每个功能处理模块具有复杂的时钟***，通常具有同源、同频、同相时钟的需求，因此综合化***往往会设置统一的时钟参考源作为时钟基准分配给***中各模块。时钟***中多功能时钟发生器、锁相环、锁频环、晶振***等功能模块相互之间的协调工作能为模块上处理器MCU以及各种外设组件提供稳定的时钟源。现有***中通用模块往往设置参考时钟源工作模式,通过切换板级管理固件程序或更换电阻连接方式以切换内外时钟，可以实现在调试模式和整机应用模式下对内外时钟需求的切换。同时，模块内部通过可编程门阵列FPGA的模拟锁相环PLL资源进行变频，用FPGA实现高频时钟的分频和多路输出，得到板级实际使用的时钟频率，并分配给后续电路。锁相回路PLL是一种封闭循环控制***，其是维持产生讯号与参考讯号间的固定相位关系。在高速应用上，时钟分配***需要高速和低噪声的锁相回路来实现时钟速度的需求。但现有***一旦参考源模块工作不正常，所有功能将存在失效的故障可能。此外，FPGA的PLL资源输出时钟指标不佳，当为时钟敏感器件提供时钟时，往往无法得到满意的技术指标。如果设计中时钟切换很频繁，并且不在复位时切换，设计中也不能允许出现短暂的错误，就必须使用同步设计以确保寄存器没有违背时序，时钟信号上不会出现毛刺等问题。
发明内容
本发明的目的是针对现有技术存在的不足之处，以提高***鲁棒性，提升模块内时钟质量为目标，提供一种可实现在调试模式、正常工作模式、外参考异常模式、外参考恢复模式下，模块能自适应复用内外参考时钟，且具备高杂散指标时钟信号变频倍频和时钟分频分配的能力，保证***功能线程在一定范围内不失效的多模式自适应内外参考时钟复用分配电路及方法。
为达到以上目的，本发明提供的一种多模式自适应内外参考时钟复用分配电路，包括：顺次连接初级时钟选择电路的次级锁相环电路和末级时钟分配网络，其特征在于：初级时钟选择电路以调试接口控制信号、外部参考时钟Ext_clk作为输入信号，将Ext_clk1作为内部相连现场可编程门阵列FPGA的时钟锁相环PLL资源的输入，FPGA以含PLL资源的锁定指示Lock信号和接地调试接口控制电路输入模式T_mode信号作为判决条件，判断工作模式和外部参考时钟是否正常，通过逻辑判决输出选通信号信号Sel，选择外部参考时钟Ext_clk2或内部参考时钟Int_CLK到次级锁相环电路，实现内外参考时钟自适应复用，对参考时钟到用户时钟进行变频和倍频；末级时钟分配网络对次级锁相环电路输出时钟进行分频，为板级各电路组件提供分频时钟，分别得到各组电路组件的具体时钟频率，以及自适应调试模式、正常工作模式、外参考异常模式和外参考恢复模式等多种工作模式下的参考时钟复用，完成到模块内各电路组件输出时钟的分频和分配。
本发明相比于现有技术具有如下有益效果：
1)本发明以提高***鲁棒性，提升模块内时钟质量为目标，采用初级时钟选择电路、次级锁相环电路、末级时钟分配网络。初级时钟选择电路实现了在调试模式、正常工作模式、外参考异常模式、外参考恢复模式下内外参考时钟自适应复用。其中，初级时钟选择电路，以调试接口控制信号、外部参考时钟作为输入信号，通过FPGA逻辑实现判决，可支持模块在调试模式、正常工作模式，外参考异常模式，外参考恢复模式等多种工作模式下的自适应内外参考时钟复用，避免模块固件程序更改或更换电阻连接。
2)本发明在初级时钟选择电路的基础上，以调试接口控制信号、外部参考时钟作为输入信号；将Ext_clk1作为内部时钟锁相环PLL资源的输入，FPGA以PLL的锁定指示Lock信号和输入模式T_mode“信号作为判决条件，判断工作模式和外部参考时钟是否正常，通过逻辑判决输出选通控制信号Sel，选择外部时钟Ext_clk2或Int_CLK到次级锁相环电路，实现内外参考时钟自适应复用，对参考时钟到用户时钟进行变频和倍频；通过增加了的次级锁相环电路、末级时钟分配网络，实现模块内高质量时钟信号的变频倍频，模块内各电路组件时钟信号的分配。具备高杂散指标时钟信号变频倍频和时钟分频分配的能力，保证综合化***中各功能线程在一定范围内不失效。
附图说明
下面结合附图进一步说明本发明的技术方案，但本发明所保护的内容不局限于以下所述。
图1为本发明的多模式自适应内外参考时钟复用分配电路示意图；
图2为本发明的多模式自适应内外参考时钟复用分配方法状态机图；
图3为本发明的多模式自适应内外参考时钟复用分配方法流程图；
具体实施方式
参阅图1。在以下描述的示意性优选实施例中，一种多模式自适应内外参考时钟复用分配电路，包括：顺次连接初级时钟选择电路的次级锁相环电路和末级时钟分配网络。初级时钟选择电路以调试接口控制信号、外部参考时钟Ext_clk作为输入信号，将Ext_clk1作为内部相连现场可编程门阵列FPGA的时钟锁相环PLL资源的输入，FPGA以含PLL资源的锁定指示Lock信号和接地调试接口控制电路输入模式T_mode信号作为判决条件，判断工作模式和外部参考时钟是否正常，通过逻辑判决输出选通信号信号Sel，选择外部参考时钟Ext_clk2或内部参考时钟Int_CLK到次级锁相环电路，实现内外参考时钟自适应复用，对参考时钟到用户时钟进行变频和倍频；末级时钟分配网络对次级锁相环电路输出时钟进行分频，为板级各电路组件提供分频时钟，分别得到各组电路组件的具体时钟频率，以及自适应调试模式、正常工作模式、外参考异常模式和外参考恢复模式等多种工作模式下的参考时钟复用，完成到模块内各电路组件输出时钟的分频和分配。
初级时钟选择电路包括：Ext_CLK信号输入模块相连的时钟一分二电路，调试接口控制电路、时钟一分二电路相连的可编程门阵列FPGA，时钟一分二电路和FPGA输出端相连的时钟二选一电路：调试接口控制通过离散控制线向FPGA输入T_mode信号，Ext_CLK信号输入模块将外部参考时钟Ext_CLK输入时钟一分二电路，将生成的Ext_clk1和Ext_clk2分别提供给FPGA与时钟二选一电路；FPGA将Ext_clk1作为内部时钟锁相环PLL资源的输入，以PLL的锁定指示Lock信号和T_mode信号作为判决条件，判断工作模式和外部参考时钟是否正常，并输出选通信号Sel作为时钟二选一电路的输入。
二选一电路：根据采用高精度恒温晶振或温补晶振内输出的内部参考时钟Int_CLK，利用FPGA的选通控制信号Sel，选择外部参考时钟Ext_clk2或内部参考时钟Int_CLK，保证内外参考时钟频率的一致。
在调试模式下，当需要进行单模块调试时，此时没有外部参考时钟，调试接口控制电路调试接口控制开关闭合，输入模式T_mode信号为‘0’，此时FPGA内部逻辑输出Sel信号为‘0’，时钟选通内部参考时钟Int_CLK。
在正常工作模式下：调试接口控制电路调试接口控制开关打开，控制信号为‘1’；当外部参考时钟正常，FPGA内部PLL的Lock信号输出为‘1’时，FPGA内部逻辑输出Sel信号为‘1’，时钟二选一电路选通外部参考时钟。
在外参考异常模式下：调试接口控制电路调试接口控制开关打开，控制信号为‘1’；当外部参考时钟异常，FPGA内部PLL的Lock信号输出为‘0’时，FPGA内部逻辑输出Sel信号为‘0’，时钟二选一电路选用内部参考时钟。
在外参考恢复模式下：当处于外参考异常模式时，输入的外部参考时钟Ext_CLK恢复正常，FPGA内部PLL的Lock信号输出为‘1’，此时通过时钟二选一电路再次Ext_CLK2信号输入模块选通外部参考时钟Ext_CLK2，从而实现自适应内外参考时钟复用。
次级锁相环电路包括：相连时钟二选一电路的时钟分频器0，通过时钟鉴相器串联的压控振荡器，与压控振荡器和时钟鉴相器形成并联回路的环路滤波器和时钟分频器1，从而组成为标准的锁相环电路。
时钟二选一电路产生的频率fi经时钟分频器0后得到参考频率fref，与时钟分频器1反馈频率ffd分别送入时钟鉴频器的两个反向输入端，输出一个反映两者之商的直流电压，并经低通滤波器LPF滤除交流分量后，提供给压控振荡器VCO输出频率信号fout，压控振荡器倍频，锁相环进入频率牵引，自动跟踪捕捉输入信号的频率，然后将输出进行主分频，产生Fvco.压控振荡器的输出频率fout在压控振荡器的可控范围之内，为板级各电路组件所需工作频率的公倍数。
锁相环PLL主频的倍频操作是由数字锁相环路DPLL来设置的，时钟通过锁相环PLL输出更大倍数的频率FCLK，当外部时钟Fin进入锁相环PLL的时候，时钟分频器0将该时钟进行预分频处理得到参考信号Fref信号，用于后面分频的相位参考；Fref将第一次进入时钟相位鉴定器，完成Fref和Fvco的相位鉴定，压控振荡器将控制信号转换成压信号给环路滤波器循环至时钟分频器1输入端，Fvco进入时钟鉴相器与Fref进行相位和频率的差异对比，如果处在差异，则继续进入循环，如果没有差异，则时钟鉴相器停止发送时钟信号，锁相环进入相位锁定的状态，当锁相环进入相位锁定的状态，压控振荡器VCO的输出，将通过后分频器1输出到MPLL寄存器或者时钟电源管理单元UPLL。
末级时钟分配网络包括：连通压控振荡器的时钟分频器2，时钟分频器2串联的时钟一分多分频器和多级分频器。时钟一分多分频器对次级锁相环电路输出时钟通过多级分频器进行分频，多级分频器为模块内各电路组件提供时钟分频和分配，为板级各电路组件分配时钟，分别得到各组电路组件的具体时钟频率本实施例采用多级分频器为时钟分频电路2、时钟分频电路3、时钟分频电路4。
末级时钟分配网络为模块内各电路组件提供时钟分频和分配电路包括时钟一分多和多级时钟分频器。对次级锁相环电路输出时钟通过时钟分配电路2、3、4等进行分频，分别得到各组电路组件的具体时钟频率。
参阅图2。当模块完成上电直到FPGA程序加载完成，处于上电状态；若调试控制T_mode信号为‘0’时，状态切换到调试模式状态，此时选择内参考时钟；***上电后，若T_mode信号为‘1’且外参考时钟正常时，由***上电状态切换到正常工作模式状态，此时选择外参考时钟；一旦外参考时钟供给中断，***自适应切换，由正常工作模式状态切换为外参考异常模式，此时选择内参考时钟；若此后外参考时钟又恢复供给，***自适应切换，由外参考异常模式状态切换为外参考恢复模式，此时选择外参考时钟；若***上电后，T_mode为‘1’但外参考时钟异常，由***上电状态直接切换到外参考异常正常工作状态，此时选择内参考时钟。
参阅图3。模块完成上电后，FPGA首先完成程序加载，根据板级具体需求配置次级锁相环的输出频率、时钟分频0、时钟分频1等的配置参数，完成用户所需时钟频率倍频；然后配置末级时钟分频等分频电路2、等分频电路3、等分频电路4等分频电路的分频参数，完成模块级电路组件时钟频率分频；判断输入的调试接口控制T_mode信号的值，若为‘0’时，Sel输出为‘0’，此时使用内部参考时钟；若为‘1’时，再判断FPGA内部PLL资源的Lock锁定指示信号，若为‘0’时，使用内部参考时钟，若为‘1’时，使用外部参考时钟。Lock锁定指示信号将在上电过程中持续监控，一旦Lock信号电平变化，Sel输出信号也将相应变化，实现内外部时钟自适应复用。
本发明不局限于上述实施方式，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也视为本发明的保护范围之内。本说明书中未作详细描述的内容属于本领域专业技术人员公知的现有技术。
Claims (10)
1.一种多模式自适应内外参考时钟复用分配电路，包括：顺次连接初级时钟选择电路的次级锁相环电路和末级时钟分配网络，其特征在于：初级时钟选择电路以调试接口控制信号、外部参考时钟Ext_clk作为输入信号，将Ext_clk1作为内部相连现场可编程门阵列FPGA的时钟锁相环PLL资源的输入，FPGA以含PLL资源的锁定指示Lock信号和接地调试接口控制电路输入模式T_mode信号作为判决条件，判断工作模式和外部参考时钟是否正常，通过逻辑判决输出选通信号信号Sel，选择外部参考时钟Ext_clk2或内部参考时钟Int_CLK到次级锁相环电路，实现内外参考时钟自适应复用，对参考时钟到用户时钟进行变频和倍频；末级时钟分配网络对次级锁相环电路输出时钟进行分频，为板级各电路组件提供分频时钟，分别得到各组电路组件的具体时钟频率，以及自适应调试模式、正常工作模式、外参考异常模式和外参考恢复模式，多种工作模式下的参考时钟复用，完成到模块内各电路组件输出时钟的分频和分配。
2.如权利要求1所述的多模式自适应内外参考时钟复用分配电路，其特征在于：调试接口控制通过离散控制线向FPGA输入T_mode信号，Ext_CLK信号输入模块将外部参考时钟Ext_CLK输入时钟一分二电路，将生成的Ext_clk1和Ext_clk2分别提供给FPGA与时钟二选一电路；FPGA将Ext_clk1作为内部时钟锁相环PLL资源的输入，以PLL的锁定指示Lock信号和T_mode信号作为判决条件，判断工作模式和外部参考时钟是否正常，并输出选通信号Sel作为时钟二选一电路的输入。
3.如权利要求1所述的多模式自适应内外参考时钟复用分配电路，其特征在于：在调试模式下，当需要进行单模块调试时，此时没有外部参考时钟，调试接口控制电路调试接口控制开关闭合，输入模式T_mode信号为‘0’，此时FPGA内部逻辑输出Sel信号为‘0’，时钟选通内部参考时钟Int_CLK；在正常工作模式下：调试接口控制电路调试接口控制开关打开，控制信号为‘1’；当外部参考时钟正常，FPGA内部PLL的Lock信号输出为‘1’时，FPGA内部逻辑输出Sel信号为‘1’，时钟二选一电路选通外部参考时钟。
4.如权利要求1所述的多模式自适应内外参考时钟复用分配电路，其特征在于：在外参考异常模式下：调试接口控制电路调试接口控制开关打开，控制信号为‘1’；当外部参考时钟异常，FPGA内部PLL的Lock信号输出为‘0’时，FPGA内部逻辑输出Sel信号为‘0’，时钟二选一电路选用内部参考时钟；在外参考恢复模式下：当处于外参考异常模式时，输入的外部参考时钟Ext_CLK恢复正常，FPGA内部PLL的Lock信号输出为‘1’，此时通过时钟二选一电路再次将Ext_CLK2信号输入模块，选通外部参考时钟Ext_CLK2，从而实现自适应内外参考时钟复用。
5.如权利要求1所述的多模式自适应内外参考时钟复用分配电路，其特征在于：次级锁相环电路包括：相连时钟二选一电路的时钟分频器0，通过时钟鉴相器串联的压控振荡器，与压控振荡器和时钟鉴相器形成并联回路的环路滤波器和时钟分频器1，从而组成为标准的锁相环电路。
6.如权利要求5所述的多模式自适应内外参考时钟复用分配电路，其特征在于：时钟二选一电路产生的频率fi经时钟分频器0后得到参考频率fref，与时钟分频器1反馈频率ffd分别送入时钟鉴频器的两个反向输入端，输出一个反映两者之商的直流电压，并经低通滤波器LPF滤除交流分量后，提供给压控振荡器VCO输出频率信号fout，压控振荡器倍频，锁相环进入频率牵引，自动跟踪捕捉输入信号的频率，然后将输出进行主分频，产生Fvco压控振荡器的输出频率fout在压控振荡器的可控范围之内，为板级各电路组件所需工作频率的公倍数。
7.如权利要求1所述的多模式自适应内外参考时钟复用分配电路，其特征在于：时钟通过锁相环PLL输出更大倍数的频率FCLK，当外部时钟Fin进入锁相环PLL的时候，时钟分频器0将该时钟进行预分频处理得到参考信号Fref信号，用于后面分频的相位参考；Fref将第一次进入时钟相位鉴定器，完成Fref和Fvco的相位鉴定，压控振荡器将控制信号转换成压信号给环路滤波器循环至时钟分频器1输入端，Fvco进入时钟鉴相器与Fref进行相位和频率的差异对比，如果处在差异，则继续进入循环，如果没有差异，则时钟鉴相器停止发送时钟信号，锁相环进入相位锁定的状态，当锁相环进入相位锁定的状态，压控振荡器VCO的输出，将通过后分频器1输出到MPLL寄存器或者时钟电源管理单元UPLL。
8.如权利要求1所述的多模式自适应内外参考时钟复用分配电路，其特征在于：末级时钟分配网络包括：连通压控振荡器的时钟分频器2，时钟分频器2串联的时钟一分多分频器和多级分频器，时钟一分多分频器对次级锁相环电路输出时钟通过多级分频器进行分频，多级分频器为模块内各电路组件提供时钟分频和分配，为板级各电路组件分配时钟，分别得到各组电路组件的具体时钟频率本实施例采用多级分频器为时钟分频电路2、时钟分频电路3、时钟分频电路4。
9.如权利要求1所述的多模式自适应内外参考时钟复用分配电路，其特征在于：当模块完成上电直到FPGA程序加载完成，处于上电状态；若调试控制T_mode信号为‘0’时，状态切换到调试模式状态，此时选择内参考时钟；***上电后，若T_mode信号为‘1’且外参考时钟正常时，由***上电状态切换到正常工作模式状态，此时选择外参考时钟；一旦外参考时钟供给中断，***自适应切换，由正常工作模式状态切换为外参考异常模式，此时选择内参考时钟；若此后外参考时钟又恢复供给，***自适应切换，由外参考异常模式状态切换为外参考恢复模式，此时选择外参考时钟；若***上电后，T_mode为‘1’但外参考时钟异常，由***上电状态直接切换到外参考异常正常工作状态，此时选择内参考时钟。
10.如权利要求1所述的多模式自适应内外参考时钟复用分配电路，其特征在于：模块完成上电后，FPGA首先完成程序加载，根据板级具体需求配置次级锁相环的输出频率、时钟分频0、时钟分频1等的配置参数，完成用户所需时钟频率倍频；然后配置末级时钟分频等分频电路2、等分频电路3、等分频电路4等分频电路的分频参数，完成模块级电路组件时钟频率分频；判断输入的调试接口控制T_mode信号的值，若为‘0’时，Sel输出为‘0’，此时使用内部参考时钟；若为‘1’时，再判断FPGA内部PLL资源的Lock锁定指示信号，若为‘0’时，使用内部参考时钟，若为‘1’时，使用外部参考时钟，Lock锁定指示信号将在上电过程中持续监控，一旦Lock信号电平变化，Sel输出信号也将相应变化，实现内外部时钟自适应复用。
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Legal Events
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|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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