CN114023819B - 电子装置 - Google Patents

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Abstract

电子装置包括第一氮化物半导体层、第二氮化物半导体层、源极电极、漏极电极、栅极电极、表面状态补偿层以及介电层。第二氮化物半导体层安置在第一氮化物半导体层上，且具有的带隙比第一氮化物半导体层的带隙更大。源极电极、漏极电极以及栅极电极安置在所述第二氮化物半导体层上。表面状态补偿层直接安置在所述第二氮化物半导体层上。介电层安置在表面状态补偿层上，并与表面状态补偿层接触，其中介电层与表面状态补偿层相比，介电层具有较低的介电常数。

Description

电子装置
本申请是2020年7月8日提交的题为“电子装置和其制造方法”的中国专利申请202080003294.7的分案申请。
技术领域
本公开涉及半导体装置，且特定来说，涉及包含高电子迁移率晶体管(HEMT)的半导体装置。
背景技术
包含直接带隙的半导体组件，举例来说，包含III-V族材料或III-V族化合物的半导体组件可由于其特性而在各种条件或环境(例如，不同电压或频率)下操作或工作。
前述半导体组件可包含HEMT、异质结双极晶体管(HBT)、异质结场效应晶体管(HFET)或调制掺杂场效应晶体管(MODFET)。
发明内容
本公开的一些实施例提供一种电子装置。所述电子装置包括第一氮化物半导体层、第二氮化物半导体层、源极电极、漏极电极、栅极电极、表面状态补偿层以及介电层。第二氮化物半导体层安置在第一氮化物半导体层上，且具有的带隙比第一氮化物半导体层的带隙更大。源极电极、漏极电极以及栅极电极安置在所述第二氮化物半导体层上。表面状态补偿层直接安置在所述第二氮化物半导体层上。介电层安置在表面状态补偿层上，并与表面状态补偿层接触，其中介电层与表面状态补偿层相比，介电层具有较低的介电常数。
本公开的一些实施例提供一种电子装置。所述电子装置包括沟道层、势垒层、多层钝化层以及晶体管。势垒层安置在沟道层上，且具有的带隙比沟道层的带隙更大，从而在邻近于沟道层与势垒层之间的界面处形成二维电子气体。多层钝化层安置在势垒层上，并接触势垒层，其用以减小势垒层的表面状态密度。晶体管安置在势垒层上,并利用二维电子气体作为载流子沟道，其中晶体管包括栅极电极，栅极电极包括相连接的上部部分以及下部部分，上部部分在多层钝化层的最上层表面横向延伸，下部部分在多层钝化层中纵向延伸。
附图说明
根据参考附图进行的以下详细描述，本公开的各方面将变得更可理解。应注意，各个特征可以不按比例绘制。实际上，为了论述清楚起见，可任意地增大或减小各种特征的尺寸。
图1A说明根据本公开的一些实施例的电子装置的横截面图。
图1B说明根据本公开的一些实施例的电子装置的电容。
图2说明根据本公开的一些实施例的电子装置的横截面图。
图3说明根据本公开的一些比较实施例的电子装置的横截面图。
图4A说明根据本公开的一些实施例的用于制造电子装置的方法的步骤。
图4B说明根据本公开的一些实施例的用于制造电子装置的方法的步骤。
图4C说明根据本公开的一些实施例的用于制造电子装置的方法的步骤。
图4D说明根据本公开的一些实施例的用于制造电子装置的方法的步骤。
图4E说明根据本公开的一些实施例的用于制造电子装置的方法的步骤。
具体实施方式
以下公开内容提供用于实施所提供主题的不同特征的许多不同实施例或实例。下文描述组件和布置的特定实例。当然，这些描述仅仅是实例且并不意图为限制性的。在本公开中，在以下描述中，第一特征形成于第二特征上或上方的描述可包含第一特征和第二特征形成为直接接触的实施例，并且可进一步包含额外特征可形成于第一特征与第二特征之间以使第一特征与第二特征能够不直接接触的实施例。另外，在本公开中，可在实例中重复附图标记和/或字母。此重复是出于简化及清晰的目的，且并不指示所描述的各种实施例和/或配置之间的关系。
在下文详细描述本公开的实施例。然而，应理解，本公开所提供的多个可适用概念可实施于多个特定环境中。所描述的特定实施例仅仅是说明性的且并不限制本公开的范围。
图1A说明根据本公开的一些实施例的电子装置1的横截面图。
参看图1A，电子装置1可包含衬底10和晶体管20。衬底10可以是块状半导体衬底。衬底10可以是硅衬底。替代地，衬底10可包含另一元素半导体，例如锗；或化合物半导体，包含碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和锑化铟；合金半导体，诸如SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和GaInAsP；以及其组合。衬底10可以是绝缘体上硅(SOI)、外延材料或其它合适的材料。
晶体管20可包含基于GaN的HEMT。本公开的电子装置可应用于(但不限于)HEMT装置、低电压HEMT装置、高电压HEMT装置和射频(RF)HEMT装置、微波和毫米波功率放大器以及转换开关中。
晶体管20可包含半导体异质结构层21，所述半导体异质结构层可以是第III族氮化物半导体异质结构层。半导体异质结构层21可以是III-V化合物层。半导体异质结构层21可包含氮化物半导体层211和氮化物半导体层212。
氮化物半导体层211安置在衬底10上。氮化物半导体层211可邻近于所述衬底。
氮化物半导体层211可包含III-V族层。氮化物半导体层211可包含(但不限于)第III族氮化物，例如化合物InxAlyGa1-x-yN，其中x+y≦1。第III族氮化物进一步包含(但不限于)例如化合物AlyGa(1-y)N，其中y≦1。氮化物半导体层211包含氮化镓(GaN)层。GaN具有约3.4V的带隙。氮化物半导体层211的厚度介于(但不限于)约0.5μm到约10μm的范围内。
氮化物半导体层212安置在氮化物半导体层211上。氮化物半导体层212可邻近于氮化物半导体层211。氮化物半导体层212可包含III-V族层。氮化物半导体层212可包含(但不限于)第III族氮化物，例如化合物InxAlyGa1-x-yN，其中x+y≦1。第III族氮化物进一步包含(但不限于)例如化合物AlyGa(1-y)N，其中y≦1。氮化物半导体层212的带隙大于氮化物半导体层211的带隙。氮化物半导体层212包含氮化铝镓(AlGaN)层。AlGaN具有约4.0V的带隙。氮化物半导体层212的厚度介于(但不限于)约10nm到约100nm的范围内。
在晶体管20中，氮化物半导体层211可被称为沟道层，且氮化物半导体层212可被称为势垒层。氮化物半导体层211与氮化物半导体层212之间形成异质结。异质结的极化可在氮化物半导体层211中，在邻近于氮化物半导体层212与氮化物半导体层211之间的界面处形成二维电子气体(2DEG)。2DEG形成于具有相对较小带隙的层中，例如包含GaN的半导体层211。
晶体管20可进一步包含缓冲层22。缓冲层22可安置于衬底10与氮化物半导体层211之间。缓冲层22可邻近于衬底10。缓冲层22可邻近于氮化物半导体层211。缓冲层22可配置成减少由于衬底10与随后形成的III-V化合物层之间的位错所引起的缺陷。缓冲层22可包含(但不限于)氮化物，例如AlN、AlGaN或其类似者。
晶体管20进一步包含电极23、24、25。电极23可被称为源极电极。电极24可被称为栅极电极。电极25可被称为漏极。栅极电极24可安置于源极电极23与漏极电极25之间。
形成于氮化物半导体层211中的2DEG将为晶体管20的源极与漏极之间的载流子沟道。
电极23、24、25可直接安置在氮化物半导体层212上。电极23、24、25可邻近于氮化物半导体层212。电极23、24、25可与氮化物半导体层212直接接触。
电极23、24、25可包含钛(Ti)、钽(Ta)、钨(W)、铝(Al)、钴(Co)、铜(Cu)、镍(Ni)、铂(Pt)、铅(Pb)、钼(Mo)和其化合物(例如(但不限于)氮化钛(TiN)、氮化钽(TaN)、其他导电氮化物或导电氧化物)、金属合金(例如铝铜合金(Al-Cu))或其它合适的材料。
栅极电极24可直接安置在半导体异质结构层21上。栅极电极24可直接接触半导体异质结构层21。因此，栅极电极24可快速控制晶体管的源极与漏极之间的载流子沟道，以便改进电子装置1的高速性能。
栅极电极24可以是T形栅极电极。T形栅极电极可包含上部部分24U和下部部分24L。T形栅极电极可包含具有较宽头端的上部部分24U。T形栅极电极可包含具有较细腿部的下部部分24L。T形栅极电极可抑制栅极边缘上的电场，且减小栅极与漏极之间的寄生电容。T形栅极电极可能导致较高操作频率。将T形栅极电极24应用于晶体管20上可实现高频率操作的高击穿电压。
晶体管20可进一步包含多层钝化层30。多层钝化层30可安置在半导体异质结构层21上。多层钝化层30可直接安置在氮化物半导体层212上。多层钝化层30可邻近于氮化物半导体层212。多层钝化层30可与氮化物半导体层212接触。
晶体管20中的极化效应产生对装置性能具有不利影响的表面状态。当半导体异质结构层21的表面未钝化时，带正电荷的表面施主状态可俘获电子且形成耗尽2DEG的“虚拟栅极”，从而显著减小漏极电流。这种现象被称为“电流崩塌”。多层钝化层30可减小俘获效应且防止形成虚拟栅极。
多层钝化层30可包含表面状态补偿层31和低k介电层32。
表面状态补偿层31可直接安置在氮化物半导体层212上。表面状态补偿层31可邻近于氮化物半导体层212。表面状态补偿层31可与氮化物半导体层212接触。表面状态补偿层31可减小氮化物半导体层212的表面状态密度。表面状态补偿层31可补偿氮化物半导体层212的缺陷。应注意，由于应用了表面状态补偿层31，氮化物半导体层212的表面状态密度可介于大约1010cm-2与大约1012cm-2之间。还应注意，由于应用了表面状态补偿层31，氮化物半导体层212的表面状态密度可介于大约1010cm-2与大约1011cm-2之间。
表面状态补偿层31可包含氮化硅，例如SiN、Si3N4。表面状态补偿层31可被称为氮化硅层。由于应用了氮化硅层，氮化物半导体层212的表面状态密度可介于大约108cm-2与大约1010cm-2之间。应注意，如果表面状态补偿层31包含SiN，那么从载流子沟道到电极23、24、25的电流泄漏可进一步消除。
低k介电层32安置在表面状态补偿层31上。低k介电层32可直接安置在表面状态补偿层31上。低k介电层32可邻近于表面状态补偿层31。低k介电层32可与表面状态补偿层31接触。
与表面状态补偿层31相比，低k介电层32具有较低介电常数。低k介电层32的介电常数可小于4.2。
低k介电层32可包含碳。低k介电层32可包含SiOCH。低k介电层32可包含p型SiOCH。低k介电层32可包含SiOF。低k介电层32可包含氢倍半氧硅烷(HSQ)。低k介电层32可包含甲基倍半氧硅烷(MSQ)。
低k介电层32的厚度可大于表面状态补偿层31的厚度。低k介电层32的厚度可大约为氮化硅层31的厚度的10倍。低k介电层32的厚度可大于氮化硅层31的厚度的10倍。表面状态补偿层31的厚度可介于大约1nm到大约10nm的范围内。低k介电层32的厚度可介于大约10nm到大约1000nm的范围内。低k介电层32的厚度可介于大约10nm到大约500nm的范围内。低k介电层32的厚度可介于10nm到大约200nm的范围内。
电子装置1可在大于1GHz的频率下操作。电子装置1可在大于6GHz的频率下操作。电子装置1可在大于30GHz的频率下操作。电子装置1可在1GHz与30GHz之间操作。电子装置1可在1GHz与6GHz之间操作。
表1展示用于不同操作频率的根据本发明的电子装置1的不同实施例。
操作频率 SiOCH的厚度 SiN的厚度
<6GHz 10-200nm 1-10nm
6GHz-30GHz 10-500nm 1-10nm
>30GHz 10-1000nm 1-10nm
图1B说明由电子装置1提供的等效电容器。
如图1B中所展示，晶体管20可具有本征栅极到源极电容Cgs,int和本征栅极到漏极电容Cgd,int。晶体管20可具有非本征栅极到源极电容Cgs,ext和非本征栅极到漏极电容Cgd,ext。非本征电容Cgs,ext、Cgd,ext与本征电容Cgs,int、Cgd,int之间的差是由于钝化层的块体安置在半导体异质结构层21上而引起。钝化层将产生不可避免且非所要的寄生电容，此情形将在电子装置在高频率下操作时对装置性能造成不利影响。
表2展示在电子装置的各种操作频率下以及在具有相同总厚度且安置在半导体异质结构层上的钝化层的各种条件下观测到的Cgs,ext。
Figure BDA0003358377880000061
根据表2，应注意，与仅具有SiN的钝化层相比，例如SiOCH或p型SiOCH的低k层的存在可减小Cgs,ext。
图2说明根据本公开的一些实施例的电子装置1'。电子装置1'具有与图1A的电子装置1类似的结构，其中一个不同之处为源极电极23'和漏极电极25'可延伸到半导体异质结构层21中。源极电极23'的末端可安置在氮化物半导体层212中。漏极电极25'的末端可安置在氮化物半导体层212中。电极23'、25'与氮化物半导体层212之间的界面可形成欧姆接触(Ohmic contact)。栅极电极24与氮化物半导体层212之间的界面可形成肖特基势垒(Schottkey barrier)。安置在氮化物半导体层212中的电极23'、25'的布置可减小栅极到源极电容Cgs和闸极到漏极电容Cgd，且电极23'、25'与2DEG之间的电阻可减小。
图3说明根据本公开的一些比较实施例的电子装置1”。电子装置1”具有与图1A的电子装置1类似的结构，其中一个不同之处为晶体管20”的栅极电极24'并未直接安置在半导体异质结构层21上。晶体管20”的栅极电极24'并未与氮化物半导体层212接触。栅极电极24'安置在表面状态补偿层31上。表面状态补偿层31分隔开栅极电极24'与氮化物半导体层212。栅极电极24'与半导体异质结构层21之间的表面状态补偿层31将在栅极电极24'与半导体异质结构层21之间产生电容。所述电容会降低晶体管20”的操作速度。
图4A、图4B、图4C和图4D说明根据本公开的一些实施例的用于制造电子装置1的方法的各个步骤。
参看图4A，提供衬底10。可在衬底10上形成缓冲层22和半导体异质结构层21。半导体异质结构层21可包含氮化物半导体层211和氮化物半导体层212。缓冲层22、氮化物半导体层211和/或氮化物半导体层212可通过金属有机化学气相沉积(MOCVD)、金属有机气相外延(MOVPE)、外延生长或其它合适的工艺形成。
参看4B，可在氮化物半导体层212的表面上应用等离子体处理。可利用远程等离子体来应用等离子体处理。可在低功率下应用等离子体处理。等离子体中的元素可包含氮。等离子体处理可补偿氮化物半导体层212的表面缺陷。
参看图4C，可在氮化物半导体层212上直接形成表面状态补偿层31。表面状态补偿层31可以是氮化硅层。表面状态补偿层31可经由沉积步骤形成。表面状态补偿层31可经由CVD和/或另一合适的沉积步骤而形成于氮化物半导体层212上。
可在表面状态补偿层31上形成低k介电层32。可在于氮化物半导体层212上形成表面状态补偿层31之后立即形成低k介电层32。可在形成表面状态补偿层31之后形成低k介电层32。
表面状态补偿层31和低k介电层32形成多层钝化层30。
参看图4D，在多层钝化层30中形成通孔23V、24V、25V。通孔23V、24V、25V可通过例如(但不限于)蚀刻或其它合适的技术来形成。蚀刻技术可包含例如(但不限于)干式蚀刻，例如各向异性蚀刻。蚀刻步骤使得氮化物半导体层212的部分暴露。
参看图4E，用导电材料至少部分地填充通孔23V、24V、25V以形成电极23、24、25。电极23、24、25可经由物理气相沉积(PVD)、原子层沉积(ALD)和/或另一合适的沉积步骤来形成。电极23、24、25可直接沉积在氮化物半导体层212上。电极23、24、25可被多层钝化层30包围。
电极24可利用两个步骤形成：形成下部部分24L和形成上部部分24U。上部部分24U可形成为较宽头端。上部部分24U可从多层钝化层30的表面突出且在多层钝化层30的表面上横向延伸。
图4E的电子装置1与图1A的电子装置相同。
如本文所使用，为易于描述，可使用例如“在…下方”、“下方”、“在…上方”、“上方”、“上部部分”、“下部部分”、“左侧”、“右侧”等空间相关术语来描述如图式中所展示的一个组件或特征与另一组件或特征之间的关系。除图式中所展示的定向以外，空间相关术语意图涵盖装置在使用或操作中的不同定向。装置可以其它方式定向(旋转90度或处于其它定向)，并且本文中使用的空间相关描述词也可相应地进行解释。应理解，当组件“连接”或“耦合”到另一组件时，所述组件可直接连接或耦合到另一组件，或者可存在中间组件。
如本文所使用，术语“大约”、“基本上”、“大体上”和“约”用于描述及考虑较小变化。当与事件或情况结合使用时，所述术语可指事件或情况精确发生的情形以及事件或情况大约发生的情形。如在本文中相对于给定值或范围所使用，术语“约”通常意指在所述给定值或范围的±10％、±5％、±1％或±0.5％内。范围可在本文中指示为从一个端点到另一端点或在两个端点之间。除非另外规定，否则本公开中所公开的所有范围包含端点。术语“大体上共面”可指沿着同一平面位于几微米(μm)内，例如沿着同一平面位于10μm内、5μm内、1μm内或0.5μm内的两个表面。当提及“大体上”相同的数值或特性时，术语可指值的平均值的±10％、±5％、±1％或±0.5％内的值。
上文简单地描述本公开的若干实施例和细节的特征。本公开中所描述的实施例可易于用作设计或修改用于实现本公开的实施例中所引入的相同或类似目标和/或获得相同或类似优势的其它过程和结构的基础。这些等效构造并未脱离本公开的精神和范围，且可在不脱离本公开的精神和范围的情况下作出各种变化、替代和修改。

Claims (16)

1.一种电子装置，其特征在于，包括：
第一氮化物半导体层；
第二氮化物半导体层，其安置在所述第一氮化物半导体层上，且具有的带隙比所述第一氮化物半导体层的带隙更大；
源极电极、漏极电极以及栅极电极，其安置在所述第二氮化物半导体层上；
表面状态补偿层，其直接安置在所述第二氮化物半导体层上；以及
介电层，其安置在所述表面状态补偿层上，并与所述表面状态补偿层接触，其中所述介电层与所述表面状态补偿层相比，所述介电层具有较低的介电常数。
2.根据权利要求1所述的电子装置，其特征在于，其中所述表面状态补偿层与所述介电层的接触面的位置比所述栅极电极的顶面还低。
3.根据权利要求2所述的电子装置，其特征在于，其中所述表面状态补偿层抵靠在所述源极电极、所述漏极电极以及所述栅极电极各自的侧壁上。
4.根据权利要求1所述的电子装置，其特征在于，其中所述表面状态补偿层与所述介电层的接触面的位置比所述栅极电极的底面还低。
5.根据权利要求4所述的电子装置，其特征在于，其中所述表面状态补偿层与所述介电层的接触面的位置比所述源极电极及所述漏极电极各自的底面还高。
6.根据权利要求1所述的电子装置，其特征在于，其中所述介电层的顶面的位置比所述栅极电极的顶面还低。
7.根据权利要求1所述的电子装置，其特征在于，其中所述第二氮化物半导体层与所述栅极电极通过所述表面状态补偿层而与彼此分隔，且所述介电层抵靠在所述栅极电极的侧壁上。
8.一种电子装置，其特征在于，包括：
沟道层；
势垒层，其安置在所述沟道层上，且具有的带隙比所述沟道层的带隙更大，从而在邻近于所述沟道层与所述势垒层之间的界面处形成二维电子气体；
多层钝化层，安置在所述势垒层上，并接触所述势垒层，其用以减小所述势垒层的表面状态密度；以及
晶体管，安置在所述势垒层上,并利用所述二维电子气体作为载流子沟道，其中所述晶体管包括栅极电极，所述栅极电极包括相连接的上部部分以及下部部分，所述上部部分在所述多层钝化层的最上层表面横向延伸，所述下部部分在所述多层钝化层中纵向延伸。
9.根据权利要求8所述的电子装置，其特征在于，其中所述栅极电极为T形栅极电极。
10.根据权利要求8所述的电子装置，其特征在于，其中所述栅极电极的所述下部部分贯穿所述多层钝化层并与势垒层接触。
11.根据权利要求10所述的电子装置，其特征在于，其中所述栅极电极的所述下部部分穿过所述多层钝化层中的低k介电层。
12.根据权利要求11所述的电子装置，其特征在于，其中所述栅极电极的所述下部部分穿过所述多层钝化层中的表面状态补偿层。
13.根据权利要求8所述的电子装置，其特征在于，其中所述栅极电极的所述上部部分在所述多层钝化层中的低k介电层的上表面横向延伸。
14.根据权利要求8所述的电子装置，其特征在于，其中所述栅极电极的所述上部部分相对所述势垒层的最大高度大于所述多层钝化层相对所述势垒层的最大高度。
15.根据权利要求8所述的电子装置，其特征在于，其中所述栅极电极的所述上部部分的宽度大于所述栅极电极的所述下部部分的宽度。
16.根据权利要求8所述的电子装置，其特征在于，其中所述晶体管还包括：
源极电极以及漏极电极，其穿过所述多层钝化层并与势垒层接触。
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