CN117374102A - 半导体器件及其制造方法 - Google Patents
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Abstract
本公开提供了一种半导体器件及其制造方法，其中所述半导体器件包括衬底、沟道层、***层、势垒层与栅极。所述沟道层设置于所述衬底，所述沟道层包括氮化物半导体材料。所述势垒层设置于所述沟道层远离所述衬底的一侧，所述势垒层包括氮化物半导体材料，并且所述势垒层的能隙大于所述沟道层的能隙。所述栅极设置于所述势垒层远离所述沟道层的一侧。所述***层设置在所述沟道层与所述势垒层之间，所述***层在对应所述栅极的区域设置有间隙。通过设置具有间隙的上述***层，既可提升电子迁移率，又可避免引发器件容易穿通以及器件击穿电压降低等缺陷。
Description
技术领域
本公开涉及半导体领域，尤其涉及一种半导体器件及其制造方法。
背景技术
包含直接能隙半导体的组件，例如包含III-V族材料或III-V族化合物(类别：III-V族化合物)的半导体组件可以在各种条件下或各种环境中(例如，在不同的电压和频率下)操作或工作。
半导体组件可以包含异质结双极性晶体管(heterojunction bipolartransistor，HBT)、异质结场效应晶体管(heterojunction field effect transistor，HFET)、高电子迁移率晶体管(high-electron-mobility transistor，HEMT)、调制掺杂FET(modulation-doped FET，MODFET)等。
发明内容
根据本公开实施例的第一方面，提供了一种半导体器件，所述半导体器件包括：
衬底；
沟道层，所述沟道层设置于所述衬底，所述沟道层包括氮化物半导体材料；
势垒层，所述势垒层设置于所述沟道层远离所述衬底的一侧，所述势垒层包括氮化物半导体材料，并且所述势垒层的能隙大于所述沟道层的能隙；
栅极，所述栅极设置于所述势垒层远离所述沟道层的一侧；
其中，在所述沟道层与所述势垒层之间设置有***层，所述***层在对应所述栅极的区域设置有间隙。
在一些实施例中，所述***层包括间隔排列的第一***块与第二***块，所述间隙设置在所述第一***块与所述第二***块之间。
在一些实施例中，所述半导体器件还包括源极与漏极，所述源极与漏极设置于所述势垒层远离所述沟道层的一侧，所述源极与漏极位于所述栅极的相对两侧。
在一些实施例中，所述第一***块在所述衬底上的正投影与所述源极在所述衬底上的正投影至少存在部分重叠；
所述第二***块在所述衬底上的正投影与所述漏极在所述衬底上的正投影至少存在部分重叠。
在一些实施例中，所述间隙在所述衬底上的正投影与所述栅极在所述衬底上的正投影部分重叠和完全重合。
在一些实施例中，所述势垒层包括凸出部与主体部，其中，所述凸出部填充在所述第一***块与所述第二***块之间的所述间隙内，所述主体部位于所述第一***块、所述凸出部与所述第二***块的上方。
在一些实施例中，所述沟道层包括化合物InaAlbGa(1-a-b)N，其中，a+b≦1；
或者，所述沟道层包括化合物AlaGa(1-a)N，其中，a≦1。
在一些实施例中，所述势垒层包括化合物InaAlbGa(1-a-b)N，其中，a+b≦1；
或者，所述势垒层包括化合物AlaGa(1-a)N，其中，a≦1。
在一些实施例中，所述***层的材质包括III-V族材料；
或者，所述***层的材质包括III族氮化物。
在一些实施例中，所述沟道层的材质包括氮化镓，所述势垒层的材质包括氮化铝镓，所述***层的材质包括氮化铝。
在一些实施例中，所述半导体器件还包括缓冲层，所述缓冲层设置在所述衬底和所述沟道层之间，所述缓冲层包括III-V化合物。
在一些实施例中，所述缓冲层的材料包括AlN、AlGaN、InAlGaN、GaAs、AlAs、ZnO或其组合。
在一些实施例中，所述半导体器件还包括成核层，所述成核层设置在所述衬底和所述沟道层之间。
在一些实施例中，所述半导体器件还包括耗尽层，所述耗尽层设置于所述势垒层和所述栅极之间。
在一些实施例中，所述耗尽层包括p型掺杂剂。
根据本公开实施例的第二方面，提供了一种半导体器件的制造方法，所述制造方法包括：
提供衬底；
在所述衬底上形成沟道层，所述沟道层包括氮化物半导体材料；
在所述沟道层上形成***层，所述***层内设置有间隙；
在所述***层上形成势垒层，所述势垒层包括氮化物半导体材料，并且所述势垒层的能隙大于所述沟道层的能隙；
在所述势垒层上形成栅极，所述栅极位于所述间隙的上方。
在一些实施例中，形成***层的步骤包括：
在所述沟道层上形成***材料层；
通过选择性刻蚀的方式去除所述***材料层的一部分区域，形成***层。
在一些实施例中，所述***层的材质包括III-V族材料；
或者，所述***层的材质包括III族氮化物。
在一些实施例中，所述沟道层的材质包括氮化镓，所述势垒层的材质包括氮化铝镓，所述***层的材质包括氮化铝。
在一些实施例中，在形成栅极前，先在所述势垒层上形成耗尽层，所述耗尽层包括p型掺杂剂。
附图说明
图1是本公开一示例性实施例提供的半导体器件的剖视图；
图2是本公开另一示例性实施例提供的半导体器件的剖视图；
图3是本公开再一示例性实施例提供的半导体器件的剖视图；
图4是本公开又一示例性实施例提供的半导体器件的剖视图；
图5至图10是本公开一示例性实施例提供的用于制造半导体器件的方法的各个阶段的剖视图。
具体实施方式
这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施例并不代表与本公开相一致的所有实施例。相反，它们仅是与如所附权利要求书中所详述的、本公开的一些方面相一致的装置和方法的例子。
在本公开使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本公开。在本公开和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。还应当理解，本文中使用的术语“和/或”是指并包含一个或多个相关联的列出项目的任何或所有可能组合。
应当理解，尽管在本公开可能采用术语第一、第二、第三等来描述各种信息，但这些信息不应限于这些术语。这些术语仅用来将同一类型的信息彼此区分开。例如，在不脱离本公开范围的情况下，第一信息也可以被称为第二信息，类似地，第二信息也可以被称为第一信息。取决于语境，如在此所使用的词语“如果”可以被解释成为“在……时”或“当……时”或“响应于确定”。
以下公开提供了用于实施所提供主题的不同特征的许多不同实施例或实例。下文描述了组件和布置的具体实例。当然，这些仅是实例并且不旨在是限制性的。在本公开中，在以下描述中，对在第二特征之上或上形成或安置第一特征的引用可以包含将第一特征和第二特征形成或安置成直接接触的实施例，并且还可以包含可以在第一特征与第二特征之间形成和安置另外的特征使得第一特征和第二特征可以不直接接触的实施例。另外，本公开可以在各个实例中重复附图标记和/或字母。这种重复是为了简单和清晰的目的并且本身并不指示所讨论的各个实施例和/或配置之间的关系。
下文详细讨论了本公开的实施例。然而，应当理解的是，本公开提供了许多可以在各种各样的特定环境下具体化的适用概念。所讨论的具体实施例仅是说明性的，而不限制本公开的范围。
本公开提供了一种半导体器件及其制造方法，其中所述半导体器件包括衬底、沟道层、***层、势垒层与栅极。所述沟道层设置于所述衬底，所述沟道层包括氮化物半导体材料。所述势垒层设置于所述沟道层远离所述衬底的一侧，所述势垒层包括氮化物半导体材料，并且所述势垒层的能隙大于所述沟道层的能隙。所述栅极设置于所述势垒层远离所述沟道层的一侧。所述***层设置在所述沟道层与所述势垒层之间，所述***层在对应所述栅极的区域设置有间隙。通过设置具有间隙的上述***层，既可提升电子迁移率，又可避免引发器件容易穿通以及器件击穿电压降低等缺陷。
本公开的半导体器件可以应用于但不限于HEMT装置，尤其是在低压HEMT装置、高压HEMT装置和射频(radio frequency，RF)HEMT装置中。
图1是根据本公开的一些实施例的半导体器件100的横截面视图。半导体器件100可以包含衬底10、成核层20、缓冲层30、氮化物半导体层40、***层50、氮化物半导体层60、电极70、电极90、耗尽层82与栅极84。
衬底10可以包含但不限于硅(Si)、掺杂硅(doped Si)、碳化硅(SiC)、硅化锗(SiGe)、砷化镓(GaAs)或其它半导体材料。衬底10可以包含但不限于蓝宝石(sapphire)、绝缘体上硅(Silicon On Insulator，SOI)或其它合适的材料。在一些实施例中，衬底10还可包括经掺杂区域(图中未显示)，例如p阱(p-well)、n阱(n-well)等。
成核层20可以安置在衬底10上。成核层20可与衬底10形成界面。成核层20被配置为提供用于在其上生长III族氮化物材料的顶面。换句话说，成核层20形成适当的模板，以从衬底的晶格过渡到更适合III族氮化物材料生长的模板。成核层20可提供过渡，以适应衬底10和将在其顶面上形成的III氮化物层之间的失配/差异(例如，外延形成)。失配/差异可能涉及不同的晶格常数或热膨胀系数。失配/差异可能导致形成层中的位错，从而降低屈服速率。成核层20的示例性材料可包括但不限于氮化铝(AlN)或其任何合金。氮化铝例如可以是但不限于掺杂的n型、p型或本征。可以选择成核层的材料来消除不匹配/差异。例如，为了适应由于要形成在成核层上的层中的第一元素而引起的失配/差异，成核层20形成为包括第一元素。
缓冲层30可以安置在成核层20上。缓冲层30可与成核层20形成界面。缓冲层30具有与成核层20接触的最底表面。该界面由缓冲层30的最底表面和成核层20的最顶表面形成。缓冲层30具有与最底表面相对的最顶表面。缓冲层30被配置为减少底层和将在缓冲层30上形成的层(例如，在其上外延形成)之间的晶格失配和热失配，从而固化由于失配/差异造成的缺陷。
缓冲层30可以包括III-V化合物。III-V化合物可包括但不限于铝、镓、铟、氮化物或其组合。因此，缓冲层30的示例性材料可进一步包括(例如但不限于)AlN、AlGaN、InAlGaN、GaAs、AlAs、ZnO或其组合。在一些实施例中，缓冲层30可包括两种III族元素，并且成核层仅具有一种III族元素。例如，成核层包括包含铝且不含镓的化合物(例如AlN)，缓冲层30包括包含铝和镓的III-V化合物(例如AlGaN)。
氮化物半导体层40(也可称为第一氮化物半导体层40或沟道层40)可以安置在缓冲层30上。氮化物半导体层40可以包含III-V族材料层。氮化物半导体层40可以包含但不限于III族氮化物，例如化合物InaAlbGa(1-a-b)N，其中，a+b≦1。所述III族氮化物进一步包含但不限于例如化合物AlaGa(1-a)N，其中，a≦1。氮化物半导体层40可以包含氮化镓(GaN)层。GaN的能隙为约3.4eV。氮化物半导体层40的厚度的范围可以为但不限于约0.5μm到约10μm。
氮化物半导体层60(也可称为第三氮化物半导体层60或势垒层60)可以安置在氮化物半导体层40上。氮化物半导体层60可以包含III-V族材料层。氮化物半导体层60可以包含但不限于III族氮化物，例如化合物InaAlbGa(1-a-b)N，其中，a+b≦1。所述III族氮化物可以进一步包含但不限于例如化合物AlaGa(1-a)N，其中，a≦1。氮化物半导体层60的禁带宽度(能隙)可以大于氮化物半导体层40的禁带宽度(能隙)。氮化物半导体层60可以包含氮化铝镓(AlGaN)层。AlGaN的能隙为约4.0eV。氮化物半导体层60的厚度的范围可以为但不限于约10nm到约100nm。
在氮化物半导体层60与氮化物半导体层40之间形成有异质结。由于氮化物半导体层60的禁带宽度较氮化物半导体层40的禁带宽度大，这导致自由电荷从氮化物半导体层60转移至氮化物半导体层40，引起异质结界面的极化现象(polarization)，结果电子从宽带隙之氮化物半导体层60中溢出，使其仅剩下正电荷(施主离子)，这些空间电荷产生静电势，这导致能带弯曲，使异质结结面处形成一个二维势阱。这个二维势阱可将因极化而诱生的电子限制其中，这些电子在势阱中可沿着平行于氮化物半导体层60和氮化物半导体层40之间的界面的平面内作二维运动，从而在氮化物半导体层60和氮化物半导体层40之间的界面处积累电荷，形成二维电子气(two dimentional electron gas，2DEG)。2DEG可具有非常高的电子迀移率。在一些实施例中，相较于氮化物半导体层40，具有禁带宽度较大的氮化物半导体层60可作半导体器件100中的势垒层。在一些实施例中，相较于氮化物半导体层60，具有禁带宽度较小的氮化物半导体层40可为载流子提供沟道，作为半导体器件100中的沟道层。
由于氮化物半导体层60与氮化物半导体层40之间的界面存在较严重的合金无序散射，导致实际的半导体器件100的电子迁移率比较低。为提升电子迁移率，可以在氮化物半导体层60与氮化物半导体层40之间设置氮化物半导体层50(也可称为第二氮化物半导体层50或***层50)。
氮化物半导体层50可以包含III-V族材料层。氮化物半导体层50可以包含但不限于III族氮化物，例如氮化铝(AlN)。氮化物半导体层50的厚度的范围可以为但不限于约0.5μm到约10μm。
在相关技术中，用于提升电子迁移率的氮化物半导体层50为一整层。然而，这会导致增强型半导体器件的二维电子气(2DEG)浓度增加，器件容易穿通(Punch)，以及击穿电压降低等缺陷。
为抑制或避免上述缺陷，本公开实施例中的氮化物半导体层50并非一整层，而是包括间隔排列的第一***块52与第二***块54。第一***块52与第二***块54之间存在间隙(图中未标示)。在一些实施例中，第一***块52位于电极70的下方。在一些实施例中，第二***块54位于电极90的下方。在一些实施例中，第一***块52与第二***块54之间的间隙位于栅极84的下方。
安置在氮化物半导体层50上的氮化物半导体层60的至少一部分会填充在第一***块52与第二***块54之间的所述间隙内。对应的，氮化物半导体层60包括凸出部63与主体部61。其中，凸出部63填充在第一***块52与第二***块54之间的所述间隙内，主体部61位于第一***块52、凸出部63与第二***块54的上方。
电极70(或称为源极70)可以安置在氮化物半导体层60上。电极70可以与氮化物半导体层60接触。电极70可以包含例如但不限于导电材料。导电材料可以包含金属、合金、掺杂半导体材料(例如，掺杂晶体硅)或其它合适的导电材料，如Ti、Al、Ni、Cu、Au、Pt、Pd、W、TiN或其它合适的材料。电极70可以电连接到接地。电极70可以电连接到虚拟接地。电极70可以电连接到真实接地。
电极90(或称为漏极90)可以安置在氮化物半导体层60上。电极90可以与氮化物半导体层60接触。电极90可以包含例如但不限于导电材料。导电材料可以包含金属、合金、掺杂半导体材料(例如，掺杂晶体硅)或其它合适的导电材料，如Ti、Al、Ni、Cu、Au、Pt、Pd、W、TiN或其它合适的材料。
耗尽层82可以安置在氮化物半导体层60上。耗尽层82可以与氮化物半导体层60直接接触。耗尽层82可以掺杂有杂质。耗尽层82可以包含p型掺杂剂。经过审慎思考，耗尽层82可以包含p掺杂GaN层、p掺杂AlGaN层、p掺杂AlN层或其它合适的III-V族层。p型掺杂剂可以包含镁(Mg)、铍(Be)、锌(Zn)和镉(Cd)。
耗尽层82可以被配置成控制氮化物半导体层40中的2DEG的浓度。耗尽层82可以用于耗尽耗尽层82正下方的2DEG。
栅极84可以安置在耗尽层82上。栅极84可以包含栅极材料。栅极金属可以包含钛(Ti)、钽(Ta)、钨(W)、铝(Al)、钴(Co)、铜(Cu)、镍(Ni)、铂(Pt)、铅(Pb)、钼(Mo)和其化合物(如但不限于氮化钛(TiN)、氮化钽(TaN)、其它导电氮化物或导电氧化物)、金属合金(如铝铜合金(Al-Cu))或其它合适的材料。
电极70和电极90可以安置在栅极84的两个相对侧面上。尽管电极70和电极90安置在图1中的栅极84的两个相对侧面上，但是电极70、电极90以及栅极84由于设计要求可以在本公开的其它实施例中具有不同配置。
然而，尽管未在图1中展示，但是经过审慎思考，电极70的结构可以在本公开的一些其它实施例中变化或改变。然而，尽管未在图1中展示，但是经过审慎思考，电极90的结构可以在本公开的一些其它实施例中变化或改变。例如，电极70的一部分可以定位于氮化物半导体层60中或在氮化物半导体层60中延伸。电极90的一部分可以定位于氮化物半导体层60中或在氮化物半导体层60中延伸。电极70可以安置在氮化物半导体层50上。电极90可以安置在氮化物半导体层50上。电极70可以穿透氮化物半导体层50以接触氮化物半导体层40。电极90可以穿透氮化物半导体层50以接触氮化物半导体层40。
在一些实施例中，半导体器件100还可包括阻挡层(或称为空穴阻挡层)(图中未显示)。阻挡层可以安置在栅极84与氮化物半导体层60之间。阻挡层可以安置在栅极84与耗尽层82之间。耗尽层82可以由阻挡层与栅极84分离。阻挡层可以安置在耗尽层82上。栅极84可以安置在阻挡层上。栅极84可以与阻挡层接触。栅极84可以覆盖阻挡层。栅极84可以完全覆盖阻挡层。
阻挡层的能隙可以大于氮化物半导体层60的能隙。阻挡层的能隙可以为约4.0eV到约4.5eV。阻挡层的能隙可以为约4.5eV到约5.0eV。阻挡层的能隙可以为约5.0eV到约5.5eV。阻挡层的能隙可以为约5.5eV到约6.0eV。阻挡层可以包含镓。阻挡层可以包含氧化镓。氧化镓可以包含Ga2O3。阻挡层可以包含氮氧化镓。氮氧化镓可以包含GaOxN(1-x)，其中，0<x<1。阻挡层可以包含金刚石。阻挡层可以包含氮化铝。阻挡层可以包含其组合。阻挡层的能隙可以大于耗尽层82的能隙。
栅极84、阻挡层和耗尽层82可以形成金属-绝缘体-半导体(MIS)结构。MIS结构可以辅助减少漏电流并增强击穿电压。因此，可以改善半导体器件100的栅极电压摆动。
图2是根据本公开的一些实施例的半导体器件200的横截面视图。在图2实施例中，第一***块52与第二***块54之间的间隙在衬底10上的正投影并不与栅极84在衬底10上的正投影完全重合。在正投影方向上，第一***块52的右侧边与栅极84的左侧边之间存在间距，第二***块54的左侧边与栅极84的右侧边重合。
图3是根据本公开的一些实施例的半导体器件300的横截面视图。在图3实施例中，第一***块52与第二***块54之间的间隙在衬底10上的正投影并不与栅极84在衬底10上的正投影完全重合。在正投影方向上，第一***块52的右侧边与栅极84的左侧边重合，第二***块54的左侧边与栅极84的右侧边存在间距。
图4是根据本公开的一些实施例的半导体器件400的横截面视图。在图4实施例中，第一***块52与第二***块54之间的间隙在衬底10上的正投影并不与栅极84在衬底10上的正投影完全重合。在正投影方向上，第一***块52的右侧边与栅极84的左侧边存在间距，第二***块54的左侧边与栅极84的右侧边存在间距。
图5至图10展示了根据本公开的一些实施例的用于制造半导体器件的方法的各个阶段。
参考图5，提供了衬底10。可以在衬底10上形成有成核层20、缓冲层30、氮化物半导体层40与***材料层503。成核层20、缓冲层30、氮化物半导体层40与***材料层503例如可以通过金属有机化学气相沉积(metal organic chemical vapor deposition，MOCVD)、外延生长或其它合适的沉积步骤来形成。
衬底10可以包含但不限于硅(Si)、掺杂硅(doped Si)、碳化硅(SiC)、硅化锗(SiGe)、砷化镓(GaAs)或其它半导体材料。衬底10可以包含但不限于蓝宝石(sapphire)、绝缘体上硅(Silicon On Insulator，SOI)或其它合适的材料。在一些实施例中，衬底10还可包括经掺杂区域(图中未显示)，例如p阱(p-well)、n阱(n-well)等。
成核层20可以形成在衬底10上。成核层20可与衬底10形成界面。成核层20被配置为提供用于在其上生长III族氮化物材料的顶面。换句话说，成核层20形成适当的模板，以从衬底的晶格过渡到更适合III族氮化物材料生长的模板。成核层20可提供过渡，以适应衬底10和将在其顶面上形成的III氮化物层之间的失配/差异(例如，外延形成)。失配/差异可能涉及不同的晶格常数或热膨胀系数。失配/差异可能导致形成层中的位错，从而降低屈服速率。成核层20的示例性材料可包括但不限于氮化铝(AlN)或其任何合金。氮化铝例如可以是但不限于掺杂的n型、p型或本征。可以选择成核层的材料来消除不匹配/差异。例如，为了适应由于要形成在成核层上的层中的第一元素而引起的失配/差异，成核层20形成为包括第一元素。
缓冲层30可以形成在成核层20上。缓冲层30可与成核层20形成界面。缓冲层30具有与成核层20接触的最底表面。该界面由缓冲层30的最底表面和成核层20的最顶表面形成。缓冲层30具有与最底表面相对的最顶表面。缓冲层30被配置为减少底层和将在缓冲层30上形成的层(例如，在其上外延形成)之间的晶格失配和热失配，从而固化由于失配/差异造成的缺陷。
缓冲层30可以包括III-V化合物。III-V化合物可包括但不限于铝、镓、铟、氮化物或其组合。因此，缓冲层30的示例性材料可进一步包括(例如但不限于)AlN、AlGaN、InAlGaN、GaAs、AlAs、ZnO或其组合。在一些实施例中，缓冲层30可包括两种III族元素，并且成核层仅具有一种III族元素。例如，成核层包括包含铝且不含镓的化合物(例如AlN)，缓冲层30包括包含铝和镓的III-V化合物(例如AlGaN)。
氮化物半导体层40(也可称为第一氮化物半导体层40或沟道层40)可以形成在缓冲层30上。氮化物半导体层40可以包含III-V族材料层。氮化物半导体层40可以包含但不限于III族氮化物，例如化合物InaAlbGa(1-a-b)N，其中，a+b≦1。所述III族氮化物进一步包含但不限于例如化合物AlaGa(1-a)N，其中，a≦1。氮化物半导体层40可以包含氮化镓(GaN)层。GaN的能隙为约3.4eV。氮化物半导体层40的厚度的范围可以为但不限于约0.5μm到约10μm。
***材料层503可以形成在氮化物半导体层40上。***材料层503可以包含III-V族材料层。***材料层503可以包含但不限于III族氮化物，例如氮化铝(AlN)。***材料层503的厚度的范围可以为但不限于约0.5μm到约10μm。
参考图6，可以通过选择性刻蚀的方法去除***材料层503的一部分(位于栅极84下方的一部分)，从而形成***层50。在一些实施例中，***层50包括间隔排列的第一***块52与第二***块54。第一***块52与第二***块54之间存在间隙。
参照图7，可以在***层50上形成氮化物半导体层60。氮化物半导体层60的一部分会填充在第一***块52与第二***块54之间的所述间隙内。对应的，氮化物半导体层60包括凸出部63与主体部61。其中，凸出部63填充在第一***块52与第二***块54之间的所述间隙内，主体部61位于第一***块52、凸出部63与第二***块54的上方。
氮化物半导体层60(也可称为第三氮化物半导体层60或势垒层60)可以包含III-V族材料层。氮化物半导体层60可以包含但不限于III族氮化物，例如化合物InaAlbGa(1-a-b)N，其中，a+b≦1。所述III族氮化物可以进一步包含但不限于例如化合物AlaGa(1-a)N，其中，a≦1。氮化物半导体层60的禁带宽度(能隙)可以大于氮化物半导体层40的禁带宽度(能隙)。氮化物半导体层60可以包含氮化铝镓(AlGaN)层。AlGaN的能隙为约4.0eV。氮化物半导体层60的厚度的范围可以为但不限于约10nm到约100nm。
参照图8，可以在氮化物半导体层60上形成耗尽材料层820。耗尽材料层820可以与氮化物半导体层60直接接触。耗尽材料层820可以掺杂有杂质。耗尽材料层820可以包含p型掺杂剂。耗尽材料层820可以包含p掺杂GaN层、p掺杂AlGaN层、p掺杂AlN层或其它合适的III-V族层。p型掺杂剂可以包含镁(Mg)、铍(Be)、锌(Zn)和镉(Cd)。
参照图9，可以通过选择性刻蚀的方法去除耗尽材料层820的一部分，从而形成耗尽层82。
参照图10，可以在氮化物半导体层60和耗尽层82上形成电极70、电极90和栅极84以形成与如图1所描述和展示的半导体器件100相同或类似的半导体器件。
其中，电极70(或称为源极70)可以形成在氮化物半导体层60上。电极70可以与氮化物半导体层60接触。电极70可以包含例如但不限于导电材料。导电材料可以包含金属、合金、掺杂半导体材料(例如，掺杂晶体硅)或其它合适的导电材料，如Ti、Al、Ni、Cu、Au、Pt、Pd、W、TiN或其它合适的材料。
电极90(或称为漏极90)可以形成在氮化物半导体层60上。电极90可以与氮化物半导体层60接触。电极90可以包含例如但不限于导电材料。导电材料可以包含金属、合金、掺杂半导体材料(例如，掺杂晶体硅)或其它合适的导电材料，如Ti、Al、Ni、Cu、Au、Pt、Pd、W、TiN或其它合适的材料。
栅极84可以形成在耗尽层82上。栅极84可以包含栅极材料。栅极金属可以包含钛(Ti)、钽(Ta)、钨(W)、铝(Al)、钴(Co)、铜(Cu)、镍(Ni)、铂(Pt)、铅(Pb)、钼(Mo)和其化合物(如但不限于氮化钛(TiN)、氮化钽(TaN)、其它导电氮化物或导电氧化物)、金属合金(如铝铜合金(Al-Cu))或其它合适的材料。
在本文中可以为了便于描述而使用本文所用的如“之下”、“下面”、“下部”、“上方”、“上部”、“下部”、“左侧”、“右侧”等空间相对术语来描述如附图所示的一个元件或特征与另一或多个元件或特征的关系。除了在附图中描绘的朝向之外，空间相对术语还旨在涵盖装置在使用时或操作时的不同朝向。可以以其它方式朝向设备(旋转80度或处于其它朝向)，并且同样可以以相应的方式解释本文中使用的空间相对描述语。应当理解，当元件被称为“连接到”或“耦接到”另一元件时，所述元件可以直接连接到或耦接到另一元件，或可以存在中间元件。
如本文所使用的，术语“大约”、“基本上”、“基本”和“约”用于描述和解释小的变化。当结合事件或情形使用时，所述术语可以指代事件或情形精确发生的实例以及事件或情形接近发生的实例。如本文关于给定值或给定范围所使用的，术语“约”总体上意指处于给定值或范围的±10％、±5％、±1％或±0.5％内。本文中可以将范围表示为一个端点到另一个端点或介于两个端点之间。本文所公开的所有范围都包含端点，除非另外指明。术语“基本上共面”可以指两个表面沿同一平面定位的位置差处于数微米(μm)内，如沿同一平面定位的位置差处于10μm内、5μm内、1μm内或0.5μm内。当将数值或特性称为“基本上”相同时，所述术语可以指处于所述值的平均值的±10％、±5％、±1％或±0.5％内的值。
前述内容概述了几个实施例的特征和本公开的详细方面。本公开中描述的实施例可以容易地用作设计或修改其它工艺和结构以便于实施相同或类似目的和/或实现本文介绍的实施例的相同或类似优点的基础。此类等同构造不背离本公开的精神和范围，并且在不背离本公开的精神和范围的情况下，可以作出各种改变、替代和变更。
Claims (20)
1.一种半导体器件，其特征在于，所述半导体器件包括：
衬底；
沟道层，所述沟道层设置于所述衬底，所述沟道层包括氮化物半导体材料；
势垒层，所述势垒层设置于所述沟道层远离所述衬底的一侧，所述势垒层包括氮化物半导体材料，并且所述势垒层的能隙大于所述沟道层的能隙；
栅极，所述栅极设置于所述势垒层远离所述沟道层的一侧；
其中，在所述沟道层与所述势垒层之间设置有***层，所述***层在对应所述栅极的区域设置有间隙。
2.根据权利要求1所述的半导体器件，其特征在于，所述***层包括间隔排列的第一***块与第二***块，所述间隙设置在所述第一***块与所述第二***块之间。
3.根据权利要求2所述的半导体器件，其特征在于，所述半导体器件还包括源极与漏极，所述源极与漏极设置于所述势垒层远离所述沟道层的一侧，所述源极与漏极位于所述栅极的相对两侧。
4.根据权利要求3所述的半导体器件，其特征在于，所述第一***块在所述衬底上的正投影与所述源极在所述衬底上的正投影至少存在部分重叠；
所述第二***块在所述衬底上的正投影与所述漏极在所述衬底上的正投影至少存在部分重叠。
5.根据权利要求3所述的半导体器件，其特征在于，所述间隙在所述衬底上的正投影与所述栅极在所述衬底上的正投影部分重叠和完全重合。
6.根据权利要求3所述的半导体器件，其特征在于，所述势垒层包括凸出部与主体部，其中，所述凸出部填充在所述第一***块与所述第二***块之间的所述间隙内，所述主体部位于所述第一***块、所述凸出部与所述第二***块的上方。
7.根据权利要求1所述的半导体器件，其特征在于，所述沟道层包括化合物InaAlbGa(1-a-b)N，其中，a+b≦1；
或者，所述沟道层包括化合物AlaGa(1-a)N，其中，a≦1。
8.根据权利要求1所述的半导体器件，其特征在于，所述势垒层包括化合物InaAlbGa(1-a-b)N，其中，a+b≦1；
或者，所述势垒层包括化合物AlaGa(1-a)N，其中，a≦1。
9.根据权利要求1所述的半导体器件，其特征在于，所述***层的材质包括III-V族材料；
或者，所述***层的材质包括III族氮化物。
10.根据权利要求1所述的半导体器件，其特征在于，所述沟道层的材质包括氮化镓，所述势垒层的材质包括氮化铝镓，所述***层的材质包括氮化铝。
11.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括缓冲层，所述缓冲层设置在所述衬底和所述沟道层之间，所述缓冲层包括III-V化合物。
12.根据权利要求11所述的半导体器件，其特征在于，所述缓冲层的材料包括AlN、AlGaN、InAlGaN、GaAs、AlAs、ZnO或其组合。
13.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括成核层，所述成核层设置在所述衬底和所述沟道层之间。
14.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括耗尽层，所述耗尽层设置于所述势垒层和所述栅极之间。
15.根据权利要求14所述的半导体器件，其特征在于，所述耗尽层包括p型掺杂剂。
16.一种半导体器件的制造方法，其特征在于，所述制造方法包括：
提供衬底；
在所述衬底上形成沟道层，所述沟道层包括氮化物半导体材料；
在所述沟道层上形成***层，所述***层内设置有间隙；
在所述***层上形成势垒层，所述势垒层包括氮化物半导体材料，并且所述势垒层的能隙大于所述沟道层的能隙；
在所述势垒层上形成栅极，所述栅极位于所述间隙的上方。
17.根据权利要求16所述的制造方法，其特征在于，形成***层的步骤包括：
在所述沟道层上形成***材料层；
通过选择性刻蚀的方式去除所述***材料层的一部分区域，形成***层。
18.根据权利要求17所述的制造方法，其特征在于，所述***层的材质包括III-V族材料；
或者，所述***层的材质包括III族氮化物。
19.根据权利要求16所述的制造方法，其特征在于，所述沟道层的材质包括氮化镓，所述势垒层的材质包括氮化铝镓，所述***层的材质包括氮化铝。
20.根据权利要求16所述的制造方法，其特征在于，在形成栅极前，先在所述势垒层上形成耗尽层，所述耗尽层包括p型掺杂剂。
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Legal Events
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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