CN114023811B - 屏蔽栅沟槽型mosfet器件及其制作方法 - Google Patents

屏蔽栅沟槽型mosfet器件及其制作方法 Download PDF

Info

Publication number
CN114023811B
CN114023811B CN202111224818.8A CN202111224818A CN114023811B CN 114023811 B CN114023811 B CN 114023811B CN 202111224818 A CN202111224818 A CN 202111224818A CN 114023811 B CN114023811 B CN 114023811B
Authority
CN
China
Prior art keywords
region
dielectric layer
layer
substrate
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202111224818.8A
Other languages
English (en)
Other versions
CN114023811A (zh
Inventor
颜树范
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Original Assignee
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huahong Grace Semiconductor Manufacturing Corp filed Critical Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority to CN202111224818.8A priority Critical patent/CN114023811B/zh
Publication of CN114023811A publication Critical patent/CN114023811A/zh
Priority to US17/903,204 priority patent/US20230124023A1/en
Application granted granted Critical
Publication of CN114023811B publication Critical patent/CN114023811B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/404—Multiple field plate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/47—Schottky barrier electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66643—Lateral single gate silicon transistors with source or drain regions formed by a Schottky barrier or a conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7806—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a Schottky barrier diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H01L29/7828—Vertical transistors without inversion channel, e.g. vertical ACCUFETs, normally-on vertical MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7839—Field effect transistors with field effect produced by an insulated gate with Schottky drain or source contact

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Electromagnetism (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本申请公开了一种屏蔽栅沟槽型MOSFET器件及其制作方法，涉及半导体制造领域。该屏蔽栅沟槽型MOSFET器件包括衬底，衬底中设置有沟槽；沟槽的下部被屏蔽栅介质层和第一多晶硅层填充，屏蔽栅介质层覆盖沟槽的侧壁和底部，第一多晶硅层位于屏蔽栅介质层之间；在沟槽的上部被第一介质层、第二多晶硅层和第二介质层填充，第二介质层位于第二多晶硅层的上方，第二多晶硅顶部低于衬底表面；衬底中还设置有阱区和肖特基注入区，阱区位于沟槽的外侧，肖特基注入区位于阱区的外侧，肖特基注入区的底部高于阱区的底部；阱区内设置有源区和阱接触区，阱接触区位于源区和肖特基注入区之间；达到了降低体二极管正向导通电压，提升转换速度的效果。

Description

屏蔽栅沟槽型MOSFET器件及其制作方法
技术领域
本申请涉及半导体制造领域，具体涉及一种屏蔽栅沟槽型MOSFET器件及其制作方法。
背景技术
随着电子产品的需求增长，功率MOSFET器件的需求也越来越大。沟槽型MOSFET由于其器件集成度较高，导通电阻较低，以及较大的电流容量等特点，被广泛地应用在低压功率领域。
基于电子产品性能的需求提升，电子产品内所使用的功率MOSFET器件的性能要求也越来越高，屏蔽栅沟槽型MOSFET器件追求更快的开关转换速度。
发明内容
为了解决相关技术中的问题，本申请提供了一种屏蔽栅沟槽型MOSFET器件及其制作方法。该技术方案如下：
第一方面，本申请实施例提供了一种屏蔽栅沟槽型MOSFET器件，包括：
衬底，衬底中设置有沟槽；
沟槽的下部被屏蔽栅介质层和第一多晶硅层填充，屏蔽栅介质层覆盖沟槽的侧壁和底部，第一多晶硅层位于屏蔽栅介质层之间；
在沟槽的上部被第一介质层、第二多晶硅层和第二介质层填充，第一介质层位于屏蔽栅介质层和第一多晶硅层的上方，第二多晶硅层位于第一介质层的上方，第二介质层位于第二多晶硅层的上方，第二多晶硅层的顶部低于衬底表面；
衬底中还设置有阱区和肖特基注入区，阱区位于沟槽的外侧，肖特基注入区位于阱区的外侧，肖特基注入区的底部高于阱区的底部；
阱区内设置有源区和阱接触区，阱接触区位于源区和肖特基注入区之间。
可选的，源区位于阱区的顶部和沟槽顶部侧壁对应的阱区。
阱接触区位于阱区的顶部。
可选的，第二介质层的表面高于衬底表面。
可选的，第二介质层的表面与衬底表面平齐。
可选的，还包括位于衬底正面的正面金属层，和，位于衬底背面的背面金属层。
第二方面，本申请实施例提供了一种屏蔽栅沟槽型MOSFET器件的制作方法，该方法包括：
在衬底表面形成硬掩膜层，通过光刻和刻蚀工艺在衬底中形成沟槽；
形成屏蔽栅介质层和第一多晶硅层，屏蔽栅介质层覆盖沟槽下部的侧壁和底部，第一多晶硅层位于屏蔽栅介质层之间；
形成第一介质层；
形成第二多晶硅层，第一介质层位于第一多晶硅层的上方，第二多晶硅层位于第一介质层的上方，第二多晶硅层的表面低于衬底的表面；
对硬掩膜层进行第一次横向刻蚀，定义沟槽外侧的阱注入区图案；
通过离子注入工艺在沟槽外侧的衬底中形成阱区；
通过离子注入工艺在阱区内形成源区；
对硬掩膜层进行第二次横向刻蚀，露出源区外侧的阱区表面；
通过离子注入工艺，在阱区形成阱接触区，阱接触区位于源区外侧；
形成覆盖第二多晶硅层和阱区的第二介质层，第二介质层不覆盖所述硬掩膜层；
去除硬掩膜层，在阱区外侧形成肖特基注入区，肖特基注入区的底部高于阱区的底部；
刻蚀第二介质层，露出源区、肖特基注入区和阱接触区的表面。
可选的，形成屏蔽栅介质层和第一多晶硅层，包括：
在沟槽的侧壁和底部形成屏蔽栅介质层；
淀积第一多晶硅填充沟槽；
对第一多晶硅进行回刻蚀形成第一多晶硅层，第一多晶硅层的表面低于衬底的表面。
可选的，形成第一介质层和第二多晶硅层，包括：
在沟槽内的第一多晶硅层上方形成第一介质层，第一介质层的表面低于衬底的表面，沟槽内第一介质层上方的屏蔽栅介质层被去除；
在沟槽内形成第二多晶硅层，第二多晶硅层覆盖第一介质层和屏蔽栅介质层，第二多晶硅层的顶部低于衬底表面。
可选的，通过离子注入工艺在阱区内形成源区，包括：
进行带角度离子注入，在阱区顶部和第二多晶硅层上方的沟槽侧壁形成源区。
可选的，形成覆盖第二多晶硅层和阱区的第二介质层，包括：
形成第二介质层，第二介质层覆盖硬掩膜层、阱区和沟槽内的第二多晶硅层；
去除硬掩膜层上方的第二介质层。
可选的，去除硬掩膜层，在阱区外侧形成肖特基注入区，包括：
去除硬掩膜层，在阱区外侧定义肖特基注入区图案；
通过离子注入工艺，在阱区外侧形成肖特基注入区。
可选的，刻蚀后的第二介质层表面高于衬底表面。
可选的，刻蚀后的第二介质层表面与衬底表面平齐。
可选的，刻蚀第二介质层和硬掩膜层，露出源区、肖特基注入区和阱接触区的表面之后，该方法还包括：
在衬底正面形成正面金属层；
在衬底背面形成背面金属层。
本申请技术方案，至少包括如下优点：
通过在衬底中制作沟槽屏蔽栅，且在阱区外侧形成肖特基注入区，令肖特基注入区和外延层形成肖特基接触，解决目前屏蔽栅沟槽型MOSFET的开关转换速度慢的问题，达到了降低体二极管正向导通电压，提升转换速度的效果。
附图说明
为了更清楚地说明本申请具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请实施例提供的一种屏蔽栅沟槽型MOSFET器件的结构示意图；
图2是本申请实施例提供的一种屏蔽栅沟槽型MOSFET器件的结构示意图；
图3是本申请另一实施例提供的一种屏蔽栅沟槽型MOSFET器件的结构示意图；
图4是本申请另一实施例提供的一种屏蔽栅沟槽型MOSFET器件的结构示意图；
图5是本申请实施例提供的一种屏蔽栅沟槽型MOSFET器件的制作方法的流程图；
图6是本申请实施例提供的屏蔽栅沟槽型MOSFET器件制作过程中的器件示意图；
图7是本申请实施例提供的屏蔽栅沟槽型MOSFET器件制作过程中的器件示意图；
图8是本申请实施例提供的屏蔽栅沟槽型MOSFET器件制作过程中的器件示意图；
图9是本申请实施例提供的屏蔽栅沟槽型MOSFET器件制作过程中的器件示意图；
图10是本申请实施例提供的屏蔽栅沟槽型MOSFET器件制作过程中的器件示意图；
图11是本申请实施例提供的屏蔽栅沟槽型MOSFET器件制作过程中的器件示意图；
图12是本申请实施例提供的屏蔽栅沟槽型MOSFET器件制作过程中的器件示意图；
图13是本申请实施例提供的屏蔽栅沟槽型MOSFET器件制作过程中的器件示意图；
图14是本申请实施例提供的屏蔽栅沟槽型MOSFET器件制作过程中的器件示意图；
图15是本申请实施例提供的屏蔽栅沟槽型MOSFET器件制作过程中的器件示意图；
图16是本申请实施例提供的屏蔽栅沟槽型MOSFET器件制作过程中的一种器件示意图；
图17是本申请实施例提供的屏蔽栅沟槽型MOSFET器件制作过程中的另一种器件示意图；
其中：110，衬底；111，屏蔽栅介质层；112，第一多晶硅层；113，第一介质层；114，第二多晶硅层；115，第二介质层；116，阱区；117，肖特基注入区；118，源区；119，阱接触区；120，正面金属层；121，背面金属层；122，硬掩膜层；123，沟槽。
具体实施方式
下面将结合附图，对本申请中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本申请保护的范围。
在本申请的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电气连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
此外，下面所描述的本申请不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
请参考图1，其示出了本申请实施例提供的一种屏蔽栅沟槽型MOSFET器件的结构示意图。
如图1所示，该屏蔽栅沟槽型MOSFET器件包括衬底110，衬底110中设置有沟槽。
可选的，衬底由硅衬底和硅衬底上方的外延层组成。
沟槽的下部被屏蔽栅介质层111和第一多晶硅层112填充，屏蔽栅介质层111覆盖沟槽的侧壁和底部，第一多晶硅层112位于屏蔽栅介质层111之间。
沟槽的上部被第一介质层113、第二多晶硅层114和第二介质层115填充，第一介质层113位于屏蔽栅介质层111和第一多晶硅层112的上方，第二多晶硅层114位于第一介质层113的上方，第二介质层115位于第二多晶硅层114的上方，第二多晶硅层114的顶部低于衬底表面。
衬底110中还设置有阱区116和肖特基注入区117，阱区116位于沟槽的外侧，肖特基注入区117位于阱区116的外侧，肖特基注入区117的底部高于阱区116的底部。
阱区116中设置有源区118和阱接触区119，阱接触区119位于源区118和肖特基注入区117之间。
如图2所示，该屏蔽栅沟槽型MOSFET器件还包括位于衬底110正面的正面金属层120和位于衬底110背面的背面金属层121。
正面金属层120与肖特基注入区117的表面、源区118的表面和阱接触区119的表面连接。
本申请实施例提供的屏蔽栅沟槽型MOSFET器件，通过在阱区外侧形成肖特基注入区，降低体二极管正向导通电压，可以提升转换速度。
如图1或图2所示，第二介质层115的表面高于衬底110表面。
如图3或图4所示，第二介质层115的表面和衬底110表面平齐。
源区118位于阱区116的顶部和沟槽顶部侧壁对应的阱区。
如图1或图2或图3或图4所示，源区118呈倒L型，位于沟槽顶部两侧的阱区116中。
阱接触区119位于阱区116的顶部。
请参考图5，其示出了本申请实施例提供的一种屏蔽栅沟槽型MOSFET器件的制作方法的流程图，该方法至少包括如下步骤：
步骤501，在衬底表面形成硬掩膜层，通过光刻和刻蚀工艺在衬底中形成沟槽。
可选的，衬底由硅衬底和硅衬底上方的外延层组成。
步骤502，形成屏蔽栅介质层和第一多晶硅层。
屏蔽栅介质层覆盖沟槽下部的侧壁和底部，第一多晶硅层位于屏蔽栅介质层之间。
沟槽内的空间被分为上部空间和下部空间。屏蔽栅介质层覆盖沟槽底部和沟槽下部的侧壁。
步骤503，形成第一介质层和第二多晶硅层，第二多晶硅层的表面低于衬底的表面。
形成第一介质层，形成第二多晶硅层。
第一介质层位于第一多晶硅层的上方，第二多晶硅层位于第一介质层的上方，第一多晶硅层被第一介质层和屏蔽栅介质层完全包围，第二多晶硅层完全覆盖屏蔽栅介质层和第一介质层。
步骤504，对硬掩膜层进行第一次横向刻蚀，定义沟槽外侧的阱注入区图案。
步骤505，通过离子注入工艺在沟槽外侧的衬底中形成阱区。
步骤506，通过离子注入工艺在阱区内形成源区。
步骤507，对硬掩膜层进行第二次横向刻蚀，露出源区外侧的阱区表面。
步骤508，通过离子注入工艺，在阱区形成阱接触区。
阱接触区位于源区外侧。
步骤509，形成覆盖第二多晶硅层和阱区的第二介质层。
在衬底上形成第二介质层，第二介质层填充沟槽内的剩余空间，第二多晶硅层和阱区被第二介质层覆盖，第二介质层不覆盖硬掩膜层。
步骤510，去除硬掩膜层，在阱区外侧形成肖特基注入区，肖特基注入区的底部高于阱区的底部。
通过刻蚀硬掩膜层在阱区外侧定义肖特基注入区图案，通过离子注入工艺在阱区外侧形成肖特基注入区，肖特基注入区的底部高于阱区的底部。
肖特基注入区的表面不被硬掩膜层和第二介质层覆盖，肖特基注入区的表面露出。
由于肖特基注入区的形成，肖特基注入区和外延在硅表面形成肖特基接触，降低体二极管正向导通电压，可以提升转换速度。
步骤511，刻蚀第二介质层，露出源区、肖特基注入区和阱接触区的表面。
可选的，刻蚀第二介质层和衬底表面残余的硬掩膜层，露出源区表面、阱接触区表面、肖特基注入区表面。
综上所述，本申请实施例提供的屏蔽栅沟槽型MOSFET器件的制作方法，在衬底中制作沟槽屏蔽栅，且在阱区外侧形成肖特基注入区，令肖特基注入区和外延层形成肖特基接触，解决目前屏蔽栅沟槽型MOSFET的开关转换速度慢的问题，达到了降低体二极管正向导通电压，提升转换速度的效果。
本申请另一实施例提供了一种屏蔽栅沟槽型MOSFET器件的制作方法，该方法包括如下步骤：
步骤601，在衬底表面形成硬掩膜层，通过光刻和刻蚀工艺在衬底中形成沟槽。
可选的，在衬底表面形成若干层硬掩膜层。比如，在衬底表面形成三层硬掩膜层。
通过光刻工艺在硬掩膜层表面定义沟槽图案，刻蚀硬掩膜层，将沟槽图案复制到硬掩膜层中，去除硬掩膜层表面的光刻胶；以刻蚀后的硬掩膜层为掩膜，刻蚀衬底，在衬底中形成沟槽。
如图6所示，衬底110表面形成有硬掩膜层122，衬底110中形成有沟槽123。
步骤602，在沟槽的侧壁和底部形成屏蔽栅介质层。
生长屏蔽栅介质层，如图7所示，沟槽123的侧壁和底部形成了屏蔽栅介质层111。
步骤603，淀积第一多晶硅填充沟槽。
在衬底110上淀积第一多晶硅，沟槽被第一多晶硅112完全填充，如图8所示。
步骤604，对第一多晶硅进行回刻蚀形成第一多晶硅层，第一多晶硅层的表面低于衬底的表面。
将沟槽内的空间分为上部空间和下部空间，对第一多晶硅进行回刻蚀后形成的第一多晶硅层112位于沟槽的下部，如图9所示。
步骤605，在沟槽内的第一多晶硅层上方形成第一介质层，第一介质层的表面低于衬底的表面。
可选的，生长第一介质层填充沟槽，对衬底进行回刻蚀，保留预定厚度的第一介质层，第一介质层上方的屏蔽栅介质层也被去除。
如图10所示，第一介质层113的表面低于衬底110的表面，第一介质层113覆盖第一多晶硅层112，第一多晶硅层112被第一介质层113和屏蔽栅介质层111包围。
步骤606，在沟槽内形成第二多晶硅层，第二多晶硅层覆盖第一介质层和屏蔽栅介质层，第二多晶硅层的顶部低于衬底表面。
可选的，淀积第二多晶硅填充沟槽，对第二多晶硅进行过刻蚀，形成第二多晶硅层，第二多晶硅层的表面低于衬底表面。
如图11所示，第二多晶硅层114的表面低于衬底110的表面。
步骤607，对硬掩膜层进行第一次横向刻蚀，定义沟槽外侧的阱注入区图案。
对沟槽两侧的硬掩膜层122进行第一次横向刻蚀，在沟槽外侧定义出阱注入区图案。
步骤608，通过离子注入工艺在沟槽外侧的衬底中形成阱区。
以硬掩膜层为掩膜，对阱注入区图案对应的衬底进行阱区离子注入，并进行推阱，如图12所示，沟槽外侧的衬底110中形成阱区116。
步骤609，进行带角度离子注入，在阱区顶部和第二多晶硅层上方的沟槽侧壁形成源区。
如图13所示，进行带角度离子注入，阱区116顶部未被硬掩膜层122遮挡的部分和第二多晶硅114上方的沟槽侧壁中被注入掺杂离子，形成倒L型的源区118。
步骤610，对硬掩膜层进行第二次横向刻蚀，露出源区外侧的阱区表面。
继续横向刻蚀沟槽两侧的硬掩膜层，露出源区118外侧的阱区表面，硬掩膜层122仍覆盖阱区116外侧的衬底表面。
步骤611，通过离子注入工艺，在阱区形成阱接触区。
如图14所示，对硬掩膜层进行第二次横向刻蚀后，阱区116的表面露出，向通过离子注入工艺，在阱区116中形成阱接触区119，阱接触区119位于源区118的外侧。
步骤612，形成第二介质层，第二介质层覆盖硬掩膜层、阱区和沟槽内的第二多晶硅层。
如图15所示，在衬底110上淀积第二介质层115，第二介质层115填充沟槽内的剩余空间，第二介质层115覆盖硬掩膜层122、阱区116和沟槽内的第二多晶硅层114。
步骤613，去除硬掩膜层上方的第二介质层。
对第二介质层115进行回刻蚀或CMP处理，减少第二介质层115的厚度，令第二介质层115的顶部与硬掩膜层122平齐，如图16所示。
步骤614，去除硬掩膜层，在阱区外侧定义肖特基注入区图案。
如图17所示，去除第二介质层115外侧的硬掩膜层，在阱区116外侧定义肖特基注入区图案。
步骤615，通过离子注入工艺，在阱区外侧形成肖特基注入区。
向肖特基注入区图案对应的衬底110中注入掺杂离子，在阱区116外侧形成肖特基注入区117。
步骤616，刻蚀第二介质层，露出源区、肖特基注入区和阱接触区的表面。
在一个例子中，如图1所示，刻蚀后的第二介质层表面高于衬底表面。
在另一个例子中，如图3所示，刻蚀后的第二介质层表面与所述衬底表面平齐。
步骤617，在衬底正面形成正面金属层。
正面金属层120与源区118、阱接触区119、肖特基注入区117连接。
步骤618，在衬底背面形成背面金属层。
可选的，对衬底背面减薄，在衬底背面淀积金属，形成背面金属层。
如图2或图4所示，衬底110的正面形成正面金属层120，衬底110的背面形成背面金属层121。
显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本申请创造的保护范围之中。

Claims (13)

1.一种屏蔽栅沟槽型MOSFET器件，其特征在于，包括：
衬底，所述衬底中设置有沟槽；
所述沟槽的下部被屏蔽栅介质层和第一多晶硅层填充，所述屏蔽栅介质层覆盖所述沟槽的侧壁和底部，所述第一多晶硅层位于所述屏蔽栅介质层之间；
在所述沟槽的上部被第一介质层、第二多晶硅层和第二介质层填充，所述第一介质层位于所述第一多晶硅层的上方，所述第二多晶硅层位于所述第一介质层的上方，所述第二介质层位于所述第二多晶硅层的上方，所述第二多晶硅层的顶部低于所述衬底表面；
所述衬底中还设置有阱区和肖特基注入区，所述阱区位于所述沟槽的外侧，所述肖特基注入区位于所述阱区的外侧，所述肖特基注入区的底部高于所述阱区的底部；
所述阱区内设置有倒L型源区和阱接触区，所述倒L型源区位于所述阱区的顶部和所述沟槽顶部侧壁对应的阱区，所述阱接触区位于所述阱区的顶部并且位于所述倒L型源区和所述肖特基注入区之间。
2.根据权利要求1所述的屏蔽栅沟槽型MOSFET器件，其特征在于，所述第二介质层的表面高于所述衬底表面。
3.根据权利要求1所述的屏蔽栅沟槽型MOSFET器件，其特征在于，所述第二介质层的表面与所述衬底表面平齐。
4.根据权利要求1至3任一所述的屏蔽栅沟槽型MOSFET器件，其特征在于，还包括位于衬底正面的正面金属层，和，位于衬底背面的背面金属层。
5.一种屏蔽栅沟槽型MOSFET器件的制作方法，其特征在于，所述方法包括：
在衬底表面形成硬掩膜层，通过光刻和刻蚀工艺在所述衬底中形成沟槽；
形成屏蔽栅介质层和第一多晶硅层，所述屏蔽栅介质层覆盖所述沟槽下部的侧壁和底部，所述第一多晶硅层位于所述屏蔽栅介质层之间；
形成第一介质层；
形成第二多晶硅层，所述第一介质层位于所述第一多晶硅层的上方，所述第二多晶硅层位于所述第一介质层的上方，所述第二多晶硅层的表面低于所述衬底的表面；
对所述硬掩膜层进行第一次横向刻蚀，定义所述沟槽外侧的阱注入区图案；
通过离子注入工艺在所述沟槽外侧的衬底中形成阱区；
通过离子注入工艺在所述阱区内形成倒L型源区，所述倒L型源区位于所述阱区的顶部和所述沟槽顶部侧壁对应的阱区；
对所述硬掩膜层进行第二次横向刻蚀，露出所述倒L型源区外侧的阱区表面；
通过离子注入工艺，在所述阱区形成阱接触区，所述阱接触区位于所述阱区的顶部并且位于所述倒L型源区和肖特基注入区之间；
形成覆盖所述第二多晶硅层和所述阱区的第二介质层，所述第二介质层不覆盖所述硬掩膜层；
去除所述硬掩膜层，在所述阱区外侧形成肖特基注入区，所述肖特基注入区的底部高于所述阱区的底部；
刻蚀所述第二介质层，露出所述倒L型源区、所述肖特基注入区和所述阱接触区的表面。
6.根据权利要求5所述的方法，其特征在于，所述形成屏蔽栅介质层和第一多晶硅层，包括：
在所述沟槽的侧壁和底部形成屏蔽栅介质层；
淀积第一多晶硅填充所述沟槽；
对所述第一多晶硅进行回刻蚀形成第一多晶硅层，所述第一多晶硅层的表面低于所述衬底的表面。
7.根据权利要求5所述的方法，其特征在于，所述形成第一介质层和第二多晶硅层，包括：
在所述沟槽内的所述第一多晶硅层上方形成第一介质层，所述第一介质层的表面低于所述衬底的表面，所述沟槽内所述第一介质层上方的屏蔽栅介质层被去除；
在所述沟槽内形成第二多晶硅层，所述第二多晶硅层覆盖所述第一介质层和所述屏蔽栅介质层，所述第二多晶硅层的顶部低于所述衬底表面。
8.根据权利要求5所述的方法，其特征在于，所述通过离子注入工艺在所述阱区内形成源区，包括：
进行带角度离子注入，在所述阱区顶部和所述第二多晶硅层上方的沟槽侧壁形成源区。
9.根据权利要求5所述的方法，其特征在于，所述形成覆盖所述第二多晶硅层和所述阱区的第二介质层，包括：
形成第二介质层，所述第二介质层覆盖所述硬掩膜层、所述阱区和所述沟槽内的第二多晶硅层；
去除所述硬掩膜层上方的所述第二介质层。
10.根据权利要求5所述的方法，其特征在于，所述去除所述硬掩膜层，在所述阱区外侧形成肖特基注入区，包括：
去除硬掩膜层，在所述阱区外侧定义肖特基注入区图案；
通过离子注入工艺，在所述阱区外侧形成肖特基注入区。
11.根据权利要求5所述的方法，其特征在于，刻蚀后的第二介质层表面高于所述衬底表面。
12.根据权利要求5所述的方法，其特征在于，刻蚀后的第二介质层表面与所述衬底表面平齐。
13.根据权利要求5至12任一所述的方法，其特征在于，所述刻蚀所述第二介质层和所述硬掩膜层，露出所述源区、所述肖特基注入区和所述阱接触区的表面之后，所述方法还包括：
在所述衬底正面形成正面金属层；
在所述衬底背面形成背面金属层。
CN202111224818.8A 2021-10-20 2021-10-20 屏蔽栅沟槽型mosfet器件及其制作方法 Active CN114023811B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202111224818.8A CN114023811B (zh) 2021-10-20 2021-10-20 屏蔽栅沟槽型mosfet器件及其制作方法
US17/903,204 US20230124023A1 (en) 2021-10-20 2022-09-06 Shield gate trench mosfet device and method for manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202111224818.8A CN114023811B (zh) 2021-10-20 2021-10-20 屏蔽栅沟槽型mosfet器件及其制作方法

Publications (2)

Publication Number Publication Date
CN114023811A CN114023811A (zh) 2022-02-08
CN114023811B true CN114023811B (zh) 2023-08-22

Family

ID=80056979

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111224818.8A Active CN114023811B (zh) 2021-10-20 2021-10-20 屏蔽栅沟槽型mosfet器件及其制作方法

Country Status (2)

Country Link
US (1) US20230124023A1 (zh)
CN (1) CN114023811B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117855282B (zh) * 2024-02-22 2024-05-24 深圳天狼芯半导体有限公司 低压屏蔽栅mosfet及其制备方法、芯片

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104681448A (zh) * 2013-11-29 2015-06-03 上海华虹宏力半导体制造有限公司 肖特基晶体管的结构及制造方法
CN108257869A (zh) * 2016-12-28 2018-07-06 中航（重庆）微电子有限公司 屏蔽栅沟槽mosfet的制备方法
CN109065542A (zh) * 2018-08-10 2018-12-21 无锡新洁能股份有限公司 一种屏蔽栅功率mosfet器件及其制造方法
CN111261717A (zh) * 2020-01-19 2020-06-09 上海华虹宏力半导体制造有限公司 一种屏蔽栅功率mosfet结构及制作方法
CN111403292A (zh) * 2020-04-27 2020-07-10 上海华虹宏力半导体制造有限公司 自对准接触孔屏蔽栅功率mosfet器件的制造方法及形成的器件

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110957357B (zh) * 2018-09-27 2023-06-02 力士科技股份有限公司 屏蔽栅极式金氧半场效应晶体管的制造方法
CN110034182A (zh) * 2019-03-13 2019-07-19 上海华虹宏力半导体制造有限公司 具有屏蔽栅的沟槽栅器件的制造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104681448A (zh) * 2013-11-29 2015-06-03 上海华虹宏力半导体制造有限公司 肖特基晶体管的结构及制造方法
CN108257869A (zh) * 2016-12-28 2018-07-06 中航（重庆）微电子有限公司 屏蔽栅沟槽mosfet的制备方法
CN109065542A (zh) * 2018-08-10 2018-12-21 无锡新洁能股份有限公司 一种屏蔽栅功率mosfet器件及其制造方法
CN111261717A (zh) * 2020-01-19 2020-06-09 上海华虹宏力半导体制造有限公司 一种屏蔽栅功率mosfet结构及制作方法
CN111403292A (zh) * 2020-04-27 2020-07-10 上海华虹宏力半导体制造有限公司 自对准接触孔屏蔽栅功率mosfet器件的制造方法及形成的器件

Also Published As

Publication number Publication date
CN114023811A (zh) 2022-02-08
US20230124023A1 (en) 2023-04-20

Similar Documents

Publication Publication Date Title
US6548859B2 (en) MOS semiconductor device and method of manufacturing the same
CN111403292B (zh) 自对准接触孔屏蔽栅功率mosfet器件的制造方法及形成的器件
CN111697081B (zh) Ldmos器件及其制造方法
US6511886B2 (en) Method for manufacturing trench-gate type power semiconductor device
CN112133759B (zh) 具有屏蔽栅沟槽结构的半导体器件及其制造方法
US20010034109A1 (en) Trench seimconductor devices reduced trench pitch
CN113130633B (zh) 沟槽型场效应晶体管结构及其制备方法
CN114023811B (zh) 屏蔽栅沟槽型mosfet器件及其制作方法
CN114496755A (zh) 一种屏蔽栅mosfet器件及其制作方法
CN114361251A (zh) 一种***栅功率mos器件的制备方法
CN112909095B (zh) Ldmos器件及工艺方法
KR20070014610A (ko) 반도체 소자의 제조 방법
CN117219568A (zh) 沟槽电容结构及其制作方法
US20110215397A1 (en) High cell density trenched power semiconductor structure and fabrication method thereof
CN114023812B (zh) 屏蔽栅沟槽型mosfet器件及其制作方法
CN112271134B (zh) 半导体功率器件的制造方法
CN112509980B (zh) 具有屏蔽栅沟槽结构的半导体器件及其制造方法
CN112490293B (zh) 半导体器件及其制造方法
CN114429955A (zh) 一种屏蔽栅沟槽功率器件及其制备方法
KR100275484B1 (ko) 트렌치형 게이트 전극을 갖는 전력소자 제조방법
CN118073206B (zh) 半导体器件的制备方法及半导体器件
CN113284953B (zh) 一种屏蔽栅沟槽型mosfet结构及其制造方法
CN114121662B (zh) 一种Split-Gate MOSFET器件制备方法
CN216671642U (zh) 集成电路
CN113782429B (zh) 用于掺杂区的导电通道的制造方法、沟槽型mosfet器件及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant