CN114023749A - 半导体结构及其制备方法、三维存储器 - Google Patents

半导体结构及其制备方法、三维存储器 Download PDF

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CN114023749A CN202111197644.0A CN202111197644A CN114023749A CN 114023749 A CN114023749 A CN 114023749A CN 202111197644 A CN202111197644 A CN 202111197644A CN 114023749 A CN114023749 A CN 114023749A
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Abstract

本公开提供了一种半导体结构及其制备方法、三维存储器，涉及半导体芯片技术领域，旨在解决3D NAND中台阶结构和栅线隔槽形成难度较高的问题。半导体结构包括衬底、第一层叠结构、第二层叠结构、第一导电柱和第二导电柱。第二层叠结构至少包括依次设置的虚拟栅线层、第二绝缘层、选择栅线层和第三绝缘层；虚拟栅线层和选择栅线层的边缘延伸至过渡区；第一导电柱穿过位于第三绝缘层，与选择栅线层电连接；第二导电柱穿过第三绝缘层、选择栅线层和第二绝缘层，与虚拟栅线层电连接。上述半导体结构应用于三维存储器中，以实现数据的读取和写入操作。

Description

半导体结构及其制备方法、三维存储器
技术领域
本公开涉及半导体芯片技术领域，尤其涉及一种半导体结构及其制备方法、三维存储器。
背景技术
随着存储单元的特征尺寸接近工艺下限，平面工艺和制造技术变得具有挑战性且成本高昂，这造成2D或者平面NAND闪存的存储密度接近上限。为克服2D或者平面NAND闪存带来的限制，业界已经研发了具有三维结构的存储器(3D NAND)，通过将存储单元三维地布置在衬底之上来提高存储密度。
在3D NAND中，存储单元三维地布置在衬底之上，栅极分为底层选择栅、中层控制栅以及顶层选择栅(Top Select Gate，简称TSG)三部分。顶层选择栅之间的栅极隔槽、中层控制栅之间的栅极隔槽，以及底层选择栅之间的栅极隔槽可以同时形成。底层选择栅、中层控制栅以及顶层选择栅可以构成台阶结构。
然而当顶层选择栅的材料，与中层控制栅和底层选择栅所对应的牺牲层的材料不同时，3D NAND中台阶结构的形成工艺，以及栅线隔槽形成的形成工艺较为复杂，形成难度较大。
发明内容
本公开的实施例提供一种半导体结构及其制备方法、三维存储器，旨在解决3DNAND中台阶结构和栅线隔槽形成难度较高问题。
为达到上述目的，本公开的实施例采用如下技术方案：
一方面，提供一种半导体结构。所述半导体结构包括衬底、第一层叠结构、第二层叠结构，第一导电柱和第二导电柱。第一层叠结构设置于所述衬底上，所述第一层叠结构包括交替设置的多个第一绝缘层和多个栅线层。第二层叠结构设置于所述第一层叠结构远离所述衬底一侧，所述第二层叠结构至少包括依次设置的虚拟栅线层、第二绝缘层、选择栅线层和第三绝缘层。沿平行于所述衬底的第一方向，所述半导体结构包括依次排列的阵列区、过渡区和台阶区，所述虚拟栅线层和所述选择栅线层的边缘延伸至所述过渡区。第一导电柱和第二导电柱设置于所述过渡区，所述第一导电柱穿过所述第三绝缘层，与所述选择栅线层电连接；所述第二导电柱穿过所述第三绝缘层、所述选择栅线层和所述第二绝缘层，与所述虚拟栅线层电连接。
本公开的上述实施例提供的半导体结构，虚拟栅线层和选择栅线层的边缘延伸至过渡区，在过渡区中设置第一导电柱和第二导电柱，第二导电柱能够穿过第三绝缘层、选择栅线层和第二绝缘层，与虚拟栅线层电连接。这样，在半导体结构的制备过程中，无需在第二层叠结构中形成台阶结构，从而简化了半导体结构的制备工艺中的台阶结构的形成工艺。
在一些实施例中，所述半导体结构还包括：多个沿所述第一方向延伸的第一栅线隔离图案，和至少一个沿所述第一方向延伸的选择栅隔离图案。所述第一栅线隔离图案贯穿所述第二层叠结构，以将所述虚拟栅线层分割成多条虚拟栅线，将所述选择栅线层分割成多条选择栅线。相邻两个所述第一栅线隔离图案之间设置有至少一个所述选择栅隔离图案，所述选择栅隔离图案贯穿所述选择栅线层，以将所述选择栅线分割成多条子栅线，所述选择栅隔离图案位于所述虚拟栅线远离所述衬底的一侧。
在一些实施例中，所述第一栅线隔离图案包括位于相邻两条选择栅线之间的第一部分，和相邻两条虚拟栅线之间的第二部分；沿第二方向，所述第二部分的尺寸小于所述第一部分的尺寸；所述第二方向平行于所述衬底，且垂直于所述第一方向。
在一些实施例中，相邻两个所述第一栅线隔离图案之间，每条子栅线与至少一个第一导电柱电连接。
在一些实施例中，相邻两个所述第一栅线隔离图案之间，多个第一导电柱沿第二方向排列；所述第二方向平行于所述衬底，且垂直于所述第一方向。
在一些实施例中，相邻两个所述第一栅线隔离图案之间，至少一条子栅线对应至少一个第二导电柱，所述至少一个第二导电柱穿过对应的子栅线，与位于所述对应的子栅线靠近所述衬底一侧的虚拟栅线电连接。
在一些实施例中，相邻两个所述第一栅线隔离图案之间，每条子栅线中均对应至少一个第二导电柱，所述至少一个第二导电柱穿过对应的子栅线，与所述子栅线靠近所述衬底一侧的虚拟栅线电连接。
在一些实施例中，所述第一栅线隔离图案中包括气隙，所述气隙至少位于相邻两条虚拟栅线之间。
在一些实施例中，所述选择栅线层中设置有位于所述过渡区的接触孔，所述第二导电柱穿过所述接触孔与所述虚拟栅线层电连接；所述接触孔的内壁上设置有隔离层，所述隔离层围绕所述第二导电柱位于所述接触孔内的部分。
在一些实施例中，所述第二导电柱位于所述第一导电柱远离所述阵列区的一侧。
在一些实施例中，所述选择栅线层和所述虚拟栅线层的材料均包括多晶硅或锗硅。
在一些实施例中，所述选择栅线层的厚度大于所述栅线层的厚度。
在一些实施例中，所述选择栅线层的厚度为所述栅线层的厚度的2倍到8倍。
在一些实施例中，所述半导体结构还包括：多个沿所述第一方向延伸的第二栅线隔离图案。所述第二栅线隔离图案贯穿所述第一层叠结构，以将所述栅线层分割成多条栅线；所述第二栅线隔离图案在所述衬底上的正投影与所述第一栅线隔离图案在所述衬底上的正投影重叠，且所述第一栅线隔离图案与所述第二栅极隔离图案连通。
在一些实施例中，所述半导体结构还包括第三导电柱。所述第三导电柱设置于所述台阶区；所述第三导电柱穿过所述第一绝缘层与所述栅线电连接。
在一些实施例中，所述交替设置的多个第一绝缘层和多个栅线层由所述阵列区经所述过渡区延伸至所述台阶区，且在所述台阶区形成台阶结构。
在一些实施例中，所述虚拟栅线层和所述选择栅线层均由所述阵列区延伸至所述过渡区和所述台阶区的交界线处。
在一些实施例中，所述半导体结构还包括多个第一沟道结构和多个第二沟道结构。多个第一沟道结构，设置于所述阵列区，且贯穿所述第一层叠结构；所述第一沟道结构包括阻挡层、电荷储存层、隧道绝缘层和第一沟道层。多个第二沟道结构，设置于所述阵列区，且贯穿所述第二层叠结构；所述第二沟道结构包括栅介质层和第二沟道层；其中，每个所述第一沟道结构的远离所述衬底的一侧对应设置有一个所述第二沟道结构，且所述第一沟道结构的第一沟道层与对应的第二沟道结构的第二沟道层电连接。
在一些实施例中，所述第二沟道结构的径向尺寸小于对应的第一沟道结构的径向尺寸。
另一方面，提供一种半导体结构的制备方法，包括：在衬底上形成第一层叠结构；在所述第一层叠结构远离所述衬底的一侧形成第二层叠结构；所述第二叠层结构至少包括依次设置的虚拟栅线层、第二绝缘层、选择栅线层和第三绝缘层；形成第一导电柱和第二导电柱；所述第一导电柱穿过第三绝缘层，与所述选择栅线层电连接；所述第二导电柱穿过所述第三绝缘层、所述选择栅线层和所述第二绝缘层，与所述虚拟栅线层电连接。
在一些实施例中，在所述形成第一导电柱和第二导电柱之前，所述制备方法还包括：
刻蚀所述第三绝缘层、选择栅线层和第二绝缘层，形成暴露出所述虚拟栅线层的多个接触孔、多条第一狭缝和至少一条第二狭缝；所述多条第一狭缝将所述选择栅线层分割成多条选择栅线；相邻两个所述第一狭缝之间形成有至少一条第二狭缝，所述第二狭缝将所述选择栅线分割成多条子栅线。
形成第一电介质层；所述第一电介质层填充所述多个接触孔、所述多条第一狭缝和所述至少一条第二狭缝，填充在所述至少一条第二狭缝中的第一电介质层形成选择栅隔离图案，填充在所述多个接触孔中的第一介质层形成隔离层。
形成贯穿所述虚拟栅线层的第三狭缝；所述第三狭缝在所述衬底上的正投影与所述第一狭缝在所述衬底上的正投影重叠，所述第三狭缝将所述虚拟栅线层分割成多条虚拟栅线。
形成第二电介质层；所述第二电介质层填充所述第三狭缝，填充在所述第一狭缝中的第一电介质层和填充在所述第三狭缝中的第二电介质层形成第一栅线隔离图案。
在一些实施例中，所述形成第二电介质层，包括：
以第一沉积速率在第三狭缝的底部和侧壁上沉积第二电介质层。
在第三狭缝的底部沉积预设厚度的第二电介质层后，以第二沉积速率在第三狭缝中沉积第二电介质层，形成包括气隙的第一栅线隔离图案。
其中，所述第二沉积速率大于所述第一沉积速率；所述气隙至少位于相邻的两条虚拟栅线之间。
在一些实施例中，沿平行于所述衬底的第一方向，所述半导体结构包括依次排列的阵列区、过渡区和台阶区；所述在衬底上形成第一层叠结构，包括：
在衬底上形成交替堆叠的多个第一绝缘层和多个牺牲层。
刻蚀所述多个第一绝缘层和多个牺牲层，在所述台阶区形成台阶结构。
形成多个第四狭缝，所述第四狭缝沿所述第一方向延伸，且贯穿所述多个第一绝缘层和多个牺牲层。
利用所述多个第四狭缝，将所述多个牺牲层替换成多个栅线层。
在一些实施例中，所述选择栅线层的厚度大于所述栅线层的厚度。
在一些实施例中，所述选择栅线层的厚度为所述栅线层的厚度的2倍到8倍。
在一些实施例中，沿平行于所述衬底的第一方向，所述半导体结构包括依次排列的阵列区、过渡区和台阶区；所述在所述第一层叠结构远离所述衬底的一侧形成第二层叠结构的步骤中，所述虚拟栅线层和所述选择栅线层覆盖所述阵列区、所述过渡区和所述台阶区；在所述形成第一导电柱和第二导电柱之前，所述制备方法还包括：
去除所述选择栅线层中覆盖所述台阶区的部分。
去除所述虚拟栅线层中覆盖所述台阶区的部分。
在一些实施例中，在所述第一层叠结构远离所述衬底的一侧形成第二层叠结构之前，制备方法还包括：形成多个第一沟道结构；所述第一沟道结构贯穿所述第一层叠结构，所述第一沟道结构包括阻挡层、电荷储存层、隧穿层和第一沟道层。
在所述形成第一导电柱和第二导电柱之前，制备方法还包括：形成多个第二沟道结构；所述第二沟道结构贯穿所述第二层叠结构，所述第二层叠结构包括栅介质层和第二沟道层。
其中，每个所述第一沟道结构的远离所述衬底的一侧对应设置有一个所述第二沟道结构，且所述第一沟道结构的第一沟道层与对应的第二沟道结构的第二沟道层电连接。
在一些实施例中，所述选择栅线层和所述虚拟栅线层的材料均包括多晶硅或锗硅。
又一方面，提供一种三维存储器。所述三维存储器包括：如上的一些实施例所述的半导体结构和***电路，***电路与半导体结构电连接。
可以理解地，本公开的上述实施例提供的半导体结构的制备方法及三维存储器，其所能达到的有益效果可参考上文中半导体结构的有益效果，此处不再赘述。
附图说明
为了更清楚地说明本公开中的技术方案，下面将对本公开一些实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例的附图，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的附图。此外，以下描述中的附图可以视作示意图，并非对本公开实施例所涉及的产品的实际尺寸、方法的实际流程、信号的实际时序等的限制。
图1A为相关技术中半导体结构的剖面图；
图1B为相关技术中半导体结构的台阶结构的示意图；
图2A为根据一些实施例的一种半导体结构的俯视图；
图2B为图2A所示的半导体结构沿剖面线A-A’的剖面图；
图3为图2A所示的一种半导体结构沿剖面线N-N’的剖面图；
图4为图2A所示的另一种半导体结构沿剖面线N-N’的剖面图；
图5为图2A所示的一种半导体结构沿剖面线M-M’的剖面图；
图6为图2A所示的一种半导体结构沿剖面线B-B’的剖面图；
图7为图2A所示的另一种半导体结构沿剖面线B-B’的剖面图；
图8为根据一些实施例的一种半导体结构的制备方法流程图；
图9为根据一些实施例的制备第一层叠结构的步骤图；
图10为根据一些实施例的制备第二层叠结构的步骤图；
图11为根据一些实施例的另一种半导体结构的制备方法流程图；
图12～图15为与图11所示的制备方法流程图对应的步骤图；
图16为根据一些实施例的一种形成第二电介质的制备方法流程图；
图17为根据一些实施例的一种形成第一层叠结构的制备方法流程图；
图18～图22为与图17所示的制备方法流程图对应的步骤图；
图23为根据一些实施例的再一种半导体结构的制备方法流程图；
图24和图25为与图23所示的制备方法流程图对应的步骤图；
图26为根据一些实施例的又一种半导体结构的制备方法流程图；
图27和图28为与图26所示的制备方法流程图对应的步骤图；
图29为根据一些实施例的一种三维存储器的截面图。
具体实施方式
下面将结合附图，对本公开一些实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开所提供的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本公开保护的范围。
在本公开的描述中，需要理解的是，术语“中心”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。
除非上下文另有要求，否则，在整个说明书和权利要求书中，术语“包括”被解释为开放、包含的意思，即为“包含，但不限于”。在说明书的描述中，术语“一个实施例”、“一些实施例”、“示例性实施例”、“示例性地”或“一些示例”等旨在表明与该实施例或示例相关的特定特征、结构、材料或特性包括在本公开的至少一个实施例或示例中。上述术语的示意性表示不一定是指同一实施例或示例。此外，所述的特定特征、结构、材料或特点可以以任何适当方式包括在任何一个或多个实施例或示例中。
以下，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本公开实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。
在描述一些实施例时，可能使用了“耦接”和“连接”及其衍伸的表达。例如，描述一些实施例时可能使用了术语“连接”以表明两个或两个以上部件彼此间有直接物理接触或电接触。又如，描述一些实施例时可能使用了术语“耦接”以表明两个或两个以上部件有直接物理接触或电接触。然而，术语“耦接”也可能指两个或两个以上部件彼此间并无直接接触，但仍彼此协作或相互作用。这里所公开的实施例并不必然限制于本文内容。
“A和/或B”，包括以下三种组合：仅A，仅B，及A和B的组合。
本文中“适用于”或“被配置为”的使用意味着开放和包容性的语言，其不排除适用于或被配置为执行额外任务或步骤的设备。
另外，“基于”的使用意味着开放和包容性，因为“基于”一个或多个所述条件或值的过程、步骤、计算或其他动作在实践中可以基于额外条件或超出所述的值。
如本文所使用的那样，“约”、“大致”或“近似”包括所阐述的值以及处于特定值的可接受偏差范围内的平均值，其中所述可接受偏差范围如由本领域普通技术人员考虑到正在讨论的测量以及与特定量的测量相关的误差(即，测量***的局限性)所确定。
在本公开的内容中，“在……上”、“上方”、和“之上”的含义应当以最宽泛的方式解释，使得“在...上”不仅意味着“直接在某物上”，而且还包括其间具有中间特征或层的“在某物上”的含义，并且“上方”或“之上”不仅意味着在某物“上方”或“之上”，还包括其间没有中间特征或层的在某物“上方”或“之上”的含义(即，直接在某物上)。
本文参照作为理想化示例性附图的剖视图和/或平面图描述了示例性实施方式。在附图中，为了清楚，放大了层和区域的厚度。因此，可设想到由于例如制造技术和/或公差引起的相对于附图的形状的变动。因此，示例性实施方式不应解释为局限于本文示出的区域的形状，而是包括因例如制造而引起的形状偏差。例如，示为矩形的蚀刻区域通常将具有弯曲的特征。因此，附图中所示的区域本质上是示意性的，且它们的形状并非旨在示出设备的区域的实际形状，并且并非旨在限制示例性实施方式的范围。
如本文所使用的，术语“衬底”是指可以在其上添加后续的材料层的材料。衬底本身可以被图案化。被添加在衬底上的材料可以被图案化或者可以保持不被图案化。此外，衬底可以包括诸如硅、锗、砷化镓、磷化铟等的多种半导体材料。替代地，衬底可以由诸如玻璃、塑料或蓝宝石晶圆之类的非导电材料制成。
术语“三维存储器”是指，在衬底的主表面上阵列布置，且沿垂直于衬底的方向延伸的存储单元晶体管串(在本文中被称为“存储单元串”，例如NAND存储单元串)，所形成的半导体器件。如本文所使用的，术语“垂直/垂直地”意味着标称上垂直于衬底的主表面(即横向表面)。
如图1A所示，相关技术中，在半导体结构中设置有多层顶部选择栅线层01，且顶部选择栅线层01的材料为多晶硅，而中间选择栅线层02和底部选择栅线层03的材料均为金属。由于顶部选择栅线层01的材料为多晶硅，因此顶部选择栅线上的电阻较大。
同时，栅线隔槽04同时穿过顶部选择栅线层01、中间选择栅线层02和底部选择栅线层03。这样，在形成栅线隔槽04时，需同时刻蚀顶部选择栅线层01、牺牲层05和绝缘层06，刻蚀工艺复杂，且难度较大。
图1B为相关技术中半导体结构的部分台阶结构，其中，多层顶部选择栅线层01和多层牺牲层05呈台阶结构。因此，在形成台阶结构时，同样需要对顶部选择栅线层01、牺牲层05和绝缘层06进行刻蚀，刻蚀工艺同样较为复杂，且难度较大。
基于此，本公开提供了一种半导体结构100。请参见图2A和图2B，图2A为本公开一些实施例提供的半导体结构100的俯视图，图2B为图2A中半导体结构100的沿剖面线A-A’的截面图。
如图2A和图2B所示，半导体结构100包括衬底10、第一层叠结构20、第二层叠结构30、第一导电柱40和第二导电柱50。
第一层叠结构20设置于衬底10上，第一层叠结构20包括交替设置的多个第一绝缘层21和多个栅线层22。
第二层叠结构30设置于第一层叠结构20远离衬底10一侧，第二层叠结构30至少包括依次设置的虚拟栅线层31、第二绝缘层32、选择栅线层33和第三绝缘层34。沿平行于衬底10的第一方向X，半导体结构100包括依次排列的阵列区101、过渡区102和台阶区103，虚拟栅线层31和选择栅线层33的边缘延伸至过渡区102。
第一导电柱40和第二导电柱50设置于过渡区102，第一导电柱40穿过第三绝缘层34，与选择栅线层33电连接。第二导电柱50穿过第三绝缘层34、选择栅线层33和第二绝缘层32，与虚拟栅线层31电连接。
示例性的，第一导电柱40被配置为将选择栅线层33引出，从而便于向选择栅线层33提供电信号。第二导电柱50被配置为将虚拟栅线层31引出，从而便于向虚拟栅线层31提供电信号。
由于第二导电柱50穿过第三绝缘层34、选择栅线层33、和第二绝缘层32，与虚拟栅线层31电连接，从而无需在第二层叠结构30中设置台阶结构，只需要在第一层叠结构20中设置台阶结构，进而简化了半导体结构100的台阶的制作过程。
示例性的，可以通过虚拟栅线层31和选择栅线层33对存储单元串进行控制，虚拟栅线层31被配置为减少栅极感应漏极漏电的干扰。
示例性的，第一绝缘层21的材料可以包括氧化物，例如硅氧化物。
其中，栅线层22的材料可以包括金属例如钨，金属氮化物和/或金属硅化物等。在一些示例中，栅线层22可以具有包括金属氮化物例如钨氮化物和金属例如钨的多层结构。当然，本公开中栅线层22的材料并不仅限于此。
示例性的，沿垂直于衬底10的第三方向Z上，栅线层22的厚度可以为20nm～30nm。例如，栅线层22的厚度可以为20nm、22nm、25nm、28nm、30nm等。
需要说明的是，本公开中对栅线层22的数量并不做限制。示例性的，第一层叠结构20可以包括16个栅线层22、或24个栅线层22、或32个栅线层22、或48个栅线层22、或大于48个栅线层22等。
示例性的，第二绝缘层32和第三绝缘层34的材料可以包括氧化物，例如硅氧化物。
在一些实施例中，如图2B所示，选择栅线层33的厚度可以大于栅线层22的厚度。通过这样设置，选择栅线层33截面面积更大，从而有利于减小选择栅线层33上的电阻，降低功耗。
示例性的，选择栅线层33的厚度可以为50nm～200nm。例如，选择栅线层33的厚度可以为50nm、100nm、150nm、200nm等。
示例性的，选择栅线层33的厚度可以为栅线层22的2倍到8倍。这样设置，选择栅线层33的厚度较大，选择栅线层33上的电阻较小。同时，选择栅线层33的制作成本较低，有利于降低半导体结构100的制作成本。
示例性的，虚拟栅线层31和选择栅线层33的材料可以包括多晶硅或锗硅。
此时，贯穿第二层叠结构30中的沟道结构中可以只设置栅介质层和沟道层，无需设置电荷存储层和隧穿层，从而构造简单的金属氧化物半导体(Metal-Oxide-Semiconductor，简称MOS)管，降低第二层叠结构30中的沟道结构的制作成本。当然，本公开中虚拟栅线层31和选择栅线层33材料并不仅限于此，还可以是其他可以使贯穿第二层叠结构30中的沟道结构简化的材料。
示例性的，第一导电柱40和第二导电柱50的材料可以包括金属(例如钨、铜、铝等)、金属硅化物、金属氮化物和/或掺杂的多晶硅等。
在一些示例中，第一导电柱40的材料可以和第二导电柱50的材料相同。在另一些示例中，第一导电柱40的材料可以和第二导电柱50的材料不同。
需要说明的是，本公开中对第一导电柱40和第二导电柱50的形状不做限制。示例性的，第一导电柱40和第二导电柱50可以均为圆柱。
由上可知，在本公开一些实施例所提供的半导体结构100中，虚拟栅线层31和选择栅线层33的边缘延伸至过渡区102，在过渡区102中设置第一导电柱40和第二导电柱50，第二导电柱50能够穿过第三绝缘层34、选择栅线层33和第二绝缘层32，与虚拟栅线层31电连接。这样，在半导体结构100的制备过程中，无需在第二层叠结构30中形成台阶结构，从而简化了半导体结构100中的台阶结构的形成工艺。
如图2A、图3和图4所示，半导体结构100还包括多个沿第一方向X延伸的第一栅线隔离图案60，和至少一个沿第一方向X延伸的选择栅隔离图案70。
第一栅线隔离图案60贯穿第二层叠结构30，以将虚拟栅线层31分割成多条虚拟栅线311，将选择栅线层33分割成多条选择栅线331。
相邻两个第一栅线隔离图案60之间设置有至少一个选择栅隔离图案70，选择栅隔离图案70贯穿选择栅线层33，以将选择栅线331分割成多条子栅线332，选择栅隔离图案70位于虚拟栅线311远离衬底10的一侧。
“相邻两个第一栅线隔离图案60之间设置有至少一个选择栅隔离图案70”，例如可以是，相邻两个第一栅线隔离图案60之间仅设置有一个选择栅隔离图案70。又例如可以是，相邻两个第一栅线隔离图案60之间设置有多个选择栅隔离图案70。图2A以相邻两个第一栅线隔离图案60之间设置有三个选择栅隔离图案70为例进行说明。
需要说明的是，第一栅线隔离图案60的材料可以包括绝缘材料，例如硅氧化物等。本公开中第一栅线隔离图案60的材料并不仅限于此。
选择栅隔离图案70的材料也可以包括绝缘材料，例如硅氧化物等。本公开中选择栅隔离图案70的材料并不仅限于此。
在一些示例中，第一栅线隔离图案60的材料可以和选择栅隔离图案70的材料相同。在另一些示例中，第一栅线隔离图案60的材料可以和选择栅隔离图案70的材料不同。
由上可知，第二层叠结构30位于第一层叠结构20远离衬底10的一侧，第二层叠结构30能够在第一层叠结构20形成后制备。因此，第二层叠结构30中，第一栅线隔离图案60所在的狭缝可以仅穿过第二层叠结构30。即，在形成第一栅线隔离图案60所在的狭缝时，仅刻蚀第二层叠结构30中的多晶硅层和绝缘层即可，从而降低了第一栅线隔离图案60的刻蚀难度，简化了第一栅线隔离图案60的制作工艺，进而简化了半导体结构100的制备过程。
本公开一些实施例，通过在相邻两个第一栅线隔离图案60之间设置有至少一个选择栅隔离图案70，将选择栅线331分割成多条子栅线332，使得在控制与选择栅线331对应的多个存储单元时，控制精度能够更高。
在一实施例中，如图2A所示，选择栅隔离图案70可以包括位于阵列区101的第一延伸部71，和与第一延伸部71相连且位于过渡区102的第二延伸部72。第一延伸部71呈蛇型沿第一方向X延伸，第二延伸部72呈直线型沿第一方向X延伸。
这样，当半导体结构100中还包括位于阵列区101，且贯穿第二层叠结构的多个第二沟道结构92时，第一延伸部71可以布置在相邻的两个第二沟道结构92中间，从而避免在第二方向Y上占用第二层叠结构30的额外面积，有利于提高第二层叠结构30的利用率，实现半导体结构100的小型化。
在一些实施例中，如图3和图4所示，第一栅线隔离图案60中包括气隙61，气隙61至少位于相邻两条虚拟栅线311之间。
其中，如图3所示，“气隙61至少位于相邻两条虚拟栅线311之间”，例如可以是气隙61仅位于相邻两条虚拟栅线311之间。或者，如图4所示，“气隙61至少位于相邻两条虚拟栅线311之间”，例如可以是气隙61位于相邻两条虚拟栅线311之间，且气隙61同时位于相邻两条选择栅线331之间。
这样，相邻两条虚拟栅线311之间设置有气隙61，使得相邻两条虚拟栅线311之间的第一栅线隔离图案60的介电常数减小，绝缘性能增强，相邻两条虚拟栅线311之间的耦合降低，从而有利于避免相邻两条虚拟栅线311上传输的信号之间的相互串扰。
同理，当位于第一栅线隔离图案60中的气隙61，还位于相邻两条选择栅线331之间时，相邻两条选择栅线331之间的第一栅线隔离图案60的介电常数减小，绝缘性能增强，相邻两条选择栅线331之间的耦合降低，有利于避免相邻两条选择栅线331之间的串扰。
在一些实施例中，如图3所示，相邻两个第一栅线隔离图案60之间，每条子栅线332与至少一个第一导电柱40电连接。这样，漏端选择选择信号线能够通过至少一个第一导电柱40与子栅线332电连接，实现对该子栅线332连接的多个存储单元的控制。
如图3和图4所示，“每条子栅线332与至少一个第一导电柱40电连接”，例如可以是，每个子栅线332与一个第一导电柱40电连接。
或者，“每条子栅线332与至少一个第一导电柱40电连接”，例如还可以是，每个子栅线332与多个第一导电柱40电连接。
如图2A所示，在一些示例中，相邻两个第一栅线隔离图案60之间，多个第一导电柱40沿第二方向Y排列。第二方向Y平行于衬底，且垂直于第一方向X。这样，有利于减小第二方向上，多个第一导电柱40的布置区域的尺寸，提高选择栅线层33上方绝缘层的有效利用率。
在一些实施例中，如图5所示，相邻两个第一栅线隔离图案60之间，至少一条子栅线332对应至少一个第二导电柱50，至少一个第二导电柱50穿过对应的子栅线332，与位于所述对应的子栅线332靠近衬底10一侧的虚拟栅线311电连接。
需要说明的是，“相邻两个第一栅线隔离图案60之间，至少一条子栅线332对应至少一个第二导电柱50”，例如可以是，相邻两个第一栅线隔离图案60之间，仅一条子栅线332对应有一个或多个第二导电柱50。
或者，如图5所示，“相邻两个第一栅线隔离图案60之间，至少一条子栅线332对应至少一个第二导电柱50”，例如还可以是，相邻两个第一栅线隔离图案60之间，多条子栅线332中每个子栅线332均对应有一个或多个第二导电柱50。
通过这样设置，第二导电柱50可以穿过子栅线332与虚拟栅线311电连接，使得在制备半导体结构100时，仅在第一层叠结构20中形成台阶结构即可，无需在第二层叠结构30中形成台阶结构，从而简化了半导体结构100中台阶的形成工艺。
在一些示例中，如图5所示，相邻两个第一栅线隔离图案60之间，每条子栅线332对应至少一个第二导电柱50，所述至少一个第二导电柱50穿过对应的子栅线332，与位于子栅线332靠近衬底10一侧的虚拟栅线311电连接。
这样，多个第二导电柱50可以分别穿过多个子栅线332与同一条虚拟栅线311电连接，以向虚拟栅线311提供驱动电信号，提高虚拟栅线311的驱动速度。
在一些示例中，如图2A所示，相邻两个第一栅线隔离图案60之间，多个第二导电柱50沿第二方向Y排列。这样，有利于减小第二方向上，多个第二导电柱500的布置区域的尺寸，提高选择栅线层33上方绝缘层的有效利用率。
在一些实施例中，如图5所示，第一栅线隔离图案60包括位于相邻两条选择栅线331之间的第一部分62，和相邻两条虚拟栅线311之间的第二部分63。沿第二方向Y，第二部分63的尺寸小于第一部分62的尺寸。
这样，在形成第一栅线隔离图案60的过程中，沿第二方向Y，第一狭缝35的尺寸较大，沉积第一介质层37时第一狭缝35中第一介质层37的厚度较薄，从而容易刻蚀得到第三狭缝38，降低工艺难度。
在一些实施例中，如图2B和图5所示，选择栅线层33中设置有位于过渡区102的接触孔333，第二导电柱50穿过接触孔333与虚拟栅线层31电连接。接触孔333的内壁上覆盖有隔离层3331，隔离层3331围绕第二导电柱50位于接触孔333内的部分。
需要说明的是，本公开中对接触孔333的形状和大小均不进行限制。在一些示例中，如图2A所示，接触孔333在衬底10上的正投影可以大致呈圆形。在另一些示例中，接触孔333在衬底10上的正投影可以为大致呈矩形。
其中，“大致”指的是包括所阐述的形状和整体上与所阐述的形状相类似的形状。例如，对于“大致呈圆形”而言，可以是圆形，也可以是整体上与圆形相类似的形状，该形状的至少部分边界允许与圆形的至少部分边界不同，也即该形状的至少部分边界允许是非曲线形的，例如该形状的至少部分边界可以为锯齿形等。
其中，隔离层3331的材料可以包括绝缘材料，例如硅氧化物。本公开中并不仅限于此。
这样，可以避免第二导电柱50与接触孔333的内壁接触，进而避免第二导电柱50与选择栅线层33电连接，保证虚拟栅线311和选择栅线331的准确控制，避免信号相互干扰。
在一些实施例中，如图2A和图2B所示，第二导电柱50位于第一导电柱40远离阵列区101的一侧。
在另一些实施例中，第二导电柱50还可以位于第一导电柱40靠阵列区101的一侧。
这样设置，有利于避免第一导电柱40和第二导电柱50接触，影响半导体结构中选择栅线331(或者子栅线)和虚拟栅线311的正常控制。
在一些实施例中，如图2A和图5所示，半导体结构100还包括多个沿第一方向X延伸的第二栅线隔离图案80，第二栅线隔离图案80贯穿第一层叠结构20，以将栅线层22分割成多条栅线221。第二栅线隔离图案80在衬底10上的正投影与第一栅线隔离图案60在衬底10上的正投影重叠，且第一栅线隔离图案60与第二栅极隔离图案80连通。
其中，“第二栅线隔离图案80在衬底10上的正投影与第一栅线隔离图案60在衬底10上的正投影重叠”，例如可以是，第二栅线隔离图案80在衬底10上的正投影的边界与第一栅线隔离图案60在衬底10上的正投影的边界完全重叠。
或者，“第二栅线隔离图案80在衬底10上的正投影与第一栅线隔离图案60在衬底10上的正投影重叠”，例如还可以是，第二栅线隔离图案80在衬底10上的正投影位于第一栅线隔离图案60在衬底10上的正投影的内部。
又或者，如图2A所示，“第二栅线隔离图案80在衬底10上的正投影与第一栅线隔离图案60在衬底10上的正投影重叠”，例如还可以是，第一栅线隔离图案60在衬底10上的正投影位于第二栅线隔离图案80在衬底10上的正投影的内部。
需要说明的是，第二栅线隔离图案80的材料可以包括绝缘材料，例如氧化物。示例性的，第二栅线隔离图案80的材料可以包括硅氧化物。
这样，第一栅线隔离图案60和第二栅线隔离图案80相互连通，将半导体结构100划分成多个存储单元块，从而可以提高半导体结构100中的存储密度。
在一些实施例中，如图6所示，半导体结构100还包括第三导电柱90。第三导电柱90设置于台阶区103。第三导电柱90穿过第一绝缘层21与栅线221电连接。
其中，第三导电柱90的材料可以包括金属(例如钨、铜、铝等)、金属硅化物、金属氮化物和/或掺杂的多晶硅等。本公开中第三导电柱90的材料并不仅限于此。
通过在台阶区103中设置多个第三导电柱90，可以将多条栅线221与选择线相连，从而实现存储单元的数据写入和擦除。
在一些实施例中，如图6所示，交替设置的多个第一绝缘层21和多个栅线层22由阵列区101经过渡区102延伸至台阶区103，且在台阶区103形成台阶结构。通过台阶结构能够方便第三导电柱90与位于不同高度的栅线221电连接，简化半导体结构100中的布线。
在一些实施例中，如图7所示，半导体结构100还包括多个第一沟道结构91和多个第二沟道结构92。
多个第一沟道结构91，设置于阵列区101，且贯穿第一层叠结构20。第一沟道结构91包括阻挡层911、电荷储存层912、隧穿层913和第一沟道层914。
多个第二沟道结构92，设置于阵列区101，且贯穿第二层叠结构30。第二沟道结构92包括栅介质层921和第二沟道层922。
其中，每个第一沟道结构91的远离衬底10的一侧对应设置有一个第二沟道结构92，且第一沟道结构91的第一沟道层914与对应的第二沟道结构92的第二沟道层922电连接。
需要说明的是，阻挡层911用以阻挡电荷传递到栅线层22中。电荷储存层912覆盖阻挡层911，用于存储电荷。隧穿层913覆盖电荷储存层912。在这种情况下，在写入操作中，当字线(即，除最接近衬底10的栅线层22中的栅线)的电压高于隧穿电压时，第一沟道层914的电子，经由隧穿层913到达电荷储存层912，从而将数据转变成电荷存储于电荷储存层912中。
其中，阻挡层911可以包括一层，例如，阻挡层911包括SiO2层。阻挡层911也可以包括多层，例如，阻挡层911包括SiO2和Al2O3叠层。电荷储存层912可以包括一层，例如，电荷储存层912包括SiN层。电荷储存层912也可以包括多层，例如，电荷储存层912包括SiN、SiON、SiN叠层。隧穿层913可以包括多层，例如，隧穿层913包括SiO、SiON、SiO叠层。
栅介质层921的材料可以包括氧化硅，本公开不限于此。第二沟道层922的材料包括半导体材料。示例性地，第二沟道层922的材料包括多晶硅和/或单晶硅。
其中，本公开中对第一沟道结构91和第二沟道结构92的数目、排列方式不进行限制。示例性的，第一沟道结构91和第二沟道结构92可以如图2A所示，排列在阵列区101中。
本公开一些实施例，虚拟栅线层31和选择栅线层33的材料包括多晶硅或锗硅，因而第二沟道结构92中只需要设置有与第一沟道结构91中的第一沟道层914电连接的第二沟道层922，以及间隔在第二沟道层922与选择栅线层33之间和间隔在第二沟道层922与虚拟栅线层31之间的栅介质层921，无需设置电荷存储层和隧穿层，从而可以构造简单的MOS管，降低第二沟道结构92的制造成本。
在一些实施例中，参阅图2A，第二沟道结构92的径向尺寸小于对应的第一沟道结构91的径向尺寸。
通过这样设置，使得相邻两个第二沟道结构92之间的间距，大于位于该相邻两个第二沟道结构92的靠近衬底10一侧，且分别与该相邻两个第二沟道结构92对应的两个第一沟道结构91之间的间距，从而有利于在相邻两个第二沟道结构92之间设置第一栅线隔离图案60和/或选择栅隔离图案70。
如图8所示，本公开还提供了一种半导体结构100的制备方法。该制备方法包括：
S1、如图9所示，在衬底10上形成第一层叠结构20。
S2、如图10所示，在第一层叠结构20远离衬底10的一侧形成第二层叠结构30。第二叠层结构30至少包括依次设置的虚拟栅线层31、第二绝缘层32、选择栅线层33和第三绝缘层34。
其中，虚拟栅线层31和选择栅线层33的材料可以为多晶硅或者锗硅。
S3、如图2B所示，形成第一导电柱40和第二导电柱50。第一导电柱40穿过第三绝缘层34，与选择栅线层33电连接。第二导电柱50穿过第三绝缘层34、选择栅线层33和第二绝缘层32，与虚拟栅线层31电连接。
示例性的，第一导电柱40和第二导电柱50的材料可以包括金属(例如钨、铜、铝等)、金属硅化物、金属氮化物和/或掺杂的多晶硅等。
需要说明的是，第一导电柱40的材料可以和第二导电柱50的材料相同。或者，第一导电柱40的材料可以和第二导电柱50的材料不同。
本公开中对第一导电柱40和第二导电柱50的形状不做限制。示例性的，第一导电柱40和第二导电柱50可以均为圆柱。
本公开一些实施例中，第二导电柱50可以穿过第三绝缘层34、选择栅线层33和第二绝缘层32，与虚拟栅线层31电连接。这样，在半导体结构100的制备过程中，无需在第二层叠结构30中形成台阶结构，从而简化了半导体结构100的台阶结构的形成工艺。
在一些实施例中，如图11所示，在步骤S3、形成第一导电柱40和第二导电柱50之前，制备方法还包括：
S31、如图12所示，刻蚀第三绝缘层34、选择栅线层33和第二绝缘层32，形成暴露出虚拟栅线层31的多个接触孔333、多条第一狭缝35和至少一条第二狭缝36。多条第一狭缝35将选择栅线层33分割成多条选择栅线331。相邻两个第一狭缝35之间形成有至少一条第二狭缝36，第二狭缝36将选择栅线331分割成多条子栅线332。
S32、如图13所示，形成第一电介质层37。第一电介质层37填充多个接触孔333、多条第一狭缝35和至少一条第二狭缝36，填充在所述至少一条第二狭缝36中的第一电介质层37形成选择栅隔离图案70，填充在多个接触孔中的第一介质层37形成隔离层3331。
S33、如图14所示，形成贯穿虚拟栅线层31的第三狭缝38。第三狭缝38在衬底10上的正投影与第一狭缝35在衬底10上的正投影重叠，第三狭缝38将虚拟栅线层31分割成多条虚拟栅线311。
S34、如图15所示，形成第二电介质层39。第二电介质层39填充第三狭缝38，填充在第一狭缝35中的第一电介质层37和填充在第三狭缝38中的第二电介质层39形成第一栅线隔离图案60。
其中，第一电介质层37的材料可以为绝缘材料，例如氧化物。示例性的，第一电介质层37的材料可以是氧化硅。
需要说明的是，“第三狭缝38在衬底10上的正投影与第一狭缝35在衬底10上的正投影重叠”可以是第三狭缝38在衬底10上的正投影的边界与第一狭缝35在衬底10上的正投影的边界完全重叠。
或者，“第三狭缝38在衬底10上的正投影与第一狭缝35在衬底10上的正投影重叠”可以是第三狭缝38在衬底10上的正投影位于第一狭缝35在衬底10上的正投影的内部。
又或者，“第三狭缝38在衬底10上的正投影与第一狭缝35在衬底10上的正投影重叠”可以是第一狭缝35在衬底10上的正投影位于第三狭缝38在衬底10上的正投影的内部。
其中，第二电介质层39的材料可以为绝缘材料，例如氧化物。示例性的，第二电介质层39的材料可以是氧化硅。
本公开一些实施例，通过同时形成暴露出虚拟栅线层31的多个接触孔333、多条第一狭缝35和至少一条第二狭缝36，可以减少掩膜板的使用数量，降低成本。
接触孔333可以方便在后续步骤中形成穿过选择栅线层的第二导电柱50，使得第二层叠结构30无需设置台阶结构，简化了半导体结构中台阶结构的形成工艺。
此时，用于形成第一栅线隔离图案60的第一狭缝35可以与用于形成选择栅隔离图案70的第二狭缝36同时形成，而无需与用于形成第二栅线隔离图案80所在的第四狭缝81同时形成，即可以使第二栅线隔离图案80在第二层叠结构30制作之前形成，第一栅线隔离图案60在第二层叠结构30制作之后形成。
这样，刻蚀第二栅线隔离图案80所在的第四狭缝81时，仅需刻蚀牺牲层和第一绝缘层即可。同样的，刻蚀第一栅线隔离图案60所在的第一狭缝35和第三狭缝38时，仅需刻蚀绝缘层和多晶硅层即可。第一栅线隔离图案60和第二栅线隔离图案80的制备过程均较为简单，半导体结构100中栅线隔槽的刻蚀难度较小。
在一些实施例中，如图16所示，步骤S34、形成第二电介质层39，包括：
S341、以第一沉积速率在第三狭缝38的底部和侧壁上沉积第二电介质层39；
S342、在第三狭缝38的底部沉积预设厚度的第二电介质39后，以第二沉积速率在第三狭缝38中沉积第二电介质层39，形成包括气隙61的第一栅线隔离图案60。
其中，第二沉积速率大于第一沉积速率。气隙61至少位于相邻的两条虚拟栅线31之间。
为了在第三狭缝38的上部部分中形成类似于气隙61的气隙，可以以相对慢的沉积速率在第三狭缝38的侧壁和底部上生长氧化物材料。在沉积期间，如果在下部部分中形成气隙，则可以执行干法刻蚀工艺以去除一些氧化物材料，以允许连续沉积氧化物材料，直到第三狭缝38的下部部分被氧化物材料填充。此后，可以增加沉积速率以密封第三狭缝38并形成与气隙61类似的气隙。
为了在第三狭缝38的下部部分中形成类似于气隙61的气隙，沉积速率可以首先相对慢。在第三狭缝38的底部处的氧化物材料的厚度达到一定值之后，可以增加沉积速率。如果在形成气隙之后气隙的顶部太高，则可以执行干法刻蚀工艺以去除沉积在气隙上方的一些氧化物材料。然后沉积工艺可以以相对高的速率继续，直到再次形成气隙。如果气隙的顶部在Z方向仍然太高，则可以重复刻蚀沉积工艺，直到类似于气隙61的气隙形成。
示例性的，预设厚度可以为第三狭缝38靠近衬底10的底部与虚拟栅线层31靠近衬底10的底面之间的高度差相同，或者，预设厚度可以大于第三狭缝靠近衬底10的底部与虚拟栅线层31靠近衬底10的底面之间的高度差。
在一些实施例中，如图2B所示，沿平行于衬底10的第一方向X，半导体结构100包括依次排列的阵列区101、过渡区102和台阶区103。
基于此，示例性的，如图17所示，S1、在衬底10上形成第一层叠结构20，包括：
S11、如图18所示，在衬底10上形成交替堆叠的多个第一绝缘层21和多个牺牲层23。
S12、如图19所示，刻蚀多个第一绝缘层21和多个牺牲层05，在台阶区103形成台阶结构；
S13、如图20所示，形成多个第四狭缝81，第四狭缝81沿第一方向X延伸，且贯穿多个第一绝缘层21和多个牺牲层23。
S14、如图21和图22所示，利用多个第四狭缝81，将多个牺牲层23替换成栅线层22。
示例性的，由上述步骤形成的第一层叠结构20中，依次远离衬底10的多层栅线层22在第一方向X上的尺寸可以依次减小。
本公开一些实施例中，在第二层叠结构30形成前，第一层叠结构20中对应台阶区103的部分已经形成了台阶结构，因此，避免了同时在第一层叠结构和第二层叠结构中形成台阶结构，简化了半导体结构100的制备工艺。
其中，第一绝缘层21的材料可以包括氧化物，例如硅氧化物。栅线层22的材料可以包括金属例如钨，金属氮化物和/或金属硅化物等。或者，栅线层22还可以具有包括金属氮化物例如钨氮化物和金属例如钨的多层结构。
本公开中对第一层叠结构20中的第一绝缘层21和栅线层22的数量不进行限制。示例性的，第一层叠结构20可以包括16个栅线层22、或24个栅线层22、或32个栅线层22、或48个栅线层22，或大于48个栅线层等。
在一些实施例中，如图2B所示，选择栅线层33的厚度可以大于栅线层22的厚度。通过这样设置，选择栅线层33截面面积更大，从而有利于减小选择栅线层33上的电阻，降低功耗。
示例性的，选择栅线层33的厚度可以为50nm～200nm。例如，选择栅线层33的厚度可以为50nm、100nm、150nm、200nm等。
示例性的，选择栅线层33的厚度可以为栅线层22的2倍到8倍。这样设置，选择栅线层33的厚度较大，选择栅线层33上的电阻较小。同时，选择栅线层33的制作成本较低，有利于降低半导体结构100的制作成本。
在一些实施例中，如图2B所示，沿平行于衬底10的第一方向X，半导体结构100包括依次排列的阵列区101、过渡区102和台阶区103。
如图10所示，在第一层叠结构20远离衬底10的一侧形成第二层叠结构30的步骤中，虚拟栅线层31和选择栅线层33覆盖阵列区101、过渡区102和台阶区103。
如图23所示，步骤在S3、形成第一导电柱40和第二导电柱50之前，制备方法还包括：
S35、如图24所示，去除选择栅线层33中覆盖台阶区103的部分。
S36、如图25所示，去除虚拟栅线层31中覆盖台阶区103的部分。
示例性的，步骤S35，去除选择栅线层33中覆盖台阶区103的部分，可以与步骤S31、刻蚀第三绝缘层34、选择栅线层33和第二绝缘层32，形成暴露出虚拟栅线层31的多个接触孔333、多条第一狭缝35和至少一条第二狭缝36同时进行。这样，仅利用一个掩膜板即可在选择栅线层33中得到接触孔333、第一狭缝35、第二狭缝36，同时去除选择栅线层33中覆盖台阶区103的部分，节省了掩膜板的使用数量，降低了工艺成本。
示例性的，步骤S36、去除虚拟栅线层31中覆盖台阶区103的部分，可以与步骤S33、形成贯穿虚拟栅线层31的第三狭缝38同时进行，这样利用同一掩膜板即可在虚拟栅线层31中得到第三狭缝38，去除虚拟栅线层31中覆盖台阶区103的部分，从而节省了掩膜板的使用数量，降低了工艺成本。
通过这样设置，还可以避免位于台阶区103中的虚拟栅线层31和选择栅线层33与第三导电柱90电接触，从而提高保证虚拟栅线311、选择栅线331(或者子栅线332)以及栅线221上的信号稳定性，提高半导体结构100的使用稳定性。
在一些实施例中，如图26所示，在步骤S2、第一层叠结构20远离衬底10的一侧形成第二层叠结构30之前，制备方法还包括：
S20、如图27所示，形成多个第一沟道结构91。第一沟道结构91贯穿第一层叠结构20，第一层叠结构20包括阻挡层911、电荷储存层912、隧穿层913和第一沟道层914。
其中，阻挡层911可以包括一层，例如，阻挡层911包括SiO2层。阻挡层911也可以包括多层，例如，阻挡层911包括SiO2和Al2O3叠层。电荷储存层912可以包括一层，例如，电荷储存层912包括SiN层。电荷储存层912也可以包括多层，例如，电荷储存层912包括SiN、SiON、SiN叠层。隧穿层913可以包括多层，例如，隧穿层913包括SiO、SiON、SiO叠层。
示例性地，第一沟道层914的材料包括多晶硅和/或单晶硅。
在一些实施例中，如图26所示，在步骤S3、形成第一导电柱和第二导电柱之前，制备方法还包括：
S30、如图28所示，形成多个第二沟道结构92。第二沟道结构92贯穿第二层叠结构30，第二层叠结构30包括栅介质层921和第二沟道层922。
其中，每个第一沟道结构91的远离衬底10的一侧对应设置有一个第二沟道结构92，且第一沟道结构91的第一沟道层914与对应的第二沟道结构92的第二沟道层922电连接。
其中，栅介质层921的材料可以包括氧化硅，本公开不限于此。第二沟道层922的材料包括半导体材料。示例性地，第二沟道层922的材料包括多晶硅和/或单晶硅。
请参见图29，本公开的一些实施例还提供一种三维存储器200。三维存储器包括上述任一实施例所述的半导体结构100和***电路300。半导体结构100与***电路300电连接，以实现***电路300对半导体结构100的功能支持，例如，读取、写入和擦除存储单元的数据。
参见图29，在一些实施例中，三维存储器200还包括半导体结构100靠近***电路300一侧的阵列互联层400，半导体结构100与阵列互联层400电连接。***电路300包括诸如页缓冲器等一系列电路310，及设置于该一系列电路310靠近阵列互联层400一侧的***互联层320，该一系列电路310与***互联层320电连接。半导体结构100与***电路300通过阵列互联层400和***互联层320电连接，从而使半导体结构100与该一系列电路310实现电连接。
本公开的上述实施例提供的三维存储器200，其所能达到的有益效果可参考上文中半导体结构100的有益效果，此处不再赘述。
以上所述仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (29)

1.一种半导体结构，其特征在于，包括：
衬底；
设置于所述衬底上的第一层叠结构，所述第一层叠结构包括交替设置的多个第一绝缘层和多个栅线层；
设置于所述第一层叠结构远离所述衬底一侧的第二层叠结构，所述第二层叠结构至少包括依次设置的虚拟栅线层、第二绝缘层、选择栅线层和第三绝缘层；沿平行于所述衬底的第一方向，所述半导体结构包括依次排列的阵列区、过渡区和台阶区，所述虚拟栅线层和所述选择栅线层的边缘延伸至所述过渡区；
设置于所述过渡区的第一导电柱和第二导电柱，所述第一导电柱穿过所述第三绝缘层，与所述选择栅线层电连接；所述第二导电柱穿过所述第三绝缘层、所述选择栅线层和所述第二绝缘层，与所述虚拟栅线层电连接。
2.根据权利要求1所述的半导体结构，其特征在于，还包括：
多个沿所述第一方向延伸的第一栅线隔离图案，所述第一栅线隔离图案贯穿所述第二层叠结构，以将所述虚拟栅线层分割成多条虚拟栅线，将所述选择栅线层分割成多条选择栅线；
至少一个沿所述第一方向延伸的选择栅隔离图案，相邻两个所述第一栅线隔离图案之间设置有至少一个所述选择栅隔离图案，所述选择栅隔离图案贯穿所述选择栅线层，以将所述选择栅线分割成多条子栅线，所述选择栅隔离图案位于所述虚拟栅线远离所述衬底的一侧。
3.根据权利要求2所述的半导体结构，其特征在于，所述第一栅线隔离图案包括位于相邻两条选择栅线之间的第一部分，和相邻两条虚拟栅线之间的第二部分；沿第二方向，所述第二部分的尺寸小于所述第一部分的尺寸；所述第二方向平行于所述衬底，且垂直于所述第一方向。
4.根据权利要求2所述的半导体结构，其特征在于，相邻两个所述第一栅线隔离图案之间，每条子栅线与至少一个第一导电柱电连接。
5.根据权利要求4所述的半导体结构，其特征在于，相邻两个所述第一栅线隔离图案之间，多个第一导电柱沿第二方向排列；所述第二方向平行于所述衬底，且垂直于所述第一方向。
6.根据权利要求2所述的半导体结构，其特征在于，相邻两个所述第一栅线隔离图案之间，至少一条子栅线对应至少一个第二导电柱，所述至少一个第二导电柱穿过对应的子栅线，与位于所述对应的子栅线靠近所述衬底一侧的虚拟栅线电连接。
7.根据权利要求6所述的半导体结构，其特征在于，相邻两个所述第一栅线隔离图案之间，每条子栅线对应至少一个第二导电柱，所述至少一个第二导电柱穿过对应的子栅线，与所述子栅线靠近所述衬底一侧的虚拟栅线电连接。
8.根据权利要求2所述的半导体结构，其特征在于，所述第一栅线隔离图案中包括气隙，所述气隙至少位于相邻两条虚拟栅线之间。
9.根据权利要求1～8中任一项所述的半导体结构，其特征在于，所述选择栅线层中设置有位于所述过渡区的接触孔，所述第二导电柱穿过所述接触孔与所述虚拟栅线层电连接；所述接触孔的内壁上设置有隔离层，所述隔离层围绕所述第二导电柱位于所述接触孔内的部分。
10.根据权利要求1～8中任一项所述的半导体结构，其特征在于，所述第二导电柱位于所述第一导电柱远离所述阵列区的一侧。
11.根据权利要求1～8中任一项所述的半导体结构，其特征在于，所述选择栅线层和所述虚拟栅线层的材料均包括多晶硅或锗硅。
12.根据权利要求11所述的半导体结构，其特征在于，所述选择栅线层的厚度大于所述栅线层的厚度。
13.根据权利要求12所述的半导体结构，其特征在于，所述选择栅线层的厚度为所述栅线层的厚度的2倍到8倍。
14.根据权利要求1～8中任一项所述的半导体结构，其特征在于，还包括：
多个沿所述第一方向延伸的第二栅线隔离图案，所述第二栅线隔离图案贯穿所述第一层叠结构，以将所述栅线层分割成多条栅线；所述第二栅线隔离图案在所述衬底上的正投影与所述第一栅线隔离图案在所述衬底上的正投影重叠，且所述第一栅线隔离图案与所述第二栅极隔离图案连通。
15.根据权利要求14所述的半导体结构，其特征在于，还包括：
第三导电柱，设置于所述台阶区；所述第三导电柱穿过所述第一绝缘层与所述栅线电连接。
16.根据权利要求1～8中任一项所述的半导体结构，其特征在于，所述交替设置的多个第一绝缘层和多个栅线层由所述阵列区经所述过渡区延伸至所述台阶区，且在所述台阶区形成台阶结构。
17.根据权利要求1～8中任一项所述的半导体结构，其特征在于，所述虚拟栅线层和所述选择栅线层均由所述阵列区延伸至所述过渡区和所述台阶区的交界线处。
18.根据权利要求1～8中任一项所述的半导体结构，其特征在于，还包括：
多个第一沟道结构，设置于所述阵列区，且贯穿所述第一层叠结构；所述第一沟道结构包括阻挡层、电荷储存层、隧穿层和第一沟道层；
多个第二沟道结构，设置于所述阵列区，且贯穿所述第二层叠结构；所述第二沟道结构包括栅介质层和第二沟道层；
其中，每个所述第一沟道结构的远离所述衬底的一侧对应设置有一个所述第二沟道结构，且所述第一沟道结构的第一沟道层与对应的第二沟道结构的第二沟道层电连接。
19.根据权利要求18所述的半导体结构，其特征在于，所述第二沟道结构的径向尺寸小于对应的第一沟道结构的径向尺寸。
20.一种半导体结构的制备方法，其特征在于，包括：
在衬底上形成第一层叠结构；
在所述第一层叠结构远离所述衬底的一侧形成第二层叠结构；所述第二叠层结构至少包括依次设置的虚拟栅线层、第二绝缘层、选择栅线层和第三绝缘层；
形成第一导电柱和第二导电柱；所述第一导电柱穿过第三绝缘层，与所述选择栅线层电连接；所述第二导电柱穿过所述第三绝缘层、所述选择栅线层和所述第二绝缘层，与所述虚拟栅线层电连接。
21.根据权利要求20所述制备方法，其特征在于，在所述形成第一导电柱和第二导电柱之前，所述制备方法还包括：
刻蚀所述第三绝缘层、选择栅线层和第二绝缘层，形成暴露出所述虚拟栅线层的多个接触孔、多条第一狭缝和至少一条第二狭缝；所述多条第一狭缝将所述选择栅线层分割成多条选择栅线；相邻两个所述第一狭缝之间形成有至少一条第二狭缝，所述第二狭缝将所述选择栅线分割成多条子栅线；
形成第一电介质层；所述第一电介质层填充所述多个接触孔、所述多条第一狭缝和所述至少一条第二狭缝，填充在所述至少一条第二狭缝中的第一电介质层形成选择栅隔离图案，填充在所述多个接触孔中的第一介质层形成隔离层；
形成贯穿所述虚拟栅线层的第三狭缝；所述第三狭缝在所述衬底上的正投影与所述第一狭缝在所述衬底上的正投影重叠，所述第三狭缝将所述虚拟栅线层分割成多条虚拟栅线；
形成第二电介质层；所述第二电介质层填充所述第三狭缝，填充在所述第一狭缝中的第一电介质层和填充在所述第三狭缝中的第二电介质层形成第一栅线隔离图案。
22.根据权利要求21所述的制备方法，其特征在于，所述形成第二电介质层，包括：
以第一沉积速率在第三狭缝的底部和侧壁上沉积第二电介质层；
在第三狭缝的底部沉积预设厚度的第二电介质层后，以第二沉积速率在第三狭缝中沉积第二电介质层，形成包括气隙的第一栅线隔离图案；
其中，所述第二沉积速率大于所述第一沉积速率；所述气隙至少位于相邻的两条虚拟栅线之间。
23.根据权利要求20所述制备方法，其特征在于，沿平行于所述衬底的第一方向，所述半导体结构包括依次排列的阵列区、过渡区和台阶区；
所述在衬底上形成第一层叠结构，包括：
在衬底上形成交替堆叠的多个第一绝缘层和多个牺牲层；
刻蚀所述多个第一绝缘层和多个牺牲层，在所述台阶区形成台阶结构；
形成多个第四狭缝，所述第四狭缝沿所述第一方向延伸，且贯穿所述多个第一绝缘层和多个牺牲层；
利用所述多个第四狭缝，将所述多个牺牲层替换成多个栅线层。
24.根据权利要求23所述的制备方法，其特征在于，所述选择栅线层的厚度大于所述栅线层的厚度。
25.根据权利要求24所述的制备方法，其特征在于，所述选择栅线层的厚度为所述栅线层的厚度的2倍到8倍。
26.根据权利要求20所述的制备方法，其特征在于，沿平行于所述衬底的第一方向，所述半导体结构包括依次排列的阵列区、过渡区和台阶区；
所述在所述第一层叠结构远离所述衬底的一侧形成第二层叠结构的步骤中，所述虚拟栅线层和所述选择栅线层覆盖所述阵列区、所述过渡区和所述台阶区；
在所述形成第一导电柱和第二导电柱之前，所述制备方法还包括：
去除所述选择栅线层中覆盖所述台阶区的部分；
去除所述虚拟栅线层中覆盖所述台阶区的部分。
27.根据权利要求20所述的制备方法，其特征在于，在所述第一层叠结构远离所述衬底的一侧形成第二层叠结构之前，制备方法还包括：
形成多个第一沟道结构；所述第一沟道结构贯穿所述第一层叠结构，所述第一沟道结构包括阻挡层、电荷储存层、隧穿层和第一沟道层；
在所述形成第一导电柱和第二导电柱之前，制备方法还包括：
形成多个第二沟道结构；所述第二沟道结构贯穿所述第二层叠结构，所述第二层叠结构包括栅介质层和第二沟道层；
其中，每个所述第一沟道结构的远离所述衬底的一侧对应设置有一个所述第二沟道结构，且所述第一沟道结构的第一沟道层与对应的第二沟道结构的第二沟道层电连接。
28.根据权利要求20～27中任一项所述的制备方法，其特征在于，所述选择栅线层和所述虚拟栅线层的材料均包括多晶硅或锗硅。
29.一种三维存储器，其他特征在于，包括：
如权利要求1～19中任一项所述的半导体结构；
***电路，与所述半导体结构电连接。
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