CN113990807A - 芯片封装结构 - Google Patents

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CN113990807A CN202111249288.2A CN202111249288A CN113990807A CN 113990807 A CN113990807 A CN 113990807A CN 202111249288 A CN202111249288 A CN 202111249288A CN 113990807 A CN113990807 A CN 113990807A
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徐齐
王超
锁志勇
仝金雨
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Abstract

本申请提供了一种芯片封装结构。该芯片封装结构包括：封装基板，封装基板的第一表面电连接有驱动芯片；应力分散层，设置于第一表面上并位于驱动芯片的外周，且在垂直于第一表面的方向上，应力分散层的厚度大于或等于驱动芯片的厚度；应力缓冲层，覆盖应力分散层并包裹驱动芯片；半导体芯片组，设置于应力缓冲层上并与第一表面电连接。本申请通过设置上述应力分散层，能够用于分散封装过程中半导体芯片组由于受到外力施加而产生的向下的应力，从而有效避免现有技术中应力集中在与应力缓冲层中与驱动芯片边缘对应的区域，所导致的半导体芯片组中底部芯片损坏，进而降低了半导体芯片组中芯片发生失效造成短路的风险，提高了芯片封装结构的性能。

Description

芯片封装结构
技术领域
本申请涉及半导体集成电路制造领域，具体而言，涉及一种芯片封装结构。
背景技术
现有技术中，闪存(Flash Memory)存储器的主要功能是在不加电的情况下能长期保持存储的信息，具有集成度高、存取速度快、易于擦除和重写等优点，因而在电子产品中得到了广泛的应用。为了进一步提高闪存存储器的位密度(Bit Density)，同时减少位成本(Bit Cost)，进一步提出了三维NAND闪存存储器。
封装是3D NAND存储器制造过程中的一个重要步骤。目前，芯片封装结构通常是将芯片组通过连线电连接在封装基板上，并通过封装外壳将芯片组封装固定。然而，现有技术中的芯片在封装后容易出现短路问题。
发明内容
本申请的主要目的在于提供一种芯片封装结构，以解决现有技术中的芯片在封装后容易出现短路的问题。
为了实现上述目的，根据本申请的一个方面，提供了一种芯片封装结构，包括：封装基板，封装基板的第一表面电连接有驱动芯片；应力分散层，设置于第一表面上并位于驱动芯片的外周，且在垂直于第一表面的方向上，应力分散层的厚度大于或等于驱动芯片的厚度；应力缓冲层，覆盖应力分散层并包裹驱动芯片；半导体芯片组，设置于应力缓冲层上并与第一表面电连接。
进一步地，驱动芯片与应力分散层之间杨氏模量的差值为Y1，驱动芯片与应力缓冲层之间杨氏模量的差值为Y2，Y1＜Y2。
进一步地，形成应力分散层的材料包括二氧化硅和/或硅。
进一步地，形成应力缓冲层的材料包括环氧树脂和/或二氧化硅复合物。
进一步地，应力分散层包括多个子分散部，各子分散部位于驱动芯片的至少一侧，且相邻子分散部连接并环绕应力分散层。
进一步地，各子分散部分别位于驱动芯片的不同侧，且位于相对侧的子分散部在第一表面上的投影面积相等。
进一步地，应力分散层包括第一子分散部和第二子分散部，第一子分散部的两端与第二子分散部的两端一一对应连接，且第一子分散部和第二子分散部在第一表面上的投影面积相等。
进一步地，第一子分散部和第二子分散部为U型结构或L型结构。
进一步地，半导体芯片组包括沿远离应力缓冲层的方向顺序层叠设置的多个半导体芯片，在远离应力缓冲层的方向上的第一个半导体芯片在第一表面的投影面积为S1，应力缓冲层在第一表面的投影面积为S2，S1≤S2。
进一步地，芯片封装结构还包括：封装壳体，安装在封装基板上，半导体芯片组封装在封装壳体内部。
应用本申请的技术方案，提供了一种芯片封装结构，包括封装基板、应力分散层、应力缓冲层和半导体芯片组，其中，封装基板的第一表面电连接有驱动芯片，应力分散层设置于第一表面上并位于驱动芯片的外周，且在垂直于第一表面的方向上，应力分散层的厚度大于或等于驱动芯片的厚度，应力缓冲层覆盖应力分散层并包裹驱动芯片，半导体芯片组设置于应力缓冲层上并与第一表面电连接。本申请通过设置上述应力分散层，能够用于分散封装过程中半导体芯片组由于受到外力施加而产生的向下的应力，从而有效避免现有技术中应力集中在与应力缓冲层中与驱动芯片边缘对应的区域，所导致的半导体芯片组中底部芯片损坏，进而降低了半导体芯片组中芯片发生失效造成短路的风险，提高了芯片封装结构的性能。
附图说明
构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
图1示出了本申请一种实施方式所提供的芯片封装结构的剖面结构示意图；
图2示出了本申请一种实施方式所提供的应力分散层的剖面结构示意图；
图3示出了本申请另一种实施方式所提供的应力分散层的剖面结构示意图；
图4示出了本申请再一种实施方式所提供的应力分散层的剖面结构示意图；
图5示出了本申请一种实施方式所提供的具有封装壳体的芯片封装结构的剖面结构示意图。
其中，上述附图包括以下附图标记：
10、封装基板；20、驱动芯片；30、应力分散层；310、子分散部；311、第一子分散部；312、第二子分散部；40、应力缓冲层；50、半导体芯片组；510、半导体芯片；520、第二粘结层；60、第一粘结层；70、电触点；80、封装壳体；90、保护层。
具体实施方式
需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。
为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分的实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本申请保护的范围。
需要说明的是，本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、***、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
正如背景技术中所介绍的，现有技术中芯片封装结构通常是将芯片组通过连线电连接在封装基板上，并通过封装外壳将芯片组封装固定，然而，的芯片在封装后容易出现短路问题。
本申请的发明人针对上述问题进行研究，提出了一种芯片封装结构，如图1所示，包括：封装基板10，封装基板10的第一表面电连接有驱动芯片20：应力分散层30，设置于第一表面上并位于驱动芯片20的外周，且在垂直于第一表面的方向上，应力分散层30的厚度大于或等于驱动芯片20的厚度；应力缓冲层40，覆盖应力分散层30并包裹驱动芯片20；半导体芯片组50，设置于应力缓冲层40上并与第一表面电连接。
本申请通过研究发现，现有技术中的芯片在封装后容易出现短路是由于采用应力缓冲层直接包裹驱动芯片，这会导致半导体芯片组在封装时产生的外力在应力缓冲层中分布不均，易集中在与驱动芯片的边缘对应的位置，从而导致半导体芯片组中位于底部的半导体芯片易发生破裂，进而导致失效。本申请通过设置上述应力分散层30，能够用于分散封装过程中半导体芯片组50由于受到外力施加而产生的向下的应力，从而有效避免现有技术中应力集中在与应力缓冲层40中与驱动芯片20边缘对应的区域，所导致的半导体芯片组50中底部芯片损坏，进而降低了半导体芯片组50中芯片发生失效造成短路的风险，提高了芯片封装结构的性能。
上述封装基板10的材料可以为常规的绝缘材料，例如，基于环氧树脂的层压衬底、基于树脂的双马来酰亚胺三嗪(BT)衬底等。封装基板10还可以具有刚性，从而为驱动芯片20和半导体芯片组50提供机械支撑。
上述封装基板10还可以为驱动芯片20和半导体芯片组50提供电气支撑。示例性的，上述封装基板10中具有多层金属迹线，其中绝缘材料位于金属迹线其间。不同层上的金属迹线可以通过通孔连接。上述金属迹线的材质可以包括但不限于金、银、铜、铝等金属连线材质。
上述驱动芯片20可以通过第一粘结层60固定设置在封装基板10上并通过连线与封装基板10电连接，如图1所示。示例性的，上述第一粘结层60为晶片粘结薄膜(Die AttachFilm，DAF)。
在本申请一种可选的实施方式中，驱动芯片20与应力分散层30之间杨氏模量的差值为Y1，驱动芯片20与应力缓冲层40之间杨氏模量的差值为Y2，Y1＜Y2。采用上述实施方式，通过增设应力分散层30，且相比于应力缓冲层40，应力分散层30具有与驱动芯片20更为接近的杨氏模量，使半导体芯片组50在封装时产生的应力能够在应力缓冲层40分布更为均匀，从而降低了半导体芯片510破裂而导致实现的风险。需要注意的是，本申请中增设的应力缓冲层40所具有的与驱动芯片20接近的力学性能并不局限于杨氏模量，也可以具有与驱动芯片20接近的其它力学性能，如泊松比，本申请不做具体限定。
在本申请的上述实施方式中，由于现有技术中的控制芯片通常为硅基芯片，为了使应力分散层30具有与驱动芯片20更为接近的杨氏模量，优选地，形成上述应力分散层30的材料包括二氧化硅和/或硅。但并不局限于上述优选的种类，本领域技术人员可以根据现有技术对满足上述杨氏模量的材料进行合理选取。
在本申请的上述实施方式中，形成应力缓冲层40的材料可以包括环氧树脂和/或二氧化硅复合物。上述材料通常具有流动性，从而在成型过程中不仅能够更好地覆盖驱动芯片20和应力分散层30，还能够更好的填充在驱动芯片20与应力分散层30之间的缝隙中，进而提高了半导体芯片组50在封装时产生的应力在应力缓冲层40中分布的均匀性。需要注意的是，本申请中形成应力缓冲层40的材料并不局限于上述种类，也可以为现有技术中其它具有流动性的绝缘材料，本申请不做具体限定。
为了便于应力分散层30设置在封装基板10上驱动芯片20的外周，上述应力分散层30可以包括多个子分散部310，各子分散部310位于驱动芯片20的至少一侧，且相邻子分散部310连接并环绕应力分散层30，如图2至图4所示。
在本申请一种可选的实施方式中，各子分散部310分别位于驱动芯片20的不同侧，且位于相对侧的子分散部310在第一表面上的投影面积相等，如图2所示。采用上述实施方式，能够将长条形的子分散部310分别设置于驱动芯片20的不同侧，以使各子分散部310相邻构成应力分散层30，降低了应力分散层30制备工艺的难度，同时便于将应力分散层30环绕驱动芯片20设置在封装基板10上。
在本申请另一种可选的实施方式中，应力分散层30包括第一子分散部311和第二子分散部312，第一子分散部311的两端与第二子分散部312的两端一一对应连接，且第一子分散部311和第二子分散部312在第一表面上的投影面积相等。上述第一子分散部311和上述第二子分散部312可以为U型结构，如图3所示；上述第一子分散部311和上述第二子分散部312还可以为L型结构，如图4所示。采用上述实施方式，同样能够降低应力分散层30制备工艺的难度，同时便于将应力分散层30环绕驱动芯片20设置在封装基板10上。
在本申请一种可选的实施方式中，半导体芯片组50包括沿远离应力缓冲层40的方向顺序层叠设置的多个半导体芯片510，在远离应力缓冲层40的方向上的第一个半导体芯片510在第一表面的投影面积为S1，应力缓冲层40在第一表面的投影面积为S2，S1≤S2。采用上述实施方式，能够使半导体芯片组50中位于最底层的半导体芯片510与应力缓冲层40的接触面积小于应力缓冲层40的上表面面积，或与应力缓冲层40的接触面积相同，从而使半导体芯片组50在封装时产生的应力更为均匀地分布在应力缓冲层40中。
本申请的上述半导体芯片组50包括多个半导体芯片510，相邻半导体芯片510之间通过第二粘结层520层叠设置，且相邻半导体芯片510之间通过连线相连接，上述半导体芯片510可以构成多层台阶结构，或交错设置，如图1所示。示例性的，上述半导体芯片510为存储芯片，具有存储器结构，用于提供存储功能。需要注意的，本申请上述半导体芯片510还可以为具有其他功能的芯片，如包括用于提供计算功能和/或处理功能。
上述连线的材质可以包括但不限于金、银、铜、铝等金属连线材质。示例性的，上述第二粘结层520为晶片粘结薄膜(Die Attach Film，DAF)。
上述半导体芯片组50的数量可以为一个或多个。示例性的，上述封装基板10上仅封装一个半导体芯片组50，如图1所示。在另一个示例中，封装基板上封装有多个半导体芯片组，多个半导体芯片组排列分布在封装基板上。需要说明的是，不同半导体芯片组50内的芯片数量、堆叠结构和芯片内的电路结构均可以相同或不同。
本申请的上述芯片封装结构还可以包括封装壳体80，用于提高器件的可靠性，如图5所示，封装壳体80安装在封装基板10上，半导体芯片组50封装在封装壳体80内部。上述封装壳体80的材质可以为现有技术中常规半导体封装用材料，包括但不限于环氧树脂塑封料(Epoxy Molding Compound，EMC)。
可选地，本申请的上述芯片封装结构还可以包括设置于半导体芯片组50外部的保护层90，如图5所示。上述保护层90可以由具有一定吸震能力的材料制成，例如硅胶、树脂或其他粘接胶类，通过将保护层90设置在半导体芯片组50及相应连线的外部，一方面可以防止芯片或连线在制作封装壳体80时受到损伤，另一方面可以在封装壳体80受到外力挤压时，吸收一部分变形和外力。示例性的，上述保护层90包括环氧树脂模制化合物(EMC)。
本申请的上述芯片封装结构还可以包括电触点70，半导体芯片组50中的各半导体芯片510通过连线与电触点70电性连接。上述电触点70可以设置在裸露出封装壳体80外的任意位置，示例性的，上述电触点70为焊球，焊球设置在封装基板10的远离半导体芯片组50的一侧，如图1和图5所示。
示例性的，将半导体芯片组50封装得到上述芯片封装结构的方法包括：
提供封装基板10，封装基板10一侧具有通过DAF胶固定设置的驱动芯片20，且驱动芯片20通过连线与封装基板10电连接；
在封装基板10上驱动芯片20的外周设置二氧化硅层，以作为应力分散层30，应力分散层30的高度不低于驱动芯片20高度；
采用具有流动性的环氧树脂涂布在封装基板10表面，以使环氧树脂包裹驱动芯片20并覆盖应力分散层30，将环氧树脂固化后得到应力缓冲层40；
将多个半导体芯片510通过DAF胶顺序设置在应力缓冲层40上，以构成半导体芯片组50，并使各半导体芯片510通过连线与封装基板10电连接；
采用硅胶在封装基板10上形成包裹半导体芯片组50的保护层90，并在保护层90外侧形成封装壳体80，以使半导体芯片组50封装在封装壳体80内部；
通过焊料在封装基板10远离驱动芯片20的一侧形成电触点70，以使半导体芯片组50通过连线与封装基板10上的电触点70电性连接。
从以上的描述中，可以看出，本申请上述的实施例实现了如下技术效果：
本申请通过设置上述应力分散层，能够用于分散封装过程中半导体芯片组由于受到外力施加而产生的向下的应力，从而有效避免现有技术中应力集中在与应力缓冲层中与驱动芯片边缘对应的区域，所导致的半导体芯片组中底部芯片损坏，进而降低了半导体芯片组中芯片发生失效造成短路的风险，提高了芯片封装结构的性能。
以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (10)

1.一种芯片封装结构，其特征在于，包括：
封装基板，所述封装基板的第一表面电连接有驱动芯片；
应力分散层，设置于所述第一表面上并位于所述驱动芯片的外周，且在垂直于所述第一表面的方向上，所述应力分散层的厚度大于或等于所述驱动芯片的厚度；
应力缓冲层，覆盖所述应力分散层并包裹所述驱动芯片；
半导体芯片组，设置于所述应力缓冲层上并与所述第一表面电连接。
2.根据权利要求1所述的芯片封装结构，其特征在于，所述驱动芯片与所述应力分散层之间杨氏模量的差值为Y1，所述驱动芯片与所述应力缓冲层之间杨氏模量的差值为Y2，Y1＜Y2。
3.根据权利要求2所述的芯片封装结构，其特征在于，形成所述应力分散层的材料包括二氧化硅和/或硅。
4.根据权利要求2所述的芯片封装结构，其特征在于，形成所述应力缓冲层的材料包括环氧树脂和/或二氧化硅复合物。
5.根据权利要求1至4中任一项所述的芯片封装结构，其特征在于，所述应力分散层包括多个子分散部，各所述子分散部位于所述驱动芯片的至少一侧，且相邻所述子分散部连接并环绕所述应力分散层。
6.根据权利要求5所述的芯片封装结构，其特征在于，各所述子分散部分别位于所述驱动芯片的不同侧，且位于相对侧的所述子分散部在所述第一表面上的投影面积相等。
7.根据权利要求5所述的芯片封装结构，其特征在于，所述应力分散层包括第一子分散部和第二子分散部，所述第一子分散部的两端与所述第二子分散部的两端一一对应连接，且所述第一子分散部和所述第二子分散部在所述第一表面上的投影面积相等。
8.根据权利要求7所述的芯片封装结构，其特征在于，所述第一子分散部和所述第二子分散部为U型结构或L型结构。
9.根据权利要求1至4中任一项所述的芯片封装结构，其特征在于，所述半导体芯片组包括沿远离所述应力缓冲层的方向顺序层叠设置的多个半导体芯片，在远离所述应力缓冲层的方向上的第一个所述半导体芯片在所述第一表面的投影面积为S1，所述应力缓冲层在所述第一表面的投影面积为S2，S1≤S2。
10.根据权利要求1至4中任一项所述的芯片封装结构，其特征在于，所述芯片封装结构还包括：
封装壳体，安装在所述封装基板上，所述半导体芯片组封装在所述封装壳体内部。
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