CN113961252B - 一种pcie板卡防丢卡方法、装置及计算机可读存储介质 - Google Patents

一种pcie板卡防丢卡方法、装置及计算机可读存储介质 Download PDF

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Abstract

本发明涉及一种PCIE板卡防丢卡方法、装置及计算机可读存储介质，方法包括以下步骤：S1，启动CPU，CPU启动后触发标志信号并将标志信号发送给CPLD；S2，CPLD接收到来自CPU的标志信号后，CPLD产生控制信号并将控制信号发送给PCIE板卡；S3，PCIE板卡接收到来自CPLD的控制信号后，PCIE板卡上电启动。本发明的PCIE板卡防丢卡方法、装置及计算机可读存储介质，只要CPU正常工作，PCIE板卡便会正常工作，解决了现有技术中PCIE板卡丢卡的问题。

Description

一种PCIE板卡防丢卡方法、装置及计算机可读存储介质
技术领域
本发明涉及通信技术领域，尤其是指一种PCIE板卡防丢卡方法、装置及计算机可读存储介质。
背景技术
PCIE(Peripheral Component Interconnect Express)是一种串行通讯互连标准，PCIE技术广泛应用于个人电脑、服务器和数据中心等计算机设备中。
在服务器存储产品中，目前基本扩展的板卡都是PCIE板卡。市面上存在各种各样的PCIE板卡，经常出现PICE板卡与主板不兼容的现象，例如正常下电再上电后，PCIE板卡检测不到，经常出现丢卡的现象。
发明内容
为了解决上述技术问题，本发明提供了一种PCIE板卡防丢卡方法、装置及计算机可读存储介质，可以解决PCIE板卡检测不到的问题。
为实现上述目的，本申请提出第一技术方案：
一种PCIE板卡防丢卡方法，包括以下步骤：
S1，启动CPU，CPU启动后触发标志信号并将标志信号发送给CPLD；
S2，CPLD接收到来自CPU的标志信号后，CPLD产生控制信号并将控制信号发送给PCIE板卡；
S3，PCIE板卡接收到来自CPLD的控制信号后，PCIE板卡上电启动。
在本发明的一个实施例中，所述标志信号为标识CPU启动完成的信号，所述标志信号包括SLP_S5信号。
在本发明的一个实施例中，所述CPLD接收到所述CPU的所述标志信号后，会判断所述标志信号的电平高低状态，若所述标志信号处于高电平状态，则所述CPLD会产生所述控制信号，若所述标志信号处于低电平状态，则所述CPLD不会产生所述控制信号。
在本发明的一个实施例中，所述CPLD具有延时功能，所述延时功能使得所述CPLD发出的所述控制信号在时序上与所述PCIE板卡的上电时序保持一致。
为实现上述目的，本申请还提出第二技术方案：
一种PCIE板卡防丢卡装置，其特征在于：所述装置包括：
CPU***，用于发出CPU启动后的标志信号；
CPLD***，用于接收CPU启动后的标志信号，并在接收到标志信号后发出控制信号；
PCIE板卡***，用于接收CPLD发出的控制信号并上电启动PCIE板卡***。
在本发明的一个实施例中，所述CPLD***包括延时模块，用于设置延时时间使得所述CPLD***发出的所述控制信号在时序上与所述PCIE板卡的上电时序保持一致。
在本发明的一个实施例中，所述CPU***与所述CPLD***通讯连接，将所述CPU***产生的所述标志信号传输给所述CPLD***。
在本发明的一个实施例中，所述CPLD***与所述PCIE板卡***通讯连接，所述CPLD***的其中一个管脚配置为输出管脚，所述控制信号通过所述输出管脚发送给所述PCIE板卡***。
在本发明的一个实施例中，所述PCIE板卡***的使能管脚接收所述控制信号并将所述PCIE板卡***上电启动。
为实现上述目的，本申请提出第三技术方案：
一种计算机可读存储介质，所述计算机可读存储介质存储有程序，当所述程序被处理器执行时，使得所述处理器执行所述方法的步骤。
本发明的上述技术方案相比现有技术具有以下优点：
本发明所述的一种PCIE板卡防丢卡方法、装置及计算机可读存储介质，采用CPU中的一种信号作为判断CPU工作状态的标志信号，在CPU启动后，CPU将该标志信号下发给CPLD，CPLD判断该标志信号是否为高电平，若标志信号为高电平，则CPLD利用延时功能发出在时序上与PCIE板卡上电时序一致的控制信号，该控制信号在PCIE板卡接收到后，PCIE便会上电启动，在此方法中，只要CPU正常工作，PCIE板卡便会正常工作，解决了现有技术中PCIE板卡丢卡的问题。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1是本发明实施例一的方法流程图；
图2是本发明实施例二的方法流程图；
图3是本发明实施例三的装置结构图；
图4是本发明实施例四的信号流图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
实施例一：
参照图1所示，图1为本发明实施例一的方法流程图。
本发明的PCIE板卡防丢卡方法，包括以下步骤：
S1，启动CPU，CPU启动后触发标志信号并将标志信号发送给CPLD(ComplexProgrammable logic device，复杂可编程逻辑器件)；
首先要启动CPU，CPU在启动后会产生很多信号，选择CPU所产生的其中一种可以标识CPU启动完成的信号作为标志信号，然后将标志信号发送给CPLD。其中，标志信号包括SLP_S5信号。
S2，CPLD接收到来自CPU的标志信号后，CPLD产生控制信号并将控制信号发送给PCIE(Peripheral Component Interconnect Express，高速串行计算机扩展总线标准)板卡。
CPU触发标志信号后，CPU将该标志信号提出发送请求，然后该标志信号被发送至CPLD，CPLD在接收到该标志信号后，首先判断该标志信号是否是高电平状态，如果该标志信号位于高电平状态，则CPLD会产生相应的控制信号，CPLD提出发送请求，然后将该控制信号发送至PCIE板卡，则PCIE板卡会上电启动；如果该标志信号处于低电平状态，则不会产生控制信号，PCIE板卡便不会接收到控制信号，PCIE板卡便不会上电启动。
S3，PCIE接收到来自CPLD的控制信号后，PCIE上电启动。
在控制信号从CPLD发出后，控制信号会被传输至PCIE板卡，在PCIE板卡接收到该控制信号后，PCIE板卡会上电启动。
在其中一个实施方式中，标志信号为标识CPU启动完成的信号，标志信号必须能够反应CPU的工作状态，也就是说如果该标志信号触发后，便代表着CPU已经启动，如果CPU未启动则该标志信号不会产生。
在其中一个实施方式中，标志信号的电平有两种状态，即高电平状态和低电平状态。标志信号由CPU发出，在CPLD接收到来自CPU的标志信号后，CPLD自动判断该标志信号是处于高电平状态还是底电平状态。如果标志信号处于高电平状态，则CPLD会触发控制信号并将该控制信号发送至PCIE板卡，则PCIE板卡会上电启动；如果该标志信号是处于低电平状态，则CPLD不会触发控制信号，控制信号便不会产生，PCIE板卡便不会接收到控制信号，PCIE便不会上电启动。
在其中一个实施方式中，CPLD具有延时功能，CPLD的延时功能是为了使得CPLD发出的控制信号在时序上与PCIE板卡的上电时序保持一致，这样该控制信号才能将PCIE板卡上电启动。
实施例二：
参照图2所示，图2为本发明实施例二的方法流程图。
S10，确定标志信号；
CPU在启动后会产生很多信号，要选择其中一种可以标识CPU启动完成的信号作为标志信号，标志信号必须能够反应CPU的工作状态，也就是说如果该标志信号触发后，便代表着CPU已经启动，如果CPU未启动则该标志信号不会产生，例如SLP_S5信号，可以作为标志信号。
S20，启动CPU，CPU启动后触发标志信号并将该标志信号发送给CPLD；
在确定好标志信号后，CPU启动，然后CPU便会产生标志信号并将该标志信号发送给CPLD。
S30，在CPLD接收到来自CPU的标志信号后，CPLD产生控制信号并将控制信号发送给PCIE。
在CPU触发标志信号后，CPU将该标志信号提出发送请求，然后该标志信号被发送至CPLD，CPLD在接收到该标志信号后，首先判断该标志信号是否是高电平状态，如果该标志信号位于高电平状态，则CPLD会产生相应的控制信号，CPLD提出发送请求，然后将该控制信号发送至PCIE板卡，则PCIE板卡会上电启动；如果该标志信号处于低电平状态，则不会产生控制信号，PCIE板卡便不会接收到控制信号，PCIE板卡便不会上电启动。
S40，PCIE接收到来自CPLD的控制信号后，PCIE上电启动。
在控制信号从CPLD发出后，控制信号会被传输至PCIE板卡，在PCIE板卡接收到该控制信号后，PCIE板卡会上电启动。
实施例三：
参照图3所示，图3为本发明实施例三的装置结构图。
本发明的PCIE板卡防丢卡装置，装置包括：
CPU***，用于发出CPU启动后的标志信号；
标志信号反应了CPU的工作状态，也就是说该标志信号标识CPU是否启动，如果CPU未启动，则标志信号不会产生。因此，CPU***起着发出标志信号的功能。
CPLD***，用于接收CPU启动后的标志信号，并在接收到标志信号后发出控制信号；
CPU启动后，CPU***触发标志信号，将标志信号传输至CPLD***，在CPLD***接收到该标志信号后，首先判断该标志信号是否是高电平状态，如果该标志信号位于高电平状态，则CPLD***会产生相应的控制信号，CPLD***提出发送请求，然后将该控制信号发送至PCIE板卡***，则PCIE板卡会上电启动；如果该标志信号处于低电平状态，则不会产生控制信号，PCIE板卡***便不会接收到控制信号，PCIE板卡***便不会上电启动。
PCIE板卡***，用于接收CPLD***发出的控制信号并上电启动PCIE板卡***。
在控制信号从CPLD***发出后，控制信号会被传输至PCIE板卡***，在PCIE板卡***接收到该控制信号后，PCIE板卡***会上电启动。
在其中一个实施方式中，CPLD***包括延时模块，延时模块具有延时功能，可以设置延时时间。CPLD***的延时功能是为了使得CPLD***发出的控制信号在时序上与PCIE板卡***的上电时序保持一致，这样该控制信号才能将PCIE板卡***上电启动。
在其中一个实施方式中，CPU***与CPLD***通讯连接，实现CPU***与CPLD***之间的信号传输，也就是将CPU***的标志信号下发给CPLD***，实现将标志信号从CPU***到CPLD***的传输。
在其中一个实施方式中，CPLD***与PCIE板卡***通讯连接，实现CPLD***与PCIE板卡***之间的信号传输，也就是将CPLD***的控制信号下发给PCIE板卡***。CPLD***包括很多管脚，将CPLD***的其中一个管脚配置为输出管脚，在CPLD***接收到来自CPU***的标志信号后，CPLD会产生控制信号，该控制信号通过CPLD***中配置的输出管脚发送给PCIE板卡***。
在其中一个实施方式中，PCIE板卡***的使能管脚接收控制信号并将PCIE板卡***上电启动。CPLD***发出的控制信号相当于是PCIE板卡***的上电启动信号，因此延时模块使得控制信号的在时序上与PCIE板卡模块的上电时序保持一致，在PCIE板卡***接收到该控制信号后，PCIE板卡***便会上电启动。
实施例四：
参照图4所示，图4为本发明实施例四的信号流图。
装置包括CPU、CPLD和PCIE，具体信号流向如下：
CPU在启动后，CPU会产生很多信号，在这些信号之中选择其中一个能标志CPU启动状态的信号作为标志信号，例如SLP_S5信号。因此，在CPU启动后，CPU会产生标志信号，并将该标志信号发送至CPLD；
CPLD在接收到来自CPU的标志信号后，CPLD会判断标志信号的电平状态，如果标志信号为高电平状态，那么CPLD便会触发控制信号，并且CPLD的延时功能使得控制信号在时序上与PCIE板卡的上电时序保持一致，控制信号会被发送至PCIE板卡，则PCIE板卡会上电启动；如果标志信号为低电平状态，那么CPLD便不会触发控制信号；
在标志信号为高电平状态的时候，CPLD将与PCIE板卡上电时序一致的控制信号向PCIE板卡发送，当PCIE板卡的使能管脚接收到该控制信号时，PCIE板卡便会上电启动。
实施例五：
本实施例提供一种计算机可读存储介质，计算机可读存储介质存储有程序，当程序被处理器执行时，使得处理器执行上述实施例一中的基金诊断方法的步骤。
本领域内的技术人员应明白，本发明实施例中的实施例可提供为方法、***、或计算机程序产品。因此，本发明实施例中可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本发明实施例中可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。
本发明实施例中是参照根据本发明实施例中实施例的方法、设备(***)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。
这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。
这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其它等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (7)

1.一种PCIE板卡防丢卡方法，其特征在于：所述方法包括以下步骤：
S1，启动CPU，CPU启动后触发标志信号并将标志信号发送给CPLD；
S2，CPLD接收到来自CPU的标志信号后，CPLD产生控制信号并将控制信号发送给PCIE板卡；
S3，PCIE板卡接收到来自CPLD的控制信号后，PCIE板卡上电启动；
其中，所述CPLD接收到所述CPU的所述标志信号后，会判断所述标志信号的电平高低状态，若所述标志信号处于高电平状态，则所述CPLD会产生所述控制信号，若所述标志信号处于低电平状态，则所述CPLD不会产生所述控制信号；
所述CPLD具有延时功能，所述延时功能使得所述CPLD发出的所述控制信号在时序上与所述PCIE板卡的上电时序保持一致。
2.根据权利要求1所述的PCIE板卡防丢卡方法，其特征在于：所述标志信号为标识所述CPU启动完成的信号，所述标志信号包括SLP_S5信号。
3.一种PCIE板卡防丢卡装置，其特征在于：所述装置包括：
CPU***，用于发出CPU启动后的标志信号；
CPLD***，用于接收CPU启动后的标志信号，并在接收到标志信号后发出控制信号；
PCIE板卡***，用于接收CPLD发出的控制信号并上电启动PCIE板卡***；
其中，所述CPLD接收到所述CPU的所述标志信号后，会判断所述标志信号的电平高低状态，若所述标志信号处于高电平状态，则所述CPLD会产生所述控制信号，若所述标志信号处于低电平状态，则所述CPLD不会产生所述控制信号；
所述CPLD***包括延时模块，用于设置延时时间使得所述CPLD***发出的所述控制信号在时序上与所述PCIE板卡的上电时序保持一致。
4.根据权利要求3所述的PCIE板卡防丢卡装置，其特征在于：所述CPU***与所述CPLD***通讯连接，将所述CPU***产生的所述标志信号传输给所述CPLD***。
5.根据权利要求3所述的PCIE板卡防丢卡装置，其特征在于：所述CPLD***与所述PCIE板卡***通讯连接，所述CPLD***的其中一个管脚配置为输出管脚，所述控制信号通过所述输出管脚发送给所述PCIE板卡***。
6.根据权利要求3所述的PCIE板卡防丢卡装置，其特征在于：所述PCIE板卡***的使能管脚接收所述控制信号并将所述PCIE板卡***上电启动。
7.一种计算机可读存储介质，其特征在于：所述计算机可读存储介质存储有程序，当所述程序被处理器执行时，使得所述处理器执行如权利要求1~2中任意一项所述的方法的步骤。
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