CN113918168B - 面向量子线路深度的编译优化方法及装置 - Google Patents

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Abstract

本发明提供一种面向量子线路深度的编译优化方法。该方法包括：将待优化量子线路构建为一个有向无环图，基于图的遍历方法遍历所述待优化量子线路；针对遍历到的每个子线路，检查该子线路是否符合模式匹配规则，若符合，则根据模式匹配规则，使用深度更小的目标量子逻辑门组替换该子线路中深度更大的原量子逻辑门组，最终得到深度更小的等价量子线路。本发明可降低量子线路深度，有效提升量子算法在目标量子平台上的执行效率。

Description

面向量子线路深度的编译优化方法及装置
技术领域
本发明涉及量子计算技术领域，尤其涉及一种面向量子线路深度的编译优化方法及装置。
背景技术
以量子图灵机为计算模型的量子计算技术，利用量子力学原理进行并行计算，可以在特定问题上相对于经典计算实现指数级加速。以量子线路模型描述的量子算法，可以在量子计算机上运行，并根据输入状态输出特定的值。量子算法不能直接在量子硬件上执行，需要通过编译将用高级量子编程语言实现的量子算法翻译成量子计算机可执行的机器代码。在量子算法中，一个复杂量子线路通常由大量的子线路组合而成，生成的量子线路存在冗余，在量子计算机上的运行效率较低。因此在编译过程中，需要实施多种优化，对量子线路进行化简，以实现量子程序在目标量子平台上的高效运行目标。而现有量子编译优化技术在编译生成量子线路时存在生成的量子逻辑门个数较多、量子线路深度较高的问题，导致最终量子算法的执行效率较低，同时在量子模拟实验或实际运行过程中会产生较大的开销。
发明内容
针对由于现有量子编译优化技术所生成的量子线路的量子逻辑门个数较多、量子线路深度较高导致量子模拟实验或实际运行过程中开销较大的问题，本发明提供一种面向量子线路深度的编译优化方法及装置，针对量子线路特征，在编译过程中通过量子线路等价替换、逻辑门合并抵消等量子线路优化方法，有效减小量子线路深度，减少资源和时间开销。
本发明提供一种面向量子线路深度的编译优化方法，包括：
将待优化量子线路构建为一个有向无环图，基于图的遍历方法遍历所述待优化量子线路；
针对遍历到的每个子线路，检查该子线路是否符合模式匹配规则，若符合，则根据模式匹配规则，使用深度更小的目标量子逻辑门组替换该子线路中深度更大的原量子逻辑门组，最终得到深度更小的等价量子线路。
进一步地，所述将待优化量子线路构建为一个有向无环图，具体包括：
将量子逻辑门对不同量子比特的操作作为有向无环图的节点，将量子比特状态的演化关系作为有向无环图的边，从而将整个待优化量子线路构建为一个有向无环图。
进一步地，在配置文件中预先定义模式匹配规则；所述模式匹配规则是指待替换原量子逻辑门组和目标量子逻辑门组作为替换过程中的规则，所述待替换原量子逻辑门组和所述目标量子逻辑门组为等价关系，且所述目标量子逻辑门组的深度小于所述待替换原量子逻辑门组。
本发明还提供另一种面向量子线路深度的编译优化方法，包括：
将待优化量子线路构建为一个有向无环图，基于图的遍历方法遍历所述待优化量子线路，并构建量子比特与逻辑门序列的键值表，其中键为量子比特，值为逻辑门序列；
针对遍历到的每个子线路，对该子线路中的每个量子比特根据所述键值表进行连续单门抵消优化和/或连续旋转门合并优化，最终得到深度更小的等价量子线路。
进一步地，所述对该子线路中的每个量子比特根据所述键值表进行连续单门抵消优化，具体包括：对两个连续H门实施抵消，和/或对两个连续X门实施抵消。
进一步地，所述对该子线路中的每个量子比特根据所述键值表进行连续旋转门合并优化，具体包括：对多个连续RX、RY或RZ门合并为单门。
进一步地，在对该子线路中的每个量子比特根据所述键值表进行连续单门抵消优化和/或连续旋转门合并优化时，并行对各个量子比特进行合并优化。
本发明还提供一种面向量子线路深度的编译优化装置，包括：
量子线路遍历模块，用于将待优化量子线路构建为一个有向无环图，基于图的遍历方法遍历所述待优化量子线路；
量子线路深度优化模块，用于针对遍历到的每个子线路，检查该子线路是否符合模式匹配规则，若符合，则根据模式匹配规则，使用深度更小的目标量子逻辑门组替换该子线路中深度更大的原量子逻辑门组，最终得到深度更小的等价量子线路。
本发明还提供另一种面向量子线路深度的编译优化装置，包括：
量子线路遍历模块，用于将待优化量子线路构建为一个有向无环图，基于图的遍历方法遍历所述待优化量子线路；
键值表构建模块，用于构建量子比特与逻辑门序列的键值表，其中键为量子比特，值为逻辑门序列；
量子线路深度优化模块，用于针对遍历到的每个子线路，对该子线路中的每个量子比特根据所述键值表进行连续单门抵消优化和/或连续旋转门合并优化，最终得到深度更小的等价量子线路。
进一步地，所述量子线路遍历模块，具体用于将量子逻辑门对不同量子比特的操作作为有向无环图的节点，将量子比特状态的演化关系作为有向无环图的边，从而将整个待优化量子线路构建为一个有向无环图。
本发明的有益效果：
和已有的量子编译优化技术相比，本发明提供的两种编译优化方法及装置，结合量子线路等价替换和逻辑门合并抵消的量子线路优化技术，能够有效减少编译后量子线路中的逻辑门个数，降低量子线路深度，可有效提升量子算法在目标量子平台上的执行效率。
附图说明
图1为本发明实施例提供的面向量子线路深度的编译优化方法的流程示意图之一；
图2为本发明实施例提供的基于模式匹配规则的将待替换子线路替换为目标子线路的替换规则示意图；
图3为本发明实施例提供的基于模式匹配规则的将待替换子线路替换为目标子线路的替换过程示意图；
图4为本发明实施例提供的面向量子线路深度的编译优化方法的流程示意图之二；
图5为本发明实施例提供的一个量子线路示意图；
图6为本发明实施例提供的将图5所示的量子线路进行X门抵消优化后的量子线路示意图；
图7为本发明实施例提供的连续旋转门合并优化规则示意图；
图8为本发明实施例提供的面向量子线路深度的编译优化装置的结构示意图之一；
图9为本发明实施例提供的面向量子线路深度的编译优化装置的结构示意图之二。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
实施例1
如图1所示，本发明实施例提供一种面向量子线路深度的编译优化方法，包括以下步骤：
S101：将待优化量子线路构建为一个有向无环图，基于图的遍历方法遍历所述待优化量子线路；
具体地，所述将待优化量子线路构建为一个有向无环图，具体包括：将量子逻辑门对不同量子比特的操作作为有向无环图的节点，将量子比特状态的演化关系作为有向无环图的边，从而将整个待优化量子线路构建为一个有向无环图。
基于图的遍历方法遍历所述待优化量子线路，具体为：将待优化量子线路抽象为有向无环图后，量子线路的遍历过程即为图的遍历过程，量子线路中的子线路遍历问题即为图中的子图查找问题。在量子线路的编译过程中，采用图遍历的方式遍历整个量子线路。
S102：针对遍历到的每个子线路，检查该子线路是否符合模式匹配规则，若符合，则根据模式匹配规则，使用深度更小的目标量子逻辑门组替换该子线路中深度更大的原量子逻辑门组，最终得到深度更小的等价量子线路。
具体地，在配置文件中预先定义模式匹配规则；所述模式匹配规则是指待替换原量子逻辑门组和目标量子逻辑门组作为替换过程中的规则，所述待替换原量子逻辑门组和所述目标量子逻辑门组为等价关系，且所述目标量子逻辑门组的深度小于所述待替换原量子逻辑门组。
作为一种可实施方式，配置文件示例如下：
“QCircuitOptimizer”: {
“replace”: [
{
“qubits”: 2,
“src”: {
“RZ”: [1,“PI/2”],
“CZ”: [1,0],
“RX”: [1,“PI/2”],
“RZ”: [1,“theta_1”],
“RX”: [1,“-PI/2”],
“CZ”: [1,0],
“RZ”: [1,“3.1415926535898”]
}
“dst”: {
“CZ”: [1,0],
“H”: [1],
“RZ”: [1,“theta_1”],
“H”: [1],
“CZ”: [1,0]
}
}
]
}
上述配置文件示例中，replace配置项即为子线路查询替换的模式匹配规则，qubits项表示子线路量子比特数目，src项表示待替换子线路，dst项表示目标子线路。待替换子线路和目标子线路的配置规则中，各逻辑门角度可以为固定角度或任意角度，对于任意角度的逻辑门，在目标子线路中保留该任意角度。对应的替换规则如图2所示。
在量子线路遍历过程中，基于已定义的模式匹配规则，实施量子线路中量子逻辑门组的等价替换。该等价替换过程包括原量子逻辑门组的删除和目标量子逻辑门组的***操作，为保证替换后量子线路的正确性，将采用重新生成量子线路的方法，即：所述使用深度更小的目标量子逻辑门组替换该子线路中深度更大的原量子逻辑门组，最终得到深度更小的等价量子线路，具体为：针对符合模式匹配规则的每个子线路，删除原量子逻辑门组后，在相应位置***目标量子逻辑门组，重新生成该子线路；直至遍历并替换完成所有符合模式匹配规则的子线路后，最终得到深度更小的等价量子线路。
如图3所示的基于模式匹配规则的等价量子线路替换过程。图3中，点代表逻辑门操作，左图和右图中的虚线框，表示两个等价线路；替换操作就是将左图中虚线框的逻辑门替换成右图中虚线框内的线路，为保证左图中空心点表示的逻辑门以及目标替换线路的相对位置正确，采用重新生成量子线路的方法。
实施例2
如图4所示，本发明实施例提供了另一种面向量子线路深度的编译优化方法，包括如下步骤：
S201：将待优化量子线路构建为一个有向无环图，基于图的遍历方法遍历所述待优化量子线路；需要说明的是，在存在嵌套线路时，需要将待优化量子线路中的嵌套线路展开，然后遍历展开后的量子线路。
本步骤的可实施方式可参考实施例1中的步骤S101，此处不再赘述。
S202：构建量子比特与逻辑门序列的键值表，其中键为量子比特，值为逻辑门序列；
S203：针对遍历到的每个子线路，对该子线路中的每个量子比特根据所述键值表进行连续单门抵消优化和/或连续旋转门合并优化，最终得到深度更小的等价量子线路。
作为一种可实施方式，所述对该子线路中的每个量子比特根据所述键值表进行连续单门抵消优化，具体包括：对两个连续H门实施抵消，和/或对两个连续X门实施抵消。如图5所示的量子线路，经过X门的抵消优化，可以得到如图6所示的量子线路。
作为一种可实施方式，所述对该子线路中的每个量子比特根据所述键值表进行连续旋转门合并优化，具体包括：对多个连续RX、RY或RZ门合并为单门。如图7所示的连续旋转门合并的规则，两个连续的RZ门，可以合并为一个RZ门，新合成的RZ门的旋转角度是合并前的两个RZ门的角度和；同理，RX、RY门都有这种特性。可以理解的是，针对可合并的逻辑门，可将连续的多个逻辑门进行合并，而不仅限于两个连续逻辑门的合并。
需要说明的是，针对某个子线路，在对该子线路中的每个量子比特根据所述键值表进行连续单门抵消优化和/或连续旋转门合并优化时，可以并行对各个量子比特进行合并优化。
和已有的量子编译优化技术相比，本发明提供的两种编译方法，结合量子线路等价替换和逻辑门合并抵消的量子线路优化方法，能够有效减少编译后量子线路中的逻辑门个数，降低量子线路深度，可有效提升量子算法在目标量子平台上的执行效率。
实施例3
如图8所示，本发明实施例提供一种面向量子线路深度的编译优化装置，包括：量子线路遍历模块和量子线路深度优化模块；其中：
量子线路遍历模块用于将待优化量子线路构建为一个有向无环图，基于图的遍历方法遍历所述待优化量子线路。量子线路深度优化模块用于针对遍历到的每个子线路，检查该子线路是否符合模式匹配规则，若符合，则根据模式匹配规则，使用深度更小的目标量子逻辑门组替换该子线路中深度更大的原量子逻辑门组，最终得到深度更小的等价量子线路。此外，量子线路深度优化模块还用于在配置文件中预先定义模式匹配规则；所述模式匹配规则是指待替换原量子逻辑门组和目标量子逻辑门组作为替换过程中的规则，所述待替换原量子逻辑门组和所述目标量子逻辑门组为等价关系，且所述目标量子逻辑门组的深度小于所述待替换原量子逻辑门组。
作为一种可实施方式，所述将待优化量子线路构建为一个有向无环图，具体包括：将量子逻辑门对不同量子比特的操作作为有向无环图的节点，将量子比特状态的演化关系作为有向无环图的边，从而将整个待优化量子线路构建为一个有向无环图。
和已有量子编译优化技术相比，本发明采用了基于模式匹配的量子线路深度优化方法，使得优化后的量子线路中量子逻辑门的深度更小，提高了量子算法在真实量子计算机上的执行准确率，减小了量子算法的运行开销。
实施例4
如图9所示，本发明实施例提供了另一种面向量子线路深度的编译优化装置，包括量子线路遍历模块、键值表构建模块和量子线路深度优化模块；其中：
量子线路遍历模块用于将待优化量子线路构建为一个有向无环图，基于图的遍历方法遍历所述待优化量子线路。需要说明的是，在存在嵌套线路时，需要将待优化量子线路中的嵌套线路展开，然后遍历展开后的量子线路。
键值表构建模块用于构建量子比特与逻辑门序列的键值表，其中键为量子比特，值为逻辑门序列。量子线路深度优化模块用于针对遍历到的每个子线路，对该子线路中的每个量子比特根据所述键值表进行连续单门抵消优化和/或连续旋转门合并优化，最终得到深度更小的等价量子线路。
需要说明的是，针对某个子线路，在对该子线路中的每个量子比特根据所述键值表进行连续单门抵消优化和/或连续旋转门合并优化时，可以并行对各个量子比特进行合并优化。本发明实施例中，逻辑门合并抵消优化考虑单门情况，通过并行处理，可快速有效优化量子线路。
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (8)

1.面向量子线路深度的编译优化方法，其特征在于，包括：
将待优化量子线路构建为一个有向无环图，基于图的遍历方法遍历所述待优化量子线路；
针对遍历到的每个子线路，检查该子线路是否符合模式匹配规则，若符合，则根据模式匹配规则，使用深度更小的目标量子逻辑门组替换该子线路中深度更大的原量子逻辑门组，最终得到深度更小的等价量子线路；所述使用深度更小的目标量子逻辑门组替换该子线路中深度更大的原量子逻辑门组，最终得到深度更小的等价量子线路，具体为：针对符合模式匹配规则的每个子线路，删除原量子逻辑门组后，在相应位置***目标量子逻辑门组，重新生成该子线路；直至遍历并替换完成所有符合模式匹配规则的子线路后，最终得到深度更小的等价量子线路；
其中，在配置文件中预先定义模式匹配规则；所述模式匹配规则是指待替换原量子逻辑门组和目标量子逻辑门组作为替换过程中的规则，所述待替换原量子逻辑门组和所述目标量子逻辑门组为等价关系，且所述目标量子逻辑门组的深度小于所述待替换原量子逻辑门组。
2.根据权利要求1所述的面向量子线路深度的编译优化方法，其特征在于，所述将待优化量子线路构建为一个有向无环图，具体包括：
将量子逻辑门对不同量子比特的操作作为有向无环图的节点，将量子比特状态的演化关系作为有向无环图的边，从而将整个待优化量子线路构建为一个有向无环图。
3.面向量子线路深度的编译优化方法，其特征在于，包括：
将待优化量子线路构建为一个有向无环图，基于图的遍历方法遍历所述待优化量子线路，并构建量子比特与逻辑门序列的键值表，其中键为量子比特，值为逻辑门序列；
针对遍历到的每个子线路，对该子线路中的每个量子比特根据所述键值表进行连续单门抵消优化和/或连续旋转门合并优化，最终得到深度更小的等价量子线路；其中，在对该子线路中的每个量子比特根据所述键值表进行连续单门抵消优化和/或连续旋转门合并优化时，并行对各个量子比特进行合并优化。
4.根据权利要求3所述的面向量子线路深度的编译优化方法，其特征在于，所述对该子线路中的每个量子比特根据所述键值表进行连续单门抵消优化，具体包括：对两个连续H门实施抵消，和/或对两个连续X门实施抵消。
5.根据权利要求3所述的面向量子线路深度的编译优化方法，其特征在于，所述对该子线路中的每个量子比特根据所述键值表进行连续旋转门合并优化，具体包括：对多个连续RX、RY或RZ门合并为单门。
6.面向量子线路深度的编译优化装置，其特征在于，包括：
量子线路遍历模块，用于将待优化量子线路构建为一个有向无环图，基于图的遍历方法遍历所述待优化量子线路；
量子线路深度优化模块，用于针对遍历到的每个子线路，检查该子线路是否符合模式匹配规则，若符合，则根据模式匹配规则，使用深度更小的目标量子逻辑门组替换该子线路中深度更大的原量子逻辑门组，最终得到深度更小的等价量子线路；所述使用深度更小的目标量子逻辑门组替换该子线路中深度更大的原量子逻辑门组，最终得到深度更小的等价量子线路，具体为：针对符合模式匹配规则的每个子线路，删除原量子逻辑门组后，在相应位置***目标量子逻辑门组，重新生成该子线路；直至遍历并替换完成所有符合模式匹配规则的子线路后，最终得到深度更小的等价量子线路；
其中，在配置文件中预先定义模式匹配规则；所述模式匹配规则是指待替换原量子逻辑门组和目标量子逻辑门组作为替换过程中的规则，所述待替换原量子逻辑门组和所述目标量子逻辑门组为等价关系，且所述目标量子逻辑门组的深度小于所述待替换原量子逻辑门组。
7.面向量子线路深度的编译优化装置，其特征在于，包括：
量子线路遍历模块，用于将待优化量子线路构建为一个有向无环图，基于图的遍历方法遍历所述待优化量子线路；
键值表构建模块，用于构建量子比特与逻辑门序列的键值表，其中键为量子比特，值为逻辑门序列；
量子线路深度优化模块，用于针对遍历到的每个子线路，对该子线路中的每个量子比特根据所述键值表进行连续单门抵消优化和/或连续旋转门合并优化，最终得到深度更小的等价量子线路；其中，在对该子线路中的每个量子比特根据所述键值表进行连续单门抵消优化和/或连续旋转门合并优化时，并行对各个量子比特进行合并优化。
8.根据权利要求6或7所述的面向量子线路深度的编译优化装置，其特征在于，所述量子线路遍历模块，具体用于将量子逻辑门对不同量子比特的操作作为有向无环图的节点，将量子比特状态的演化关系作为有向无环图的边，从而将整个待优化量子线路构建为一个有向无环图。
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