CN113917972B - 用于浮动负电压域的稳压器及芯片 - Google Patents

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Abstract

本发明公开了一种用于浮动负电压域的稳压器及芯片，其中，稳压器包括钳位电路以及源极跟随器M0。钳位电路连接于浮动电压域的第一电压VDD和第二电压VSS之间，根据外部电路产生的偏置电流I_BIAS，产生钳位电压V_BIAS；源极跟随器M0与所述钳位电压V_BIAS相连，用于输出电压VCC。根据本发明实施方式的用于浮动负电压域的稳压器，通过采用多个第一分压元件构成的钳位电路能够使得稳压器工作于浮动负电压域，并通过工艺偏差补偿单元对钳位电路进行工艺偏差补偿，使得源极跟随器能够输出所期望的稳定电压，防止带来芯片损坏的风险。

Description

用于浮动负电压域的稳压器及芯片
技术领域
本发明是关于稳压器领域，特别是关于一种用于浮动负电压域的稳压器及芯片。
背景技术
稳压器(Regulator)是模拟芯片中常用的电路结构之一。当芯片外部电源VDD变化幅度过大或电压过高，会影响芯片内部电路的性能；现在主流的模拟电路使用的CMOS器件，标准工作电压都在5V左右，若工作电压太高，则会影响芯片可靠性甚至损坏内部器件。因此，芯片常常会在内部集成一个稳压器电路，来为芯片的内部电路提供一个相对稳定的安全工作电压VCC。
如图1所示，现有技术中一个方案是在芯片内部集成一个低压差线性稳压器LDO，将芯片的外部输入电压转化为一个相对稳定的内部电压。该种方案由于内部引入了运放，其电路复杂度会更高，同时由于引入了运放的反馈环路，当电路内部电压发生突变时，其响应速度受到环路的带宽限制。
如图2所示，现有技术中另一个方案是利用栅极被齐纳二极管钳位的耐压NMOS管做为源极跟随器。这种方案的劣势之一在于，得到的电压VCC受工艺corner的偏差影响较大，不同批次生产出的芯片，内部电压VCC的值可能会出现过高或过低的情况。另外，由于齐纳二极管的钳位作用，当其需要工作在负压的浮动电压域时，会将芯片的PSUB电位拉负，从而出现巨大漏电烧毁芯片。因此，用传统的齐纳二极管钳位的源极跟随器得到的稳压器无法处理负压浮动域的应用情况。部分稳压器需要工作在浮动电压域，例如，VDD与VSS的压差为20V，但VDD＝100V，VSS＝80V，均不为0V。该浮动电压域也可能为负电压域，例如，VDD＝10V，VSS＝-10V。尽管该电压域是浮动的，但芯片的PSUB仍然会接到绝对地电压(0V)。因此，工作在浮动电压域中的传统的稳压器结构，往往都无法处理负电压域的情况。
图3为常规的齐纳二极管结构(假设其BV_Zener＝6V)的示意图。其中Anode端接图2中的VSS，Cathode端接图2中的V_BIAS点，即源极跟随器NMOS的栅端。图3中的PSUB接绝对地0V，ISO端根据不同的使用方法，可能会接到Anode端，也可能会接到Cathode端。若此时VSS处于-10V的负电压域，则Anode＝-10V，Cathode＝-4V，不论ISO端接Anode端还是Cathode端，NSINK的电压均会小于0V，与接地的PSUB形成正偏的PN结，此时会有巨大的电流从PSUB流向ISO端，带来芯片损坏的风险。该结构中，电压VCC＝BV_Zener-VGS，VGS为源极跟随器的栅源极之间的电压，由于齐纳二极管的反偏击穿电压BV_Zener受工艺影响较大，不同生产批次的芯片得到的VCC可能从3V分布至6V，使芯片性能差异较大。
公开于该背景技术部分的信息仅仅旨在增加对本发明的总体背景的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域一般技术人员所公知的现有技术。
发明内容
本发明的目的在于提供一种用于浮动负电压域的稳压器及芯片，其能够工作于浮动负电压域且能够对因工艺偏差带来的性能影响进行补偿。
为实现上述目的，本发明的实施例提供了一种用于浮动负电压域的稳压器，包括钳位电路以及源极跟随器M0。
钳位电路连接于浮动电压域的第一电压VDD和第二电压VSS之间，所述钳位电路包括多个串联的第一分压元件，根据外部电路产生的偏置电流I_BIAS，产生钳位电压V_BIAS；源极跟随器M0与所述钳位电压V_BIAS相连，用于输出电压VCC。
在本发明的一个或多个实施方式中，所述稳压器还包括工艺偏差补偿单元，用于调节所述钳位电压V_BIAS以控制所述电压VCC。
在本发明的一个或多个实施方式中，所述稳压器还包括工艺偏差补偿单元，用于调节控制所述第一分压元件以控制所述电压VCC的大小。
在本发明的一个或多个实施方式中，所述工艺偏差补偿单元包括：
采集电路，连接于所述浮动电压域的第一电压VDD和第二电压VSS之间，通过镜像偏置电流I_BIAS产生镜像电流I_BIAS’，以产生采样电压Vsense；
一个或多个比较器，将采样电压Vsense与对应的基准电压进行比较，以产生对应的输出信号；以及
控制电路，连接所述输出信号，用于将所述第一分压元件短路或者将被短路的所述第一分压元件复原。
在本发明的一个或多个实施方式中，所述采集电路包括一个或相串联的多个第二分压元件，所述第二分压元件与所述第一分压元件为同种器件。
在本发明的一个或多个实施方式中，所述控制电路包括用于输出一个或多个控制信号的数字逻辑电路以及受所述控制信号控制进行断开或闭合的一个或多个控制开关。
在本发明的一个或多个实施方式中，所述第一分压元件为NMOS管，所述NMOS管的栅极和漏极短接且同时与另一个所述NMOS管的源极相连。
在本发明的一个或多个实施方式中，所述所述电压VCC＝n*VGSO-VGS1O，其中，VGSO为所述第一分压元件的栅极与源极之间的电压；n为所述第一分压元件的数量；VGS1O为所述源极跟随器M0的栅极与源极之间的电压。
在本发明的一个或多个实施方式中，所述第一分压元件为电阻。
在本发明的一个或多个实施方式中，所述电压VCC＝I_BIAS’*n*R0-VGS10，其中，R0为所述电阻的阻值，n为所述电阻的数量；VGS1O为所述源极跟随器M0的栅极与源极之间的电压。
本发明还提供了一种芯片，包括上述的稳压器。
与现有技术相比，根据本发明实施方式的用于浮动负电压域的稳压器，通过采用多个第一分压元件构成的钳位电路能够使得稳压器工作于浮动负电压域，并通过工艺偏差补偿单元对钳位电路进行工艺偏差补偿，使得源极跟随器能够输出所期望的稳定电压，防止带来芯片损坏的风险。
附图说明
图1是现有技术中一种稳压器电路的原理图；
图2是现有技术中另一种稳压器电路的原理图；
图3是常规的齐纳二极管的结构示意图；
图4是根据本发明一实施方式的用于浮动负电压域的稳压器的电路原理图；
图5是根据本发明另一实施方式的用于浮动负电压域的稳压器的电路原理图。
具体实施方式
下面结合附图，对本发明的具体实施方式进行详细描述，但应当理解本发明的保护范围并不受具体实施方式的限制。
除非另有其它明确表示，否则在整个说明书和权利要求书中，术语“包括”或其变换如“包含”或“包括有”等等将被理解为包括所陈述的元件或组成部分，而并未排除其它元件或其它组成部分。
实施例1
如图4所示，一种用于浮动负电压域的稳压器，包括钳位电路10、源极跟随器M0以及工艺偏差补偿单元20。
其中，钳位电路10连接于浮动电压域的第一电压VDD和第二电压VSS之间，根据外部电路产生的偏置电流I_BIAS，产生钳位电压V_BIAS。需要注意的是，在本实施例中，第二电压VSS能够是正电位(＞0V)、地电位(0V)或者负电位(小于0V)。当第二电压VSS为负电位(小于0V)时，第一电压VDD和第二电压VSS之间形成浮动负电压域。
具体的，钳位电路10包括多个串联的第一分压元件。本实施例中的第一分压元件为NMOS管，分别为NMOS管M1、NMOS管M2～NMOS管M7。NMOS管均采用全隔离工艺，从而可以工作在浮动负电压域的同时保持PSUB电位与隔离环电压的反偏。每个NMOS管的栅极和漏极均短接。其中，NMOS管M1的栅极和漏极短接端与第一电压VDD连接；NMOS管M1的源极与NMOS管M2的栅极和漏极短接端相连；NMOS管M2的源极与NMOS管M3的栅极和漏极短接端相连。依次以上述连接方式，实现NMOS管M1、NMOS管M2～NMOS管M7的串联。最后，NMOS管M7的源极与第二电压VSS连接。在其他实施方式中，第一分压元件的数量并不仅限于此，可以减少也可以增加。
另外，源极跟随器M0与钳位电压V_BIAS和浮动电压域的第一电压VDD相连，用于输出电压VCC。
具体的，本实施例中，源极跟随器M0的栅极用于与钳位电压V_BIAS相连，源极跟随器M0的栅极与NMOS管M1的栅极和漏极短接端连接；源极跟随器M0的源极用于输出电压VCC；源极跟随器M0的漏极用于与浮动电压域的第一电压VDD连接。源极跟随器M0的栅极与浮动电压域的第二电压VSS之间连接有电容C。
本实施例中，电压VCC＝n*VGSO-VGS1O，其中，VGSO为第一分压元件的栅极与源极之间的电压；n为第一分压元件的数量；VGS1O为源极跟随器M0的栅极与源极之间的电压。
如图4所示，工艺偏差补偿单元20用于调节钳位电压V_BIAS以控制电压VCC。本实施例中，工艺偏差补偿单元20包括：采集电路21、一个或多个比较器以及控制电路。
采集电路21连接于浮动电压域的第一电压VDD和第二电压VSS之间，通过镜像偏置电流I_BIAS产生镜像电流I_BIAS’，以产生采样电压Vsense。
具体的，采集电路21包括一个或相串联的多个第二分压元件，第二分压元件与第一分压元件为同种器件。由于本实施例中的第一分压元件为NMOS管，所以第二分压元件也为NMOS管，且每个NMOS管的栅极和漏极均短接，分别为NMOS管M8、NMOS管M9和NMOS管M10。本实施例中，NMOS管M8的栅极和漏极短接端连接第一电压VDD；NMOS管M8的源极连接NMOS管M9的栅极和漏极短接端；NMOS管M9的源极连接NMOS管M10的栅极和漏极短接端；NMOS管M10的源极连接第二电压VSS。在其他实施方式中，第二分压元件的数量也并不仅限于此，可以减少也可以增加。
比较器将采样电压Vsense与对应的基准电压进行比较，以产生对应的输出信号。比较器的数量可以根据需要进行选择，一个或者多个均可。本实施例中，采用了两个比较器COMP1、COMP2，两个比较器COMP1、COMP2的一输入端均连接NMOS管M8的栅极和漏极短接端以获得采样电压Vsense、另一输入端分别对应连接基准电压VREF1、VREF2。
控制电路连接输出信号，用于将第一分压元件短路或者将被短路的第一分压元件复原。
具体的，控制电路包括用于输出一个或多个控制信号的数字逻辑电路Logic以及受对应的控制信号控制进行闭合的一个或多个控制开关。控制开关的数量与比较器的数量相对应。每个控制开关对应的与其中一个第一分压元件连接。
本实施例中，采用两个控制开关SW1、SW2，控制开关SW1的两端与NMOS管M3的漏极和源极连接，控制开关SW2的两端与NMOS管M4的漏极和源极连接。两个比较器COMP1、COMP2获取采样电压Vsense后分别与设定好的基准电压VREF1、VREF2进行比较以输出两个输出信号。数字逻辑电路Logic与两个比较器COMP1、COMP2的输出端连接从而接收两个输出信号。数字逻辑电路Logic接收两个输出信号进行处理后输出两个控制信号signal1、signal2，从而分别对应控制两个控制开关SW1、SW2的断开或闭合。
在本实施例中，第一分压元件受工艺偏差影响时，会使得电压VGSO变化较大。通过镜像电流I_BIAS’流过采集电路21，从而得到采样电压Vsense。采样电压Vsense的高低即可表征该批次芯片的工艺偏差。
当控制开关SW1或控制开关SW2闭合时，上述电压VCC表达式中的n减一；反之，断开时，上述电压VCC表达式中的n加一。当控制开关SW1和控制开关SW2均闭合时，上述电压VCC表达式中的n减二，断开时，上述电压VCC表达式中的n加二。通过此方式，当工艺偏差使得钳位电压V_BIAS偏高时，采样电压Vsense与基准电压VREF1、VREF2的比较结果会使控制开关SW1或控制开关SW2闭合，从而降低电压VCC；反之，断开时，增加电压VCC。从而实现工艺偏差的补偿。
使用的比较器越多，采样的工艺偏差精度越高。例如，使用两个比较器，可以得到低、中、高三种结果，与之对应的两个控制开关有(OFF，OFF)、(OFF，ON)、(ON，ON)三种组合；若使用更多的比较器，可以得到更多的数字逻辑组合。所以在其他实施例中，比较器和对应的控制开关的数量也并不局限与本实施例中所举的数量，可以相应增加或减少；单个控制开关控制的第一分压元件的数量也并不局限于一个。
实施例2
如图5所示，本实施例和实施例1的区别在于，第一分压元件选择了电阻，分别为电阻R4、R5、R6～R10。第二分压元件与第一分压元件为同种器件，所以也同样为电阻，分别为电阻R1、R2和R3。需要说明的是，在其他实施方式中，第一分压元件和第二分压元件的数量并不受限制，数量可以减少也可以增加。
本实施例中，电压VCC＝I_BIAS’*n*R0-VGS10，其中，电阻R4、R5、R6～R10的阻值相同且均为R0，n为电阻的数量；VGS1O为源极跟随器M0的栅极与源极之间的电压。第一分压元件的阻值也容易受工艺偏差影响，从而采用实施例1中的原理对工艺偏差进行补偿。
实施例3
本实施例还提供了一种芯片，包括实施例1或者实施例2中的稳压器。
前述对本发明的具体示例性实施方案的描述是为了说明和例证的目的。这些描述并非想将本发明限定为所公开的精确形式，并且很显然，根据上述教导，可以进行很多改变和变化。对示例性实施例进行选择和描述的目的在于解释本发明的特定原理及其实际应用，从而使得本领域的技术人员能够实现并利用本发明的各种不同的示例性实施方案以及各种不同的选择和改变。本发明的范围意在由权利要求书及其等同形式所限定。

Claims (8)

1.一种用于浮动负电压域的稳压器，其特征在于，包括：
钳位电路，连接于浮动电压域的第一电压VDD和第二电压VSS之间，所述钳位电路包括多个串联的第一分压元件，根据外部电路产生的偏置电流I_BIAS，产生钳位电压V_BIAS；以及
源极跟随器M0，与所述钳位电压V_BIAS和所述浮动电压域的第一电压VDD相连，用于输出电压VCC；
所述稳压器还包括工艺偏差补偿单元，用于调节所述钳位电压V_BIAS以控制所述电压VCC；
所述工艺偏差补偿单元包括：
采集电路，连接于所述浮动电压域的第一电压VDD和第二电压VSS之间，通过镜像偏置电流I_BIAS产生镜像电流I_BIAS’，以产生采样电压Vsense；
一个或多个比较器，将采样电压Vsense与对应的基准电压进行比较，以产生对应的输出信号；以及
控制电路，连接所述输出信号，用于将所述第一分压元件短路或者将被短路的所述第一分压元件复原。
2.如权利要求1所述的用于浮动负电压域的稳压器，其特征在于，所述采集电路包括一个或相串联的多个第二分压元件，所述第二分压元件与所述第一分压元件为同种器件。
3.如权利要求2所述的用于浮动负电压域的稳压器，其特征在于，所述控制电路包括用于输出一个或多个控制信号的数字逻辑电路以及受所述控制信号控制进行断开或闭合的一个或多个控制开关。
4.如权利要求1所述的用于浮动负电压域的稳压器，其特征在于，所述第一分压元件为NMOS管，所述NMOS管的栅极和漏极短接且同时与另一个所述NMOS管的源极相连。
5.如权利要求4所述的用于浮动负电压域的稳压器，其特征在于，所述电压VCC＝n*VGSO-VGS1O，其中，VGSO为所述第一分压元件的栅极与源极之间的电压；n为所述第一分压元件的数量；VGS1O为所述源极跟随器M0的栅极与源极之间的电压。
6.如权利要求1所述的用于浮动负电压域的稳压器，其特征在于，所述第一分压元件为电阻。
7.如权利要求6所述的用于浮动负电压域的稳压器，其特征在于，所述电压VCC＝I_BIAS’*n*R0-VGS10，其中，R0为所述电阻的阻值，n为所述电阻的数量，VGS1O为所述源极跟随器M0的栅极与源极之间的电压。
8.一种芯片，其特征在于，包括如权利要求1～7任一项所述的稳压器。
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