CN113906507A - 用于闪存阵列的智能电荷泵架构 - Google Patents

Abstract

本公开涉及一种非易失性存储器装置和一种用于在所述存储器装置中产生过电压值的方法，所述存储器装置由多个子阵列构成且包括：‑至少一个解码和感测电路***，与每个子阵列相关联；‑电荷泵架构，用于每个子阵列，包括用于增加输入电压值和获得过电压输出值的泵级；‑控制和JTAG接口，在所述存储器装置中；以及‑至少一个寄存器组，耦合至所述电荷泵架构，并由逻辑电路部分驱动以接收至少一激活信号，所述激活信号选择与所述多个子阵列中的一个存储器子阵列相关的特定电荷泵架构。

Description

用于闪存阵列的智能电荷泵架构

技术领域

本发明涉及半导体非易失性存储器装置，尤其涉及一种新的闪存阵列组件，其包括用于与片上***(SoC)装置相关的闪存部分的智能电荷泵架构。

背景技术

闪存是一种非易失性存储器，可以保存存储的数据，而无需定期更新电力。闪存的重要特性在于可以以块为单位进行擦除，而不是一次一个字节。每个可擦除存储块包含多个以行和列的矩阵排列的非易失性存储器单元。每个单元耦合至字线、位线和源线。通过操纵字线、位线和源线上的电压来编程和擦除单元。

闪存装置通常由低电压电源供电，例如1.8伏和/或3.3伏。然而，这种低电压不足以执行阵列中的所有操作。

闪存通常配备电荷泵，用于提高参考电压发生器提供的电压电平；在写入和擦除操作期间，这些增高的电压电平用于存储器单元。

电荷泵是一种外部受控装置，其中将输出与某个参考值进行比较，但允许匹配比较值的比率除外，例如已知的具备用于驱动电容器的二极管和MOSFET的迪克森(Dickson)电荷泵。图1A示出了迪克森正电荷泵的示意图，图1B示出了迪克森负电荷泵的示意图。

操作机制是使用非重叠的两相时钟建立的。目的是使用一个相位将电荷存储在一个电容中，并且使用另一个相位将该电荷转移到另一个电容中。相位的适当调制允许电荷泵将电荷存储在电容中并将其转移到另一个电容中，从而增加相对于参考的等效值。

在第一级，电容器连接在电源两端，将其充电到相同的电压。在第二级，重新配置电路，以使电容器与电源和负载串联。这使负载两端的电压加倍为原始电源电压和电容器电压的总和。较高电压开关输出的脉冲特性通常使用输出电容器来平滑。级数影响电路的最终输出电压。

电荷泵的架构在片上***中嵌入或关联的所有存储器部分中更为重要，其中架构的可靠性和使用电荷泵以获得各种内部电压值的可能性是至关重要的。

附图说明

图1A示出了在半导体存储器装置中使用的具有已知结构的正电荷泵的示意图；

图1B示出了在半导体存储器装置中使用的具有已知结构的负电荷泵的示意图；

图2示出了根据本公开的实施例耦合至非易失性存储器组件的主机装置(例如片上***)的示意图；

图3是与主机装置或SoC结构相关的本公开的存储器组件的示意图，所述存储器组件包括至少一个微定序器和涉及电荷泵的用于编程、读取和擦除阶段的专用电路；

图4是根据本公开的一个实施例的图3的存储器组件的一部分的内部布置示意图；

图5是结合到本公开的存储器组件中的联合测试行动组(JTAG)逻辑结构的示意图；

图6是本公开的存储器组件的智能电荷泵架构的示意图；

图7A是图6所示的电荷泵架构的一部分的更详细的示意图；

图7B是本公开的电荷泵架构的组件的更详细的示意框图；以及

图8示出的是根据JTAG标准协议在多个状态中演进的有限状态机的图。

具体实施方式

非易失性闪存是当今现代电子***，尤其是实时操作***(RTOS)，的基本构建块之一。非易失性闪存的操作由包括嵌入式固件的控制器管理，此类控制器执行所需的写入/读取/擦除操作。

非易失性存储器可以在未通电时保存存储数据来提供持久数据，并且可以包括NAND闪存、NOR闪存、只读存储器(ROM)、电可擦除可编程ROM(EEPROM)、可擦除可编程ROM(EPROM)和电阻可变存储器，诸如相变随机存取存储器(PCRAM)、自选硫族化物存储器、电阻式随机存取存储器(RRAM)、3D XPoint存储器(3DXP)和磁阻式随机存取存储器(MRAM)等。

更具体地，闪存是一种非易失性存储器，其保存存储数据并且其特征在于存取时间非常快。此外，它可以以块为单位进行擦除，而不是一次一个字节。每个可擦除存储块包含多个以行和列的矩阵排列的非易失性存储器单元。每个单元耦合至存取线和/或数据线。

通过操纵存取线和数据线上的电压来编程和擦除单元；为此，存储器组件需要与电源电压相比升高的电压值，因此存储器结构包括用于存储器单元的读取和编程阶段的一个或多个正电荷泵，以及用于存储器单元擦除阶段的负电荷泵。

参考附图，尤其是图2的示例，本文将公开涉及非易失性存储器装置1或组件以及用于此类存储器装置的主机装置10的装置和方法。

主机装置10可以是具有嵌入式存储器组件1的片上***或更复杂的电子装置，包括耦合至存储器装置的***，将参照其它附图在本公开的其它实施例中进行描述。

目前，被称为片上***(SoC)的复杂半导体结构技术提出了至少一个嵌入式非易失性存储器的集成。然而，当光刻节点低于28纳米，特别是将大小提高到高于128兆位时，这种嵌入式存储器正在成为SoC中的大宏，并且越来越难以管理。

本公开提出通过提供耦合至主机装置10或片上***的结构上独立的存储器组件1来提高存储器大小。存储器组件1通过专用于闪存装置的制造技术，被构造为在单个裸片中实现的独立装置。这一存储器部分的大小被扩大到高于256兆位甚至512兆位。

这一非易失性存储器组件1包括闪存单元阵列90和位于存储器阵列周围并且更靠近多个***焊盘的电路***，将在下文公开。这一存储器组件1根据其存储器阵列的大小而具有可变大小，所述存储器阵列的值范围根据用户需要制造为128兆位至512兆位或更大。

更具体地，闪存组件1包括I/O电路5、微定序器3和读出放大器9。

闪存组件1还包括位于阵列***的命令用户接口(CUI)4、电压和电流参考发生器7、电荷泵架构2和解码电路***8。

为了读取所述阵列90的存储器单元，提供了一个专用电路部分，其包括优化的读取有限状态机，用于确保高读取性能，诸如如：分支预测、取/预取、中断管理、纠错等。

为了写入和擦除阵列90的存储器单元，提供了一个专用逻辑电路部分，其包括简化的精简指令集计算机(RISC)控制器或修改有限状态机，或者专用逻辑电路部分是用于处理编程和擦除算法的逻辑电路。

存储器组件1关联并链接到主机装置10，或关联并链接到SoC结构且与所述结构部分重叠，而所述SoC结构的相应半导体区域用于其它逻辑电路，并为所述重叠的结构上独立的存储器部分1提供支持。

SoC结构10与存储器组件1之间的耦合通过将电路布置中互相面对的多个相应焊盘或引脚端子互连来实现，所述电路布置为即使应该修改存储器组件1的大小，也保持焊盘的对齐。

完整起见，应注意存储器组件1可以通过倒装芯片技术或其它耦合技术耦合至SoC或主机结构10。倒装芯片技术也以其缩写C4(可控塌陷芯片连接)为人们所知，它是一种将半导体装置，诸如IC芯片和/或微机电***(MEMS)，与外部电路***互连的方法，所述外部电路***具有已沉积在芯片焊盘上的焊料凸块。在最后的晶片加工步骤中，焊料凸块被沉积在晶片顶侧的芯片焊盘上。为了将芯片安装到外部电路***(例如，电路板或另一个芯片或晶片)，将芯片翻转，使其顶面朝下，并逐一对齐焊盘，使其焊盘与外部电路上的匹配焊盘对齐。然后回流焊料，完成互连。

在本公开的一个实施例中，存储器组件1的焊盘设置是在存储器组件1的表面上实现的。更具体地，焊盘在阵列之上实现，使得当存储器组件1反转时，其焊盘面向SoC结构10的对应焊盘。甚至更大尺寸的存储器组件，只要保持其互连焊盘的位置和错位，也可将其支撑并与SoC结构10的焊盘互连。

在本公开的一个实施例中，电荷泵架构2专门用于与主机或SoC结构10严格关联并且包括JTAG逻辑结构的存储器组件1。

这一闪存组件1使用阵列和逻辑电路部分的互连焊盘来实现与主机装置或SoC结构10的互连。

例如，最终配置可以是面对面互连的SoC/闪存阵列，其具有以直接存储器存取的存储器配置类型连接至SoC的读出放大器，以及用于测试和其它目的的JTAG逻辑结构和控制引脚。

图3示出了本公开的闪存组件1的更详细的示意图，包含：存储器阵列90、微定序器3、控制和JTAG逻辑结构500以及分别用于在编程、读取和擦除阶段管理电荷泵的电路部分20、25和30。

在本公开的实施例中，存储器阵列被构建为子阵列400的集合，如图4的示意图所示。以这种方式，与已知解决方案相比，扇区更小，存取时间显著减少且存储器组件的整体吞吐量得到提高。

每个子阵列400的扫描链连接在一起形成特定的移位寄存器450，以正确测试上述互连。

这一架构的优点是它的可扩展性非常强，并且仅通过镜像子阵列和生成连接，来扩展和/或降低最终装置的密度。

直接存储器存取能够减少SoC在读取数据时可能发生的最终延迟。

在本公开的以下内容中，很明显，与每个子阵列400相关的读出放大器SA的输出由内部电路锁存，以使读出放大器执行进一步的内部读取操作以准备至少128位的第二个半字节或组。这一第二个半字节被传输至闪存阵列的输出，使用时钟信号或附加启用信号将在读出放大器级别读取的内容传输至主机装置或SoC的通道。

每个读出放大器SA直接连接至修改的JTAG单元420，以便将这些修改的Jtag单元和读出放大器集成在单独的输出电路部分中。这使得将存储器阵列的输出传播到SoC的延迟尽可能减少。

图4示出了结合到本公开的存储器组件1中的JTAG逻辑结构500的示意图，所述JTAG逻辑结构使用根据IEEE标准1149.1配置的边界扫描单元。

JTAG逻辑结构是添加到芯片上的特殊接口。根据JTAG的版本，可添加二、四或五个引脚。

连接器引脚为：TDI(测试数据输入)、TDO(测试数据输出)、TCK(测试时钟)、TMS(测试模式选择)和任选的TRST(测试重置)。

TRST引脚是测试逻辑的任选低电平有效复位，通常是异步的，但有时是同步的，具体取决于芯片。如果引脚不可用，则可以通过使用TCK和TMS同步切换到复位状态来复位测试逻辑。需要注意的是，重置测试逻辑并不一定意味着重置任何其它内容。通常有一些特定于处理器的JTAG操作可以重置被调试芯片的全部或部分。

由于只有一条数据线可用，因此协议是串行的。时钟输入位于TCK引脚。一位数据从TDI传入，并在每个TCK时钟上升沿传出到TDO。可以加载不同的指令。典型IC的指令可能会读取芯片ID、采样输入引脚、驱动(或浮动)输出引脚、操纵芯片功能或旁路(从TDI传送到TDO以在逻辑上缩短多个芯片的链)。

与任何时钟信号一样，提供给TDI的数据必须对特定于芯片的相关(此处为上升)时钟沿之前的设置时间和之后的保持时间有效。TDO数据在TCK下降沿之后的某个特定于芯片的时间内有效。

图4和5的示例示出了四个专用测试引脚，即测试数据输入(TDI)、测试模式选择(TMS)、测试时钟(TCK)、和测试数据输出(TDO)，以及一个任选的测试引脚，即测试复位(TRST)。

这些引脚统称为测试存取端口(TAP)。然而，架构500包括有限状态机，称为TAP控制器570，其接收三个信号作为输入：TCK、TMS和TRST。TAP控制器570是16态最终状态机FSM，它控制JTAG逻辑结构500的每一步操作。要执行的每条指令都存储在指令寄存器520中。

图5示出了结合到本公开的JTAG逻辑结构500中的寄存器的组成。边界扫描移位寄存器550以串行模式耦合至TDI引脚，并通过多路复用器560向TDO输出引脚提供输出。

测试时钟TCK通过另一个专用装置输入引脚馈入，操作模式由专用的“测试模式选择”(TMS)串行控制信号控制，两者都应用于TAP控制器570。

然后，由解码器590提供与指令相关的各种控制信号。

指令寄存器(IR)520包括n位(n≥2)，并且被实现以保存每个当前指令。架构包括1位旁路寄存器(图4中未显示)和识别寄存器530。

附加寄存器580用作移位数据寄存器，用于在存储器组件的写入和/或读取阶段与主机装置的核心进行交互。

现在，由TAP控制器570表示的命令用户接口基于IEEE1149和IEEE1532标准，二者实现低信号计数接口，即，TMS、TCK、TDI、TDO和TRST(任选)，它们具有修改每个相关存储器子阵列400的内部内容的能力。

在本公开的一个实施例中，如图6所示，电荷泵架构2具有至少一个寄存器组640和简单的电荷泵逻辑电路660以关联到闪存阵列90，从而获得智能电荷泵架构2。

这种智能电荷泵架构2与闪存阵列90的每个子阵列400相关联。

这种智能电荷泵架构2可以在闪存阵列测试阶段获得巨大收益。它提供所需的所有电压，而无需任何外部支持(即测试机、外部发电机)。

然而，本公开的电荷泵也完全可用于其它不同目的，并且它也可以在存储器阵列90的子阵列400之间共享。

为了充分理解本发明与已知解决方案之间的差异，必须注意的是，在一个独立闪存中，当一次进行单个操作时，常驻微定序器驱动电荷泵的输出电压以驱动阵列内部的正确操作。

相反，根据本公开的实施例，例如图3所示，包括闪存阵列90的存储器组件1的结构与微定序器3相关联，所述微定序器与涉及本公开的电荷泵架构2的专用于编程、读取和擦除阶段的电路部分20、25和30进行信号交换。

多操作闪存阵列90，如结合到存储器组件1中的存储器阵列，将需要多个独立电荷泵2以确保不同块中的不同执行(操作)。相反，在此公开的提供给泵架构2的解决方案，使其能够为存储器阵列上的操作的不同阶段提供所需电压。

并行操作的需要也引起电荷泵架构2操作方法的改变，即它需要一个独立的电荷泵逻辑660来操作，使得特定的微定序器3在存储器阵列90的不同子阵列中驱动高性能操作。

与每个子阵列400相关的泵2可以通过使用微定序器3来配置，如下文所述。

图7B中示出了块780的寄存器的更详细的视图，其中还报告了用于为特定存储器子阵列设置特定泵的寄存器710，或用于达到目标输出电压的目标步骤的寄存器。

非易失性泵地址寄存器720用于为每个子阵列中的每个泵分配寻址方法，即：用于寻址的代码。泵地址寄存器720是泵地址的易失性副本，用于泵操作的独立性。外部FSM和/或RISC可以为这一逻辑提供输入和启动信号，然后等待结果。)

在图6和7A中，用数字650表示通用块，所述通用块包括一个正或负泵链，例如图1A或1B所示。这是因为存储器阵列在执行存储器单元的各种操作中需要正负泵，并且可能发生正负泵必须同时被激活的情况。

配置后，一旦触发(启动或运行信号)有效，泵2(正或负)就可以同时使用。这是因为某些操作(如擦除)同时需要正(闪存单元源极/主体端子)和负(闪存单元门极端子)电压。

还存在信号(pump_halt)，所述信号允许在信号有效时暂停电压演变而在该信号无效时允许重新启动(允许支持某些功能，例如擦除暂停。

为了更好地理解电荷泵架构2的所有特征，有必要解释逻辑电路部分660是如何被馈送以及寄存器组640是如何被认为是JTAG泵寄存器组的。

如在本技术领域中众所周知的，联合测试行动组(JTAG)标准协议提供了一种用于测试印刷电路板上互连的方法，所述方法利用位于装置边界周围的串行移位寄存器在IC级实现。

IEEE标准1149.1通常被称为数字边界扫描，它提供了一种无需使用物理测试探针即可测试板上集成电路之间互连的方法，其中介绍了向装置上的每个引脚添加包括多路复用器和锁存器的边界扫描单元。此外，***编程中采用的另一个标准IEEE1532允许使用JTAG基础结构以可编程和非可编程方式更改组件的内部配置。

图8示出了根据标准IEEE1149.1操作的有限状态机FSM的状态图。这一FSM包括十六个状态，其中两个，即移位指令寄存器(ShiftIR)和移位数据寄存器(ShiftDR)，允许在写入和/或读取阶段与存储器阵列进行交互。有六个“稳定状态”，其中保持TMS稳定可防止状态发生变化。在所有其它状态下，TCK始终更改状态。

图8示意性地示出了作为有限状态机的测试存取端口TAP 800，其处理与集成电路(诸如存储器装置)的测试有关的所有操作。

施加到TMS引脚的逻辑信号“0”和“1”的序列通过边界扫描结构控制芯片架构的操作。

首先要考虑的是，从电路通电时，用编号810指示的测试逻辑复位状态开始。在这一特定状态下，所有边界扫描单元都处于所谓的透明状态，且并行输入PIN在内部连接至并行输出POUT，所有输入引脚都连接至集成电路的核心。

通过驱动适当的逻辑值“1”和“0”的序列作为TMS信号，可以将输出多路复用器设置为将TDI输入移位为获得输出TDO的第一条指令。信号TMS驱动ShiftDr或ShiftIR中的TAPFSM以将TDI和TDO连接至寄存器。

要转移指令，我们需要进入编号830的状态ShiftIR，并且要达到该状态，我们需要应用以下序列：将0设置为TMS并向TCK驱动一个时钟脉冲，然后，达到Run/Idle状态820。

现在从状态820中选择“1”，将其传递到数据寄存器扫描840和指令寄存器扫描845的选择。进一步地，通过TMS上的“0”，可以到达指令寄存器850的捕获阶段。

捕获阶段允许捕捉到图7A中指令寄存器520的最后两个位。捕获意味着使用并行输入来捕获所选寄存器的每个单元中的值。

进一步地，“0”驱动到Shift IR，其允许将输入值TDI传递到输出TDI。在时钟数与寄存器的大小相等之后，输入端的TDI值出现在输出TDO上。

将TMS保持为“0”，可以保持在ShiftIR状态830，以将在TDI引脚上接收到的位移位到输出TDO。

可以在移位所有输入位所需的所有时钟周期内保持该状态830。

在IR 720的位数减一对应的多个时钟周期内，保持在ShiftIR状态830。在序列结束时，达到Exit-1 IR状态855。

从这一跳出状态855，将移动到更新状态860，其驱动“1”TMS，这是新指令生效的时刻。边界扫描单元恢复到测试模式，其中输入引脚与核心电路***隔离。

现在可以通过达到Shift DR状态870将测试向量发送到核心电路***。

数据寄存器的状态类似于指令寄存器的状态。

因此，通过序列1-0-0，可以达到ShiftDR状态870。

通过Capture DR 875，边界扫描单元的第一个多路复用器MO1连接至并行输入PIN，且边界扫描寄存器的所有输入引脚都捕获了它们的输入值。

现在转到Shift DR 870，多路复用器改变其状态，允许捕捉串行输入SIN，并且扫描路径通过边界扫描寄存器从TDI输入移动到输出引脚TDO。

在与边界扫描单元数减一对应的时钟周期数内，电路保持这一状态。但是，边界扫描是可能的数据寄存器之一，通过IR寄存器中的适当指令选择。

当通过Exit-1 DR 880状态并且达到Update DR状态885时，新的测试向量会输出到输出引脚。

序列从更新到捕获重复进行，以允许将新的测试向量引入电路***。

在图8中示意性地示出了寻址特定电荷泵架构2的流程示例，为在不同状态中演进的FSM的示例，如下：

ShiftIR:Pump_Address_Instruction

ShiftDR:Pump_address_shift_in以选择所需泵

ShiftIR:Vo_Target_Instruction

这一最后指令仅加载到选定的泵中。

寻址特定电荷泵架构1的指令流的替代示例如下：

ShiftDR:Vo_target_value移入

ShiftIR:Vo_Target_Step_Instruction

这一最后指令仅加载到选定的泵中。

寻址特定电荷泵架构2的指令流的进一步的示例如下：

ShiftDR:Vo_Target_Step_value移入

ShiftIR:Vo_Target_Size_Instruction

这一最后指令仅加载到选定的泵中。

寻址特定电荷泵架构1的指令流的进一步的示例如下：

ShiftDR:Vo_Target_Size_value移入

ShiftIR:Pump_Service_Instruction

这一最后指令仅加载到选定的泵中。

寻址特定电荷泵架构2的指令流的另一个示例如下：

ShiftDR:Vo_Service_value移入

这一指令可以为电荷泵提供附加信息，即待机信息、测试模式输入等。

寻址特定电荷泵架构1的指令流的又一个示例如下：

Run/Test_Idle

指令开始执行泵和/或为选定的泵强制设置服务寄存器位，所述服务寄存器可在设置run/test_idle位时，确定是否必须运行泵。

正如我们所见，TAP包括测试数据输入和测试数据输出以及时钟信号。更具体地，移位数据寄存器ShiftDR报告TDI与寄存器连接的状态。在该状态下，寄存器内容被传入和/或传出装置。

类似地，移位指令寄存器ShiftIR还报告TDI与寄存器连接的状态。在该状态下指令被加载。

更具体地，移位数据寄存器ShiftDR报告信号TDI与寄存器连接的状态。在该状态下，寄存器内容被传入和/或传出装置。

类似地，移位指令寄存器ShiftIR还报告TDI与寄存器连接的状态。在该状态下指令被加载。

由于主机装置10或SoC内部需要多个核，因此JTAG接口的内部寄存器580必须能够支持地址和数据寄存器。特别地，生成四个地址寄存器(来自每个子阵列400)以填充每个子阵列400的不同地址，并且对于每个子阵列部分，为读取寄存器[0:3]触发四个不同的数据输出。通过将选定的读取寄存器(即名为POU[127:0]的输出)直接连接至主机装置或SoC 10的通道的输入，与SoC进行通信。

这一机制允许为控制器预加载数据，以将延迟时间值减少到非常低。

完整起见，需要注意的是，JTAG状态机可以复位、访问指令寄存器、或访问指令寄存器选择的数据。

要使用JTAG，主机装置通过某种JTAG适配器连接至目标的JTAG信号(TMS、TCK、TDI、TDO等)，这可能需要处理如电平转换和电流隔离等问题。适配器使用某种接口(诸如USB、PCI、以太网等)连接至主机。

通过结合TCK操纵TMS和TDI，并通过TDO(唯一的标准主机侧输入)读取结果，主机装置10与TAP块570进行通信。TMS/TDI/TCK输出转换创建了基本的JTAG通信原语，在该原语上建立有高层协议：

状态切换：其中所有TAP信号都处于相同状态，并且该状态在TCK转换时发生变化。

所以，在基本层面上，使用JTAG涉及读取和写入指令及其相关的数据寄存器，并且有时涉及运行多个测试周期。在这些寄存器后面是JTAG未指定的硬件，其具有受JTAG活动影响的自身的状态。

每个主要输入信号和主要输出信号都补充有称为边界扫描单元的这一多用途存储器元件，所述边界扫描单元实质上是移位寄存器550。

称为“捕获”操作的并行加载操作，使装置输入引脚上的信号值被加载到输入单元中，并且使从核心逻辑传递到装置输出引脚的信号值被加载到输出单元中。

并行卸载操作，称为“更新”操作，使输出扫描单元中已经存在的信号值通过装置输出引脚被传出。根据输入扫描单元的性质，已经存在于输入扫描单元中的信号值将被传递到核心逻辑中。更新操作还允许确认寄存器中的值(即移位引入可以暂停的位)，当在IEEE 1149.1FSM中达到更新状态时，寄存器值是固定的，即它是更新目标寄存器值的锁存信号。

数据还可以在串行模式下在移位寄存器的周围移位，从称为“测试数据输入”(TDI)的专用装置输入引脚开始，并在称为“测试数据输出”(TDO)的专用装置输出引脚处终止。

因此，将称为TDI的边缘连接器输入连接至第一装置的TDI。来自第一装置的TDO被连接至第二装置的TDI，依此类推，创建终止于称为TDO的边缘连接器输出的全局扫描路径。

测试时钟TCK经由另一个专用装置输入引脚馈入，并且操作模式由专用“测试模式选择”(TMS)串行控制信号控制。

在本公开的一个实施例中，TDI和TDO信号用于驱动如图6所示的电荷泵架构2的寄存器组640。

与独立闪存装置的电荷泵的配置相比，本公开提供了几处硬件修改，特别是：

·通过提供寄存器组640和逻辑电路部分660将电荷泵转换为智能子***；

·产生具有适当形状(即如泵链部分650的Vo输出值的阶梯幅度和大小)的适当输出电压，且生成步骤时有适度的延迟；

·与JTAG协议的整合；

·将可编程地址分配给电荷泵架构2以允许识别闪存阵列90的每个不同子阵列400的不同泵；

·在寄存器组640中提供至少一对使用TDI/TDO逻辑互连的寄存器：

-地址寄存器，用于驱动特定子阵列的特定泵；和

-阶梯寄存器的幅度，用于定义Vo值的步进大小。

本公开的一个实施例涉及一种电荷泵架构，用于以多个子阵列构成的存储器装置，所述架构包括：

-级链，用于增加输入电压值并获得过电压输出值；

-至少一个寄存器组640，耦合至所述级链650并由逻辑电路部分660驱动，以接收至少一个激活信号，所述激活信号选择与存储器子阵列相关的特定电荷泵架构。

寄存器组640包括至少一对寄存器：一个用于激活与存储器子阵列400相关的特定电荷泵架构2，另一个用于定义泵输出电压的值。

此外，寄存器组640包括JTAG有限状态机，如图7A所示，编号750。

逻辑电路部分660选择并激活通过寄存器组640的存储器阵列90的每个子阵列400的对应泵链650，从而不仅选择泵而且选择其活动。因此，如果要求泵架构为读取阶段提供适当的过电压值，则逻辑电路部分660将选择读取阶段中涉及的子阵列的泵。

类似地，如果要求泵架构为写入阶段提供适当的过电压值，则逻辑电路部分660将选择过电压值和写入阶段中涉及的子阵列400的泵的数量和位置。

再者，如果要求泵架构2为擦除阶段提供适当的过电压值，则逻辑电路部分660将选择过电压值和擦除阶段中涉及的子阵列的泵的数量和位置。

或者，上述地址寄存器是锁定表，用于记录被要求处理闪存阵列90上的特定操作活动的泵的质量和位置。因此，存在用于读取或擦除阶段的泵和用于写入阶段的泵，并且逻辑电路部分660仅通过选择逻辑值来选择和激活相应的泵。

还应该考虑的是，在擦除阶段不执行读取阶段，因此不需要特定的泵架构来同时读取和擦除，而电荷泵架构1的多用途结构同时用于读取和擦除阶段，其显然是以适当的方式驱动以获得对相应存储器子阵列的特定操作所需的过电压值。

更具体地，擦除操作在3个宏步骤中完成：

1)预编程阶段：对选定块的所有单元进行编程；

2)擦除脉冲；

3)验证，使用边缘参考电压的读操作来保证可靠性；

重复循环(2)和(3)直到块被擦除或达到预定义的超时。如果达到超时，擦除的结果为失败。

激活泵架构1，同时存储器阵列的控制器处理其它活动，例如准备专用于读取和/或写入阶段的电路部分。因此，泵架构1将在控制器处理其它活动的时间范围内达到所需的过电压值。

在下文中，参考如图7A公开了与本公开的电荷泵相关的电路结构的进一步的特征，其中图7A示意性地示出了寄存器组580的基本内部结构。

有限状态机750双向连接至泵链650以施加适当的输入参考电压值Vin和相位调制，并调节输出的适当值Vout。

甚至这一状态机750也可被认为是JTAG状态机。虽然，泵FSM 750与先前公开的JTAG FSM接口，但它作为一种逐步逻辑以不同的方式工作，以通过比较来进行调节和维护。

有限状态机750还与一组寄存器780双向连接，寄存器各自包括电荷泵架构2应实现的目标值，例如：目标输出电压、输出电压达到其值的目标时间和一些其它寄存器的状态。

参考图7B所示的块780的寄存器的更详细的视图，如已经指出的，寄存器710用于为特定存储器子阵列设置特定泵，或为达到目标输出电压的目标步骤设置寄存器，非易失性泵地址寄存器720用于为每个子阵列中的每个泵分配寻址方法，即：用于寻址的代码，泵地址寄存器720是泵地址的易失性副本，用于泵操作的独立性，外部FSM和/或RISC向该这一逻辑提供输入和启动信号，然后等待结果)。

在任何情况下，块780的所有寄存器都可以根据TDI输入信号的值来选择。更具体地，内容由TDI信号加载，而寄存器被寻址以驱动TMS信号在JTAG有限状态机中移动。

逻辑电路部分660负责运行正确的相位序列以匹配JTAG泵寄存器780中所需的设置并报告状态。逻辑电路部分660链接到JTAG状态机的run/test_idle状态。

逻辑电路部分660还负责更新寄存器组780中的状态，并且如果需要，还负责更新微定序器3的直接信号。

更具体地，电荷泵的逻辑电路部分660应允许以下设置：

·持续步长大小，用以定义必须保持某个电压的时间；

·目标最终电压：即Vo目标电压的值；

·专用硬件，就电荷泵架构所涉及的硬件部分的定义而言：

-开始操作，当达到run/test_idle时；

-向微定序器提供反馈；

-在不使用的情况下禁用泵以使功耗最小化。

本公开的电荷泵架构2由内部微定序器3(也就是闪存控制器)驱动。微定序器3正确配置泵块，然后，一旦泵被启动(运行)信号触发，它们就会通过与固有参考进行比较实现所请求的Vout电压形状，并等待状态以达到最终电压，这是因为泵内部有一个或多个需要参考电压值的电压调节器，如图7A所示，泵可能包括调节器，所述调节器实现了一种涉及高电压值(正或负)的D/A转换器。

逻辑电路部分660进一步地负责运行正确的相位序列以匹配JTAG泵寄存器中所需的设置并报告状态。

电荷泵逻辑链接到JTAG状态机的run/test_idle状态。

电荷泵逻辑还负责更新寄存器中的状态，并且如果需要，还负责更新微定序器的直接信号。

本公开所提出的电荷泵架构允许寻址闪存阵列90的不同子阵列中的多操作。

此外，新的泵架构允许在不同情况下使用JTAG协议来驱动电荷泵，例如：

-用于执行；

-用于测试；

-用于现场故障分析。

本公开的电荷泵架构的优势是：提供独特的电荷泵设计并减少验证时间和设计时间。

此外，由于智能和寄存器，它是一个可重复使用的块。

电荷泵架构的完全可重用性提供了进一步的优势，所述架构可用于不同目的并可在存储装置的子阵列之间共享。

Claims (25)

1.一种电荷泵架构，用于以多个子阵列构成的存储器装置，所述架构包括：

-泵级链，用于增加输入电压值并获得过电压输出值；和

-至少一个寄存器组，耦合至所述泵级链并由逻辑电路部分驱动以接收至少一个激活信号，所述激活信号选择与所述多个子阵列中的一个存储器子阵列相关的特定电荷泵架构。

2.根据权利要求1所述的电荷泵架构，其中，所述寄存器组包括至少一个第一寄存器，用于激活与存储器子阵列相关的所述特定电荷泵架构；和第二寄存器，用于定义泵输出电压的值。

3.根据权利要求1所述的电荷泵架构，其中，所述寄存器组包括联合测试行动组(JTAG)有限状态机。

4.根据权利要求3所述的电荷泵架构，其中，所述有限状态机双向连接至所述泵级链以施加输入参考电压Vin的适当值并调节输出Vout处的适当值。

5.根据权利要求3所述的电荷泵架构，其中，所述逻辑电路部分链接到所述JTAG状态机的run/test_idle状态。

6.根据权利要求5所述的电荷泵架构，其中，所述寄存器组的寄存器可根据JTAG协议的TDI输入信号的值来选择，内容由TDI信号加载，而寄存器被寻址以驱动TMS信号在JTAG有限状态机中移动。

7.根据权利要求5所述的电荷泵架构，其中，所述寄存器用于将泵架构与特定存储器子阵列相关联，从而至少用于为读取和写入阶段提供过电压值。

8.根据权利要求1所述的电荷泵架构，其中，所述寄存器组的所有寄存器的内容都是可编程的。

9.根据权利要求1所述的电荷泵架构，其中，在所述寄存器组中包括非易失性泵地址寄存器，用于为每个子阵列中的每个泵分配代码以供寻址。

10.一种非易失性存储器装置，由多个子阵列构成，包括：

-至少一个解码和感测电路***，与每个子阵列相关联；

-电荷泵架构，用于每个子阵列，包括用于增加输入电压值和获得过电压输出值的泵级；

-控制和JTAG接口，在所述存储器装置中；以及

-至少一个寄存器组，耦合至所述电荷泵架构，并由逻辑电路部分驱动以接收至少一个激活信号，所述激活信号选择与所述多个子阵列中的一个存储器子阵列相关的特定电荷泵架构。

11.根据权利要求10所述的非易失性存储器装置，其中，所述寄存器组包括至少一个第一寄存器，用于激活与存储器子阵列相关的特定电荷泵架构；和第二寄存器，用于定义泵输出电压的值。

12.根据权利要求10所述的非易失性存储器装置，其中，所述寄存器组包括JTAG有限状态机。

13.根据权利要求12所述的非易失性存储器装置，其中，所述有限状态机双向连接至所述泵级链以施加输入参考电压Vin的适当值并调节输出Vout处的适当值。

14.根据权利要求12所述的非易失性存储器装置，其中，所述逻辑电路部分链接到所述JTAG状态机的run/test_idle状态。

15.根据权利要求12所述的非易失性存储器装置，其中，所述寄存器组的寄存器可根据JTAG协议的TDI输入信号的值来选择，内容由TDI信号加载，而寄存器被寻址以驱动TMS信号在JTAG有限状态机中移动。

16.根据权利要求12所述的非易失性存储器装置，其中，所述有限状态机还与一组寄存器双向连接，且每个寄存器包括电荷泵架构的目标值。

17.根据权利要求16所述的非易失性存储器装置，其中，所述目标值包括在包含至少一个目标输出电压和至少一个达到所述输出电压的目标时间的组中。

18.根据权利要求10所述的非易失性存储器装置，其中，所述寄存器组的所述寄存器的内容是可编程的。

19.根据权利要求10所述的非易失性存储器装置，其中，在所述寄存器组中包括非易失性泵地址寄存器，用于为每个子阵列中的每个泵分配代码以供寻址。

20.一种用于在存储器装置中生成过电压值的方法，所述存储器装置由多个子阵列构成并包括至少一个微定序器和电荷泵架构，所述方法包含：

-为与每个不同子阵列相关的每个电荷泵架构分配可编程地址；

-提供接收至少一个激活信号的逻辑电路部分，所述激活信号选择与所述多个子阵列中的一个存储器子阵列相关的特定电荷泵架构；

-为将在所述存储器子阵列上执行的读取、擦除或写入操作选择电荷泵架构；以及

-所述激活信号选择集成在JTAG协议中的特定电荷泵架构。

21.根据权利要求20所述的方法，其中，提供了JTAG寄存器，用于为与每个不同子阵列相关的每个电荷泵架构分配可编程地址。

22.根据权利要求20所述的方法，其中，所述逻辑电路部分还定义了泵输出电压的值。

23.根据权利要求21所述的方法，其中，所述JTAG寄存器包括JTAG有限状态机。

24.根据权利要求21所述的方法，其中，所述JTAG有限状态机双向连接至所述电荷泵架构的泵级链以施加输入参考电压Vin的适当值并调节输出Vout处的适当值。

25.根据权利要求21所述的方法，其中，所述逻辑电路部分链接到所述JTAG状态机的run/test_idle状态。

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