CN113906403B - 具有决策反馈均衡的串行数据接收器 - Google Patents

Abstract

一种装置，该装置包括第一接收器电路和第二接收器电路以及决策电路。第一接收器电路被配置为从被包括在输入信号中的多个输入数据符号中的特定输入数据符号生成第一数据符号。第二接收器电路被配置为从特定输入数据符号生成第二数据符号。决策电路被配置为使用一个或多个先前输出数据符号的相应值来选择第一数据符号或第二数据符号作为当前输出数据符号。响应于连续输入数据符号之间的值的变化，第一接收器电路和第二接收器电路被配置为利用具有不同持续时间的相应数据有效窗口生成第一数据符号和第二数据符号。

Description

具有决策反馈均衡的串行数据接收器

技术领域

本文所述的实施方案涉及集成电路领域，并且更具体地涉及集成电路中的串行通信电路。

背景技术

计算机***或集成电路，诸如片上***(SoC)，可包括用于与其它IC通信的一个或多个接口。例如，SoC可包括用于与动态随机存取存储器(DRAM)模块通信的双数据速率(DDR)接口。由于访问时间可直接影响SoC的性能，因此期望尽可能快地在SoC与DRAM模块之间传输数据。因此，DDR接口可被设计用于高数据传输频率。

结合对高性能计算机***的期望，移动计算设备的盛行驱动了对低功率计算***的期望，低功率计算***包括在较低电压电平下操作的低功率DDR接口。为了接收高速/低压信号，可采用差分放大器。用于从DDR DRAM模块接收信号的差分放大器还可利用偏置电压发生器和参考电压发生器。然而，此类电路可消耗非期望大小的功率，从而导致移动计算设备中的电池寿命降低。

发明内容

广义地讲，设想了一种***、一种装置和一种方法，其中该装置包括第一接收器电路和第二接收器电路以及决策电路。第一接收器电路可被配置为从被包括在输入信号中的多个输入数据符号中的特定输入数据符号生成第一数据符号。第二接收器电路可被配置为从特定输入数据符号生成第二数据符号。决策电路可被配置为使用一个或多个先前输出数据符号的相应值来选择第一数据符号或第二数据符号作为当前输出数据符号。响应于连续输入数据符号之间的值的变化，第一接收器电路和第二接收器电路可被配置为利用具有不同持续时间的相应数据有效窗口生成第一数据符号和第二数据符号。

在另一示例中，为了生成第一数据符号，第一接收器电路可具有比第二接收器电路的第二输入电压脱扣点(trip point)低的第一输入电压脱扣点。在一个示例中，为了设置第一输入电压脱扣点，第一接收器电路包括耦接在第一输出节点与接地参考节点之间的第一多个跨导设备。在另一示例中，为了设置第二输入电压脱扣点，第二接收器电路可包括耦接在第二输出节点与功率信号之间的第二多个跨导设备。

在实施方案中，第一接收器电路和第二接收器电路可被进一步配置为基于控制信号启用第一多个跨导设备和第二多个跨导设备中的相应一个，使得当控制信号被断言(assert)时，降低第一输入电压脱扣点并且升高第二输入电压脱扣点。在一个示例中，第一接收器电路和第二接收器电路可被进一步配置为生成第一数据符号和第二数据符号，使得当输入信号从逻辑低转换到逻辑高时，第一数据符号的数据有效窗口比第二数据符号的数据有效窗口长，并且当输入信号从逻辑高转换到逻辑低时，第二数据符号的数据有效窗口比第一数据符号的数据有效窗口长。

附图说明

下面的详细描述参照附图，现在对这些附图进行简要说明。

图1示出了接收器***的实施方案的框图。

图2示出了在接收器电路中使用的反相级的实施方案的两个电路图。

图3示出了与使用单个输入电压脱扣点的接收器***的实施方案相关联的波形的两个图表。

图4示出了与使用两个输入电压脱扣点的接收器***的实施方案相关联的波形的两个图表。

图5示出了使用图1所示的接收器***的计算***的框图。

图6示出了用于操作具有两个接收器电路的接收器***的方法的实施方案的流程图。

图7示出了用于设置接收器***中两个接收器电路中的每个接收器电路的输入电压脱扣点的方法的实施方案的流程图。

图8示出了包括接收器***的计算机***的实施方案的框图。

图9示出了根据一些实施方案的描绘示例性计算机可读介质的框图。

尽管本公开容易作出各种修改形式和替代形式，但附图中以举例的方式示出并将在本文中详细描述其具体实施方案。然而，应当理解，附图及具体实施方式并非旨在将本公开限制于例示的特定形式，而正相反，其目的在于覆盖落在由所附权利要求书限定的本公开的实质和范围内的所有修改形式、等同形式和替代形式。如在整个本专利申请中所使用的那样，以允许的意义(即，意味着具有可能性)而非强制的意义(即，意味着必须)使用字词“可”。类似地，字词“包括”意味着包括但不限于。

各种单元、电路或其他部件可被描述为“被配置为”实行一个或多个任务。在此类上下文中，“被配置为”是一般意味着“具有”在操作期间实行一个或多个任务的“电路”的结构的宽泛表述。如此，即使在单元/电路/部件当前未接通时，单元/电路/部件也可被配置为执行任务。通常，形成与“被配置为”对应的结构的电路可包括硬件电路。类似地，为了描述中方便，可将各种单元/电路/部件描述为执行一个或多个任务。此类描述应当被解释为包括短语“被配置为”。表述被配置为执行一项或多项任务的单元/电路/部件明确地旨在对该单元/电路/部件不援引对35U.S.C.§112第f段的解释。更一般地，对任何元件的表述都明确旨在不调用35U.S.C.§112第f段针对该元件的解释，除非特别表述了“用于……的装置”或“用于……的步骤”的语言。

如本文所用，术语“基于”用于描述影响确定的一个或多个因素。此术语不排除可能有附加因素可影响确定。也就是说，确定可仅基于指定的因素或基于所指定的因素及其他未指定的因素。考虑短语“基于B确定A”。此短语指定B是用于确定A的因素或者B影响A的确定。此短语并不排除A的确定也可基于某个其他因素诸如C。该短语还旨在涵盖A仅基于B来确定的实施方案。短语“基于”因此与短语“至少部分地基于”是同义的。

具体实施方式

高速串行通信电路可以在集成电路(IC)中用于各种接口，诸如以太网接口、通用串行总线(USB)接口、串行AT附加装置(SATA)接口和双数据速率(DDR)接口。在一些设计中，可并行使用多个串行通信电路，以通过经由每个串行通信电路发送数据字(在本文中称为数据符号)中的一个位来进一步增大数据传输速度。

为了改善跨通信信道的高速串行数据通信的数据速率，可以在串行接收器电路中实施决策反馈均衡(DFE)，以减弱来自先前接收到的数据符号的持久影响以及来自通信信道本身的物理特性的影响。发射器电路与接收器电路之间的连接的各种特性，例如导线的长度、导线的阻抗、与其它附近导线的电磁耦合等，可以确定先前数据符号对当前数据符号的影响的大小。例如，在导线上表示为高电压电平的逻辑高数据符号可以使在导线上由低电压电平表示的后续逻辑低数据符号具有比当第一数据符号为逻辑低时的电压电平高的电压电平。在各种情况下，给定数据符号的电压电平的影响可持续存在于导线上的一个、两个或更多个后续数据符号上。

为了减轻由于通信信道的物理特性而可能发生的位错误，一些通信***可使用差分放大器来接收输入信号并且基于输入信号生成数据符号流。另外，这些通信***还可将偏置电压发生器以及参考电压发生器与差分放大器结合使用。这些差分放大器可消耗相对较高量的功率，并且可以随着数据速率增大而增加位错误率。因此，期望具有改善位错误率的低功率选项。

提出了用于接收串行数据输入信号的装置和方法的实施方案。装置包括至少两个接收器电路。第一接收器电路被配置为响应于检测到输入信号上的特定状态而扩展第一数据符号的数据有效窗口。第二接收器电路被配置为响应于检测到输入信号上的不同状态而扩展第二数据符号的数据有效窗口。来自第一接收器和第二接收器的数据符号由决策电路接收，该决策电路基于至少一个先前确定的输出数据符号选择两个接收到的数据符号中的一个数据符号，并且使用所选数据符号来确定下一个输出数据符号。使用此设备可例如通过增加所接收的输入信号的有效数据眼的宽度来改善从所接收的输入信号采样的数据有效窗口。这些改进的数据窗口能够在输入信号上支持更快的数据传输速率和/或较低的电压电平，而位错误率很少或没有增加。

图1中示出了接收器***的实施方案的框图。接收器***100可被包括在集成电路(IC)中作为通信接口的一部分，例如存储器接口，诸如LPDDR3、LPDDR4、Wide I/O n和高带宽存储器(HBM)。因此，接收器***100可表示用于组合形成数据字的多个比特流中的一个串行比特流的接收器信道。在各种实施方案中，接收器***100可用于与另一封装中的IC、同一封装中的另一裸片上的IC或同一IC内的其它电路通信。如图所示，接收器***包括第一接收器电路101和第二接收器电路103，两者耦接到决策电路110。

输入信号120由接收器***100接收并且被发送到第一接收器电路101和第二接收器电路103两者。如图所示，第一接收器电路101被配置为从包括在输入信号120中的输入数据符号121中的相应输入数据符号生成第一数据符号123。以类似的方式，第二接收器电路103被配置为从输入数据符号121中的相应输入数据符号生成第二数据符号125。第一接收器电路101和第二接收器电路103被进一步配置为生成第一数据符号123和第二数据符号125，使得当输入信号120从一个逻辑状态转换到另一个逻辑状态时，给定的第一数据符号的数据有效窗口比对应的第二数据符号的数据有效窗口长。类似地，当输入信号120上发生不同逻辑转换时，给定的第二数据符号的数据有效窗口比对应的第一数据符号的数据有效窗口长。

如本文所用，“数据符号”是指输入节点处的特定电压电平，该特定电压电平表示一个或多个信息位的相应值。在一些实施方案中，一个位可以由单个节点上的电压电平表示，使得高于阈值电压电平的电压电平对应于逻辑高值或“1”，并且低于阈值电压电平的电压电平对应于逻辑低值或“0”。在其它实施方案中，一对输入节点可用于接收两个输入信号以确定单个位的值，例如差分信号。差分信号在数据符号中使用不同的电压电平来确定数据值。例如，当第一输入节点的第一电压电平高于阈值电压并且第二输入节点的第二电压电平低于阈值电压时，该位具有逻辑高值，反之亦然。如果两个输入节点上的电压电平高于或低于阈值电平，则数据无效。

决策电路110被配置为从第一数据符号123或第二数据符号125选择特定数据符号作为输出数据符号127中的对应一个输出数据符号。为了从第一数据符号123或第二数据符号125选择给定数据符号，决策电路110使用来自输出数据符号127中的一个或多个先前数据符号的相应值。使用先前选择的数据符号来选择当前数据符号在本文中称为决策反馈均衡(DFE)。DFE是在已知输入节点的当前电压电平可能受输入节点上的先前电压电平影响的基础上进行的。如前所述，发射器电路与接收器电路之间的连接的特性可以确定一个或多个先前所接收的数据符号对当前数据符号的影响的大小。

例如，输入信号120可包括输入数据符号121a、121b和121c。在此示例中，输入数据符号121具有两个逻辑状态即逻辑高和逻辑低中的一者，每个逻辑状态对应于输入信号120的特定特性的特定状态(特定状态是例如电压电平或电流量)。然而，在其它实施方案中，可以通过使用附加电压电平和/或差分信号来包括附加逻辑状态。当顺序数据符号对不同逻辑状态(或值)进行编码时，输入信号上的电压电平的转换可以在顺序数据符号之间发生。例如，第一电压电平转换发生在输入数据符号121a和121b之间，并且第二电压电平转换发生在输入数据符号121b和121c之间。如图所示，第一接收器电路101为输入数据符号121a和121c生成更宽的数据符号，而第二接收器电路为输入数据符号121b生成更宽的数据符号。然而，如果几个连续数据符号具有相同的值(即，在特定数据符号之前和之后没有发生转换)，则第一接收器电路101和第二接收器电路103都可以生成相同长度的相应第一数据符号和第二数据符号。当输入信号120上发生转换时，可以增大有效数据窗口。

基于先前所接收的数据符号的数据值，如果先前输出数据符号127(例如，输出数据符号127b)的值指示输入数据符号121b将倾向于将输入信号120拉至第一电压电平，则决策电路110可以从第一接收器电路101(例如，第一数据符号123c)选择数据符号。以类似的方式，如果先前输出数据符号127(例如，输出数据符号127a)的值指示输入数据符号121a将倾向于将输入信号120拉至第二电压电平，则决策电路110可以从第二接收器电路103(例如，第二数据符号125b)选择数据符号。

换句话说，决策电路110可以基于输出数据符号127a的数据值来确定输入节点的电压电平可偏斜到第二电压电平。响应于该确定，第二数据符号125b选自第二数据符号125以补偿偏斜到第二电压电平，从而当输入数据符号121b转换时增大数据有效窗口。然而，如果输入数据符号121b不转换，则第二数据符号125b将保持与第二数据符号125a相同的逻辑状态。当信号转换发生在可能受先前数据符号影响干扰的输入信号120上时，决策电路110被配置为选择在较长时间段内有效的数据符号。较长的数据有效窗口可以增加接收器***100中的采样电路用于检测数据符号的正确值的时间量。因此，较短的数据有效窗口可能导致较高的位错误率，因为在较短的数据有效窗口中可能更难以设置数据选通的定时。

如本文所用，“数据有效窗口”是指输入信号的特性达到并保持在与数据符号的特定值对应的特定状态中的时间量。例如，如果高电压电平对应于逻辑高数据值，则给定数据符号的数据有效窗口是输入信号的电压电平保持高于用于检测逻辑高电压的阈值电压的时间量。如果逻辑高数据值发生在三个连续数据符号上，则中间数据符号可以具有跨越数据符号的整个长度的数据有效窗口。相比之下，如果第二数据符号具有逻辑低数据值，而第一数据符号和第三数据符号具有逻辑高数据值，则可以将数据有效窗口减小一定的时间量，该时间量是输入信号的电压电平在高电压电平与阈值电压之间转换以检测逻辑低电压电平时所花费的时间量。

需注意，图1中所示的接收器***100仅为一个示例。图1的图示经简化以突出与本公开相关的特征结构。各种实施方案可以包括电路块的不同配置，包括附加电路块，诸如例如附加功率采样电路。

图1中所示的接收器***示出为具有两个接收器电路。这些接收器电路可以根据各种设计技术来实现。图2中示出了此类设计的特定示例。如图所示，示出了可以在接收器电路中使用的反相级的实施方案。反相级210包括六个跨导设备Q201-Q206和反相器电路(INV)227和229。在输入节点221上接收输入信号，并且在输出节点222上生成输出信号。反相级220还包括六个跨导设备Q211-Q216，并且在输入节点223上接收输入信号并在输出节点224上生成输出信号。示出了第一接收器电路101和第二接收器电路103的实施方案，该第一接收器电路和第二接收器电路包括反相级210和反相级220的布置。

为了调整有效窗口的持续时间，第一接收器电路101和第二接收器电路103可以采用各种技术。例如，这些接收器电路可以采用不同的脱扣点。提高脱扣点的电平可以增加逻辑低数据有效窗口的长度并减小逻辑高数据有效窗口的长度，并且当降低脱扣点的电平时，情况相反。

如图所示，第一接收器电路101和第二接收器电路103接收输入信号120并且被配置为当输入信号120的电压电平大于其相应脱扣点时生成逻辑高输出，并且当输入信号120的电压电平小于其相应脱扣点时生成逻辑低。在其相应的输入节点上，第一接收器电路101使用比由第二接收器电路103使用的第二脱扣点电平低的第一脱扣点电平。第一接收器电路101使用反相级220作为第一反相级，然后使用反相级210作为第二反相级。第二接收器电路103与之相反，它使用反相级210作为第一反相级，然后使用反相级220作为第二反相级。相应的第一脱扣点电平和第二脱扣点电平由相应的第一反相级确定，第一脱扣点电平由反相级220确定，并且第二脱扣点电平由反相级210确定。下面在图3和图4的描述中提供了脱扣点电平如何影响有效数据窗口的附加细节。

反相级210在输出节点222上生成电压，该输出节点上的逻辑电压电平与输入节点221上的电压电平互补。当输入节点221上的电压电平高于第二脱扣点时，反相级210在输出节点222上生成逻辑低电压电平，并且相反地，当输入节点221上的电压电平低于第二脱扣点时，在输出节点222上生成逻辑高电压电平。为了设置第二脱扣点，如图所示，反相级210包括耦接在输出节点222与接地参考节点之间的多个p沟道金属氧化物半导体(PMOS)晶体管(Q202-Q206)和耦接在输出节点222与功率节点之间的n沟道金属氧化物半导体(NMOS)晶体管(Q201)之间。尽管在所示实施方案中使用NMOS和PMOS晶体管，但在其它实施方案中，可以使用任何合适类型的互补跨导设备。

Q201与Q202耦接以形成反相器电路。如果忽略Q203-Q206，则由Q201与Q202形成的电路将在输出节点222上生成对输入节点221上的逻辑电平的补偿。当输入节点221上的电压电平朝向Q201的阈值电压增大时，NMOS Q201在输出节点222与接地参考节点之间传导增加的电流量。当输入节点221上的电压电平朝向Q202的阈值电压减小时，PMOS Q202在功率节点与输出节点222之间传导增加的电流量。如果Q201与Q202大小类似，则第二脱扣点电平可大约等于功率节点电压电平的一半。

添加Q204和Q206，从而通过增加电流路径的数量增大输出节点222与功率节点之间的电流来将第二脱扣点调整到较低电压电平。假设Q202、Q204和Q206大小类似，则对于输入节点221上的相同电压电平，在功率节点与输出节点222之间传导的电流量是原来的三倍。为了允许可调的第一脱扣点，添加Q203和Q205以分别选择性地启用通过Q204和Q206的电流路径。控制信号235和236分别确定Q203和Q205是否导通，从而导致通过Q204和Q206的对应路径被启用。

当控制信号235和236被解除断言(逻辑低)时，Q203和Q205的控制端子分别由反相器电路(INV)227和229驱动到高。来自INV 227和229的高逻辑电平高于Q203和Q205的阈值电压，从而禁用它们，从而阻断流通过Q204和Q206的电流。反相级210可被配置用于其可能的脱扣点中的最低的一个脱扣点，其中控制信号235和236被解除断言。对控制信号235进行断言导致INV 227将逻辑低施加于Q203的控制栅极，从而导通Q203并且使电流能够基于输入节点221上的电压电平流动通过Q204。反相级210现在具有两个PMOS晶体管，其提供从输出节点222到功率节点的电流路径，而Q201提供从输出节点222到接地参考节点的唯一电流路径。由于与将电流从输出节点222汇聚到接地参考节点的能力相比，反相级210将电流从功率节点输入到输出节点222的能力增加，因此第二脱扣点的电平增大。对控制信号236而不是控制信号235进行断言可以产生第二脱扣点的类似电平。对控制信号235和236两者进行断言提供从功率节点到输出节点222的三个路径，从而进一步增大第二脱扣点的电平。

反相级220类似于反相级210，不同的是逻辑是相反的，从而导致当控制信号235和/或236被断言时，第一脱扣点降低。反相级220被配置为生成逻辑电压电平，该逻辑电压电平与在输入节点223上检测到的逻辑电平互补。以与反相级210类似的方式，当输入节点223上的电压电平高于第一脱扣点时，反相级220在输出节点224上生成逻辑低电压电平。当输入节点223上的电压电平低于第一脱扣点时，反相级220在输出节点224上生成逻辑高电压电平。

为了设置第一脱扣点，如图所示，反相级220包括耦接在输出节点224与接地参考节点之间的多个NMOS晶体管(Q212-Q216)和耦接在输出节点224与功率节点之间的PMOS晶体管(Q211)。Q211和Q212耦接以形成类似于Q201和Q202的反相器电路。包括Q213和Q215，从而通过增加电流路径的数量增大输出节点224与接地参考节点之间的电流来将第一脱扣点调整到较高电压电平。假设Q212、Q213和Q215具有类似的特性，则对于输入节点223上的相同电压电平，在输出节点224与接地参考节点之间传导的电流量是原来的三倍。

添加Q214和Q216以分别选择性地启用通过Q213和Q215的电流路径，从而允许调整第一脱扣点。控制信号235和236分别确定Q214和Q216是否导通，从而导致通过Q213和Q215的对应路径被启用。如上针对反相级210所述，控制信号235和236可被选择性地断言，以将第一脱扣点从最高设置(控制信号235和236均被解除断言)调整到最低设置(控制信号235和236均被断言)。通过对控制信号235和236中的一者进行断言，反相级210的第二脱扣点可具有比反相级220的第一脱扣点高的电压电平。

如图所示，第一接收器电路101和第二接收器电路103各自包括反相级210和反相级220的一个实例。由于反相级210和220两者生成其相应输入的互补输出，因此第一数据符号和第二数据符号123和125被生成为具有与输入信号120的检测到的逻辑电平对应的逻辑状态。

在第一接收器电路101中，反相级220接收输入信号120，并且基于输入信号120的所确定的电压电平生成互补信号230。反相级220将互补信号230发送到反相级210。反相级210基于互补信号230的所检测到的逻辑电平生成第一数据符号123。反相级220的较低脱扣点可以使第一接收器电路101能够比反相级210检测到输入信号120的上升转换更快地检测到该上升转换。由于互补信号230响应于输入信号120的上升转换而具有下降转换，因此反相级210的较高脱扣点可以比反相级220更快地检测到该下降转换。这些脱扣点电平可以导致第一接收器电路101生成第一数据符号123，当输入信号120从逻辑低转换到逻辑高时，该第一数据符号与从逻辑高转换到逻辑低相比具有更长的数据有效窗口。

在第二接收器电路103中，反相级210接收输入信号120，并且基于输入信号120的所确定的电压电平生成互补信号232。互补信号232被发送到生成第二数据符号125的反相级220。反相级210的第二脱扣点的较高电平可以使第二接收器电路103能够比反相级220更快地检测到输入信号120的下降转换，从而生成第二数据符号125，当输入信号120从逻辑高转换到逻辑低时，该第二数据符号与从逻辑低转换到逻辑高相比具有更长的数据有效窗口。

通过调整第一接收器电路101和第二接收器电路103的脱扣点的电平，使用电路诸如反相级210和反相级220可以调整第一数据符号123和第二数据符号125的数据有效窗口。下文所述的图3和图4示出了脱扣点如何与数据有效窗口相关。

转到图3，示出了包括与接收器电路的实施方案相关联的波形的两个图表。图表300示出了如与接收器电路(例如，图1和图2中的第一接收器电路101或第二接收器电路103)相关联的针对输入信号120和数据符号330的波形。图表350示出了相同波形，不同的是输入信号120的电压电平通过DC偏置而上移。如上所述，发射器电路与接收器电路之间的通信信道的各种特性可以影响通过通信信道发送的输入信号的电压电平。

如图表300和350所示，输入信号120对由高电压电平和低电压电平表示的输入数据符号的串行流进行编码。输入信号120的形状在图表300和图表350中相同，不同的是，在图表350中，DC偏置已经增加，从而使波形相对于接地参考节点略微向上移动。为了生成数据符号330，接收器电路使用脱扣点340，诸如可以通过对图2中所示的控制信号235和236两者进行断言来实现。接收器电路在输出节点上生成数据符号330。

在图表300中的时间t0处，输入信号120的电压电平低于脱扣点340的电平。作为响应，数据符号330处于逻辑低电平。输入信号120的电平上升，并且在时间t1处达到脱扣点340的电平。作为响应，接收器电路开始将数据符号330从逻辑低电平转换到逻辑高电平。在时间t1和t2之间，数据符号330的电压电平达到并随后保持在逻辑高电平。在可成功检测到数据符号330为逻辑高的此时间段被标记为高数据有效窗口360a。

在时间t2处，输入信号120的电压电平下降回到脱扣点340的电压电平以下，从而使接收器电路将数据符号330转换回到逻辑低电平。在时间t2和t3之间，数据符号330的电压电平达到并随后保持在逻辑低电平。在可成功检测到数据符号330为逻辑低的此时间段被标记为低数据有效窗口362a。在时间t3处，输入信号120的电压电平上升回到脱扣点340的电平上方，从而导致数据符号330上的另一上升转换。

参考图表350，输入信号120已经偏移到略微较高的电压电平，而脱扣点340保持与图表300相同的电平。如前所述，输入信号120的波形的形状与图表300相同，波形刚好偏移到较高的电压偏置。图表350示出了输入信号120的电压电平中的该偏移可如何影响高数据有效窗口360b和低数据有效窗口362b。如在图表300中，输入信号120的电压电平在时间t0处低于脱扣点340，从而导致数据符号330处于逻辑低电平。

在时间t1处，输入信号120的电平上升到高于脱扣点340，从而使接收器电路将数据符号330转换到逻辑高电平。应注意，图表350中到逻辑高电平的这种转换比其在图表300中更早地发生。由于输入信号120的电压电平在图表350中上移，因此输入信号120需要电压电平的小幅增加以达到脱扣点340，从而导致更快地达到脱扣点340。数据符号330达到并保持在逻辑高电平，直到输入信号120的电压电平下降回到脱扣点340，此时数据符号330开始转换回到逻辑低电平。同样，应注意，此转换点不同于图表300。与图表300中的高数据有效窗口360a相比，将输入信号120偏移到较高的电压偏置导致高数据有效窗口360b的持续时间更长。

在时间t2和t3之间，数据符号330达到并随后保持在逻辑低电平。与高数据有效窗口360b相比，由于输入信号120的电压偏移，低数据有效窗口362b具有比图表300中的低数据有效窗口362b短的持续时间。可以使用在特定间隔处被断言的数据选通来对数据符号330进行采样。当高数据有效窗口和低数据有效窗口具有相似的持续时间时，数据选通的设置可能导致较少的位错误。当数据有效窗口的持续时间偏斜到高数据有效窗口或低数据有效窗口时，可能引入更多的位错误，从而导致处理时间损失于重新发送正在传输的数据和/或对误读数据执行纠错算法。

前进到图4，示出了包括与接收器电路的实施方案相关联的波形的两个图表。图表400示出了如与例如图1中的接收器***100相关联的针对输入信号120、第一数据符号123和第二数据符号125的波形。图表450示出了具有如图3所示的输入信号120上发生的类似DC偏置的相同波形。如图1和图2所示，第一数据符号123由第一接收器电路101生成，而第二接收器电路103生成第二数据符号125。

为了生成第一数据符号123，第一接收器电路101使用比由第二接收器电路103使用的第二脱扣点452低的第一脱扣点451。通过使用比第二接收器电路103低的输入电压脱扣点，第一接收器电路101将在第二接收器电路103之前检测到输入信号120从逻辑低到逻辑高的上升转换。

参考图表400，输入信号120的电压电平在时间t0处低于两个脱扣点451和452，从而导致第一数据符号123和第二数据符号125处于逻辑低电平。输入信号120的上升电压电平在时间t1处达到脱扣点451的较低电压，然后在时间t2处达到第二脱扣点452的较高电压。因此，在时间t1处，第一数据符号123转换到逻辑高电平，然后在时间t2处，第二数据符号125转换到逻辑高电平。当输入信号120的电压电平下降时，在时间t3处达到第二脱扣点452，然后在时间t4处达到第一脱扣点451。因此，在时间t3处，第二数据符号125转换回到逻辑低电平，然后在时间t4处，第一数据符号123转换。第一脱扣点451的较低电平导致第一数据符号123的高数据有效窗口460a长于第二数据符号125的高数据有效窗口。决策电路110可以选择第一数据符号123的高数据有效窗口460a作为图1所示的输出数据符号127中的一个输出数据符号。

第一数据符号123保持在逻辑低电平，直到输入信号120在时间t5处达到第一脱扣点451，而第二数据符号125保持在逻辑低电平的时间较长，直到输入信号120达到第二脱扣点452时的时间t6。因此，第二脱扣点452的较高电压电平导致第二数据符号125的低数据有效窗口462a长于第一数据符号123的低数据有效窗口。因此，决策电路110可以选择第二数据符号125的低数据有效窗口462a作为输出数据符号127中的后续一个输出数据符号。图表400的波形展示了使用不同脱扣点的第一接收器电路101和第二接收器电路103可如何基于相同的输入信号120生成具有不同长度的数据符号的示例。

应注意，与图3中的高数据有效窗口360a和低数据有效窗口362a不同，由于使用第一接收器电路101和第二接收器电路103，高数据有效窗口460a和低数据有效窗口462a的持续时间重叠。可以基于第一脱扣点451和第二脱扣点452的设置来调整重叠量。决策电路110可被配置为在数据选通触发高数据有效窗口460a的采样之前选择高数据有效窗口460a。然后，决策电路110可以在数据选通触发低数据有效窗口462a的采样之前选择低数据有效窗口462a。高数据有效窗口460a与低数据有效窗口462a之间的重叠可以为决策电路110何时在两个数据窗口之间切换提供灵活性。

图表450示出了输入信号120的电压偏置的变化如何影响高数据有效窗口和低数据有效窗口。所接收的输入信号120具有类似于图3的图表350中所示的DC偏置。由于此偏移，输入信号120的电压电平达到第一脱扣点451(在时间t1处)和第二脱扣点452(在时间t2处)比其在图表400中更早。因此，第一数据符号123和第二数据符号125从逻辑低电平转换到逻辑高电平比其在图表400中更早。电压偏置进一步使输入信号120返回到第二脱扣点452(在时间t3处)和到第一脱扣点451(在时间t4处)比其在图表400中更晚。第一数据符号123和第二数据符号125分别在时间t3和t4处从逻辑高电平转换到逻辑低电平。因此，第一数据符号123的高数据有效窗口460b和第二数据符号125的高数据有效窗口比图表400中的对应数据窗口长。

然而，低数据有效窗口比图表400中的对应数据窗口短。第一数据符号123保持在逻辑低电平，直到输入信号120在时间t5处达到第一脱扣点451，而第二数据符号125保持在逻辑低电平，直到输入信号120达到第二脱扣点452时的时间t6。尽管图表450中的低数据有效窗口462b比图表400中的对应低数据有效窗口462a短，但是图表450中的低数据有效窗口462b仍然与高数据有效窗口460b重叠，并且比图3中的对应低数据有效窗口362b长。因此，低数据有效窗口462b仍然可以由决策电路110选择并且响应于数据选通而采样，同时降低引起位错误增加的风险。

需注意，图3和图4所示的波形仅仅是用于演示所公开概念的示例。在其它实施方案中，波形可以表现出由附近电路中的信号切换引起的噪声，其耦合到来自电压调节器的电源信号或其它已知噪声源。

如图1至图4中所示和所述的接收器电路和***可用于各种应用。例如，高速通信***可用于将海量存储***(例如，硬盘驱动器、固态驱动器等)耦接到计算机***。高速通信***还可用于将计算机***耦接到网络设备，诸如WiFi路由器或以太网集线器。图5中示出了一种应用。

现在转到图5，示出了使用高速通信电路的计算***的实施方案的框图。计算***500包括经由通信总线580耦接到动态随机存取存储器(DRAM)模块560的处理***550。处理***550包括处理电路530，该处理电路通过使用发射器***540和接收器***100与DRAM模块560中的收发器570通信以访问DRAM模块560中的存储体565a-565d中的数据。

DRAM模块560是提供由处理***550使用的RAM存储的存储器***。DRAM模块560可以支持任何合适的存储器接口标准，诸如LPDDR4、LPDDR4X和LPDDR5等。DRAM模块560包括存储体565a-565d(统称为存储体565)。存储体565中的每一者包括用于存储用于处理***550的信息，诸如程序指令和相关联数据的特定量的RAM单元。通过收发器570提供对存储体565的访问。收发器570被配置为从处理***550接收存储请求并且使用存储体565来满足这些请求。

在各种实施方案中，通信总线580可以包括DRAM模块560与处理***550之间的任何合适数量的通信信道。每个信道可以进一步包括用于发送和接收命令和数据的任何合适数量的导线。例如，在一个实施方案中，通信总线580可符合LPDDR4，并且因此包括两个16位数据总线和6位命令/地址总线。在此类实施方案中，通信总线580包括用于在处理***550与DRAM模块560之间传送信号的至少44根导线。

处理***550被配置为向DRAM模块560发出存储请求以存储信息并访问存储体565中的存储信息。在各种实施方案中，处理***550可以对应于集成电路(IC)诸如片上***(SoC)或对应于包括多个IC的电路板。在一些实施方案中，处理***550可以对应于被配置为访问一个或多个DRAM模块的存储器接口。处理***550包括处理电路530，该处理电路可以对应于处理***550中能够向DRAM模块560发出存储请求的一个或多个处理内核。

如图所示，处理电路530使用发射器***540通过通信总线580使用输出信号545向收发器570发送存储请求。存储请求由收发器570接收并且使用存储体565来满足。如果需要响应，例如，正从存储体565读取信息，则收发器570通过通信总线580向接收器***100返回所请求的信息。接收器***100使用输入信号120在第一接收器电路101和第二接收器电路103上接收信息。如所公开，通信总线580可以支持标准诸如LPDDR4或LPDDR5，并且因此可以包括多根导线。接收到的信息可以由收发器570在该多根导线的子组上发送，诸如包括通信总线580内的16位数据总线的一组16根导线。为了从所有16个输入信号接收信息，接收器***100包括十六组或更多组第一接收器电路101、第二接收器电路103和决策电路110。为清楚起见，图5中仅示出了一组。每组的操作可符合上文公开的描述。

在一些实施方案中，包括在通信总线580中的导线可以包括一个或多个电路板上的铜迹线、一个或多个连接器和插座上的引脚和/或一根或多根缆线中的导线。形成通信总线580的这些各种部件的物理特性可在导线之间各不相同，从而导致导线之间的不同传输特性。这些不同的传输特性可导致每根导线在正被接收的当前数据符号上具有来自先前接收的数据符号的不同量的符号干扰。

为了补偿经由不同导线接收的输入信号之间的差异，第一接收器电路101和第二接收器电路103可包括可编程脱扣点，如图2所示并且如上所述。控制电路515选择性地断言控制信号235和236以设置第一接收器电路101和第二接收器电路103的特定脱扣点。为了确定第一接收器电路101和第二接收器电路103的脱扣点的设置，控制电路515可以发起训练操作以检测通信总线580的至少一些导线上的符号干扰。

在图5的示例中，训练操作可从处理电路530通过发射器***540发出一个或多个存储请求开始。这些存储请求使得DRAM模块560返回控制电路515已知的特定数据模式。基于第一接收器电路101和第二接收器电路103接收的数据与已知数据模式的匹配精度，控制电路515可对控制信号235和236进行断言或解除断言，直到接收到的数据达到已知数据模式可接受的精度。一旦已达到可接受的精度，就可以完成训练操作并且可以进行接收器***100的正常操作。在各种实施方案中，训练操作可周期性地重复或响应于特定事件诸如复位信号的断言或位错误率达到特定阈值而重复。

需注意，图5的实施方案仅仅是用于演示所公开概念的一个示例。计算***500并非旨在进行限制，并且设想了使用接收器***100的其它实施方案。例如，通信总线580可以对应于空中接口电缆，并且DRAM模块560可由网络路由器替换。

图1至图5示出了与所公开概念相关联的框图和波形。可以采用各种方法来操作这些公开的电路。关于图6和图7讨论了两种此类方法。

现在转向图6，示出了流程图，该流程图示出了用于在计算***中操作接收器***的方法的实施方案。方法600可以应用于接收器***，诸如图1中的接收器***100。共同参考接收器***100和图6的流程图，方法600可在框601中开始。

第一接收器电路和第二接收器电路接收包括多个输入数据符号的输入信号(框602)。输入信号120由第一接收器电路101和第二接收器电路103接收。输入信号120包括多个数据符号，诸如输入数据符号121a-121c，每个符号表示由例如在特定时间点处的输入信号120的电压电平确定的特定数据值。在一些实施方案中，在特定时间点处的输入信号120的电压电平可能受到先前接收的一个或多个输入数据符号121期间的输入信号120的电压电平的影响。

第一接收器电路基于多个输入数据符号中的特定的一个输入数据符号的特定逻辑值生成第一数据符号，该第一数据符号具有第一数据有效窗口(框604)。如图所示，第一接收器电路101基于与输入数据符号121a-121c对应的输入信号120上的电压电平来生成第一数据符号123a-123c。第一数据符号123中的每一者具有相关联的数据有效窗口。第一数据符号123的每个数据有效窗口的持续时间基于对应输入数据符号121的值。如图所示，第一数据符号123a和123c的数据有效窗口比第一数据符号123b的数据有效窗口长。第一接收器电路101可以通过使用特定输入电压脱扣点来生成第一数据符号123的不同持续时间，该特定输入电压脱扣点检测到一种类型的电压转换早于另一类型的电压转换。

第二接收器电路基于特定输入数据符号的特定逻辑值生成第二数据符号，该第二数据符号具有不同于第一数据有效窗口的第二数据有效窗口(框606)。以与第一接收器电路101类似的方式，第二接收器电路103基于输入数据符号121的值生成第二数据符号125a-125c。与第一接收器电路101类似，第二接收器电路103基于与输入数据符号121中的每一者对应的数据值生成具有不同持续时间的第二数据符号125。然而，第二接收器电路103生成具有与第二数据符号125a和125c相比更长持续时间的第二数据符号125b。第二接收器电路103通过使用与第一接收器电路101不同的输入电压脱扣点来生成第二数据符号125的不同持续时间。

决策电路选择第一数据符号或第二数据符号作为输出数据符号(框608)。如上所述，与一个或多个先前接收的输入数据符号121相关联的电压可影响当前输入数据符号121的电压电平。这些影响可减小当前输入数据符号121的数据有效窗口。为了补偿可能的减小，决策电路110被配置为使用先前接收的输入数据符号的数据值来从第一接收器电路101或第二接收器电路103选择数据符号。通过使用这些先前接收的值，决策电路110可选择具有较长数据有效窗口的数据符号。如图1所示，决策电路110选择第一数据符号123a和123c以及第二数据符号125b，以生成对应的输出数据符号127a-127c。方法600可以针对附加输入数据符号121重复，并且一旦没有另外的数据符号，则在框610中结束。

需注意，图6的方法为示例。在其他实施方案中，一个或多个操作能够以不同的顺序执行。例如，尽管示出为顺序发生，但是操作604和606可以并行执行。

在方法600的描述中，公开了第一接收器电路和第二接收器电路使用特定脱扣点以生成具有不同数据有效窗口的数据符号。在一些实施方案中，这些脱扣点可以是可编程的，例如作为训练过程的一部分。下面在图7中公开了用于设置脱扣点的方法。

现在转向图7，示出了流程图，该流程图示出了用于设置接收器电路中的电压电平脱扣点的方法的实施方案。在训练操作期间，方法700可应用于接收器电路，诸如图2中的第一接收器电路101或第二接收器电路103。共同参考第一接收器电路101、图5中的计算***500和图7中的流程图，方法700开始于框701。

控制电路通过启用耦接在第一输出节点与接地参考之间的第一多个跨导设备来设置第一脱扣点的值(框702)。图5中的控制电路515可发起接收器***100的训练操作。作为该训练操作的一部分，可以为第一接收器电路101和第二接收器电路103设置脱扣点。为了确定特定设置，处理电路530将一个或多个存储请求发送到DRAM模块560，从而使得DRAM模块560使用输入信号120将已知数据模式发送到接收器***100。基于从输入信号120采样的值与已知数据模式的比较，控制电路可选择性地断言控制信号235和236中的一者或多者。

如图2所示，控制信号235和236耦合到反相级220的晶体管Q213和Q215的控制栅极。控制信号235的断言导致Q213导通，并且允许电流基于输入信号120的电压电平经由Q214从输出节点224流动到接地参考节点。对控制信号236进行断言类似地使电流路径经由Q216从输出节点224通往地面参考节点。当控制信号235和236两者被解除断言时，反相级220的脱扣点可处于最高可选设置。对控制信号235和236进行断言可将反相级220的脱扣点降低到最低可选设置。对控制信号235和236进行断言可将反相级220的脱扣点降低到最低可选设置和最高可选设置之间的设置。

控制电路通过启用耦接在第二输出节点与功率信号之间的第二多个跨导设备来设置第二脱扣点的值(框704)。以类似的方式，控制电路515选择第二接收器电路103的脱扣点。如图2所示，控制信号235和236耦合(通过INV 227和229)到晶体管Q203和Q205的控制栅极。当被断言时，控制信号235使得电流能够基于输入信号120的电压电平流过Q204到输出节点222。对控制信号236进行断言使得电流能够基于输入信号120的电压电平流过Q206到输出节点222。当控制信号235和236两者被解除断言时，反相级210的脱扣点可处于最低可选设置。对控制信号235和236进行断言可使反相级210的脱扣点升高到最高可选设置。对控制信号235和236进行断言可将反相级210的脱扣点降低到最低可选设置和最高可选设置之间的设置。方法在框710中结束。

需注意，方法700仅为示例。在其他实施方案中，能够以不同的顺序执行操作。例如，操作702和704可以并行执行。

图1至图7示出了用于处理***中的接收器***的设备和方法。接收器***，诸如上文所述的那些，可用于各种计算机***，诸如台式计算机、膝上型计算机、智能电话、平板电脑、可穿戴设备等。在一些实施方案中，上述电路可在片上***(SoC)或其他类型的集成电路上实现。图8中示出了例示包括所公开的电路的计算机***800的实施方案的框图。如图所示，计算机***800包括处理器复合体801、存储器电路802、输入/输出电路803、时钟生成电路804、模拟/混合信号电路805和电力管理单元806。这些功能电路通过通信总线811彼此耦接。

在各种实施方案中，处理器复合体801可表示执行计算操作的通用处理器。例如，处理器复合体801可为中央处理单元(CPU)诸如微处理器、微控制器、专用集成电路(ASIC)或现场可编程门阵列(FPGA)。在一些实施方案中，处理器复合体801可对应于专用处理内核，诸如图形处理器、音频处理器或神经处理器，而在其他实施方案中，处理器复合体801可对应于被配置和/或编程为执行一个此类功能的通用处理器。在一些实施方案中，处理器复合体801可包括多个通用和/或专用处理器内核以及用于管理例如功率信号、时钟信号和存储请求的支持电路。此外，处理器复合体801可包括一个或多个级别的高速缓存存储器以满足由所包括的处理器内核发出的存储请求。

在例示的实施方案中，存储器电路802包括用于存储将由处理器复合体801在计算机***800内使用的指令和数据的一个或多个存储器电路。在各种实施方案中，存储器电路802可包括任何合适类型的存储器，诸如例如动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、只读存储器(ROM)、电可擦除可编程只读存储器(EEPROM)或非易失性存储器。需注意，在计算机***800的实施方案中，示出了单个存储器电路。在其他实施方案中，可采用任何合适数量的存储器。在一些实施方案中，存储器电路802可包括存储器控制器电路以及用于访问计算机***800外部的存储器电路诸如图5中的DRAM模块560的通信电路。接收器***100可被包括作为此类通信电路的一部分。

输入/输出电路803可被配置为协调计算机***800与一个或多个***设备之间的数据传输。此类***设备可包括但不限于存储设备(例如，基于磁或光媒体的存储设备，包括硬盘驱动器、磁带驱动器、CD驱动器、DVD驱动器等)、音频处理子***或任何其他合适类型的***设备。在一些实施方案中，输入/输出电路803可被配置为实现通用串行总线(USB)协议或IEEE 1394

协议的版本。

输入/输出电路803还可被配置为协调计算机***800与经由网络耦接到计算机***800的一个或多个设备(例如，其他计算***或集成电路)之间的数据传输。在一个实施方案中，输入/输出电路803可被配置为执行实现以太网(IEEE 802.3)联网标准诸如例如千兆位以太网或10千兆位以太网所需的数据处理，但预期可实现任何合适的联网标准。在一些实施方案中，输入/输出电路803可包括接收器***100的一个或多个实例以支持各种通信接口。

时钟生成电路804可被配置为启用、配置和管理一个或多个时钟源的输出。在各种实施方案中，时钟源可位于模拟/混合信号电路805中，位于时钟生成电路804内，位于具有计算机***800的其他框中，或者来自计算机***800外部的源，通过一个或多个I/O引脚耦接。在一些实施方案中，时钟生成电路804能够在所选时钟源被分布在计算机***800中之前启用和禁用(例如，选通)该所选时钟源。时钟生成电路804可包括寄存器，该寄存器用于选择锁相环(PLL)、延迟锁相环(DLL)、锁频环(FLL)或能够调节时钟或时序信号的频率、占空比或其他特性的其他类型的电路的输出频率。

另外，模拟/混合信号电路805可包括被配置为生成由计算机***800使用的信号的多种电路，包括例如晶体振荡器、PLL或FLL、以及数模转换器(DAC)(均未示出)。在一些实施方案中，模拟/混合信号电路805也可包括可被配置用于在蜂窝电话网络中操作的射频(RF)电路。模拟/混合信号电路805可包括能够生成特定电压电平的参考电压的一个或多个电路，诸如稳压器或带隙参考电压。

电力管理单元806可被配置为在处理器复合体801、输入/输出电路803、存储器电路802和计算机***800中的其他电路的电源信号上生成经调节的电压电平。在各种实施方案中，电力管理单元806可包括被配置为基于外部电源(未示出)生成经调节的电压电平的一个或多个稳压器电路，诸如例如降压稳压器电路。在一些实施方案中，可生成任何合适数量的经调节的电压电平。另外，电力管理单元806可以包括各种电路，该各种电路用于管理将一个或多个功率信号分配给计算机***800中的各种电路，包括保持和调节这些功率信号的电压电平。电力管理单元806可包括用于监测计算机***800的功率使用的电路，包括确定或估计特定电路的功率使用。

需注意，图8所示的实施方案包括计算机***的一个示例。为简单起见，示出了有限数量的电路框。在其他实施方案中，可包括任何合适数量的电路框和电路框的组合。例如，在其他实施方案中，可包括安全和/或加密电路框。

图9是示出根据一些实施方案的存储电路设计信息的非暂态计算机可读存储介质的示例的框图。图9的实施方案可在用于设计和制造集成电路诸如例如包括图8的计算机***800的IC的工艺中使用。在所示的实施方案中，半导体制造***920被配置为处理存储在非暂态计算机可读存储介质910上的设计信息915并基于设计信息915制造集成电路930。

非暂态计算机可读存储介质910可以包括各种适当类型的存储器设备或存储设备中的任一个。非暂态计算机可读存储介质910可以是安装介质，例如CD-ROM、软盘或磁带设备；计算机***存储器或随机存取存储器诸如DRAM、DDR RAM、SRAM、EDO RAM、Rambus RAM等；非易失性存储器诸如闪存、磁介质，例如，硬盘驱动器或光学存储装置；寄存器，或其他类似类型的存储器元件等。非暂态计算机可读存储介质910还可以包括其他类型的非暂态存储器或它们的组合。非暂态计算机可读存储介质910可以包括可驻留在不同位置例如通过网络连接的不同计算机***中的两个或更多个存储器介质。

设计信息915可使用各种适当的计算机语言中的任何语言来指定，包括硬件描述语言诸如但不限于：VHDL、Verilog、SystemC、SystemVerilog、RHDL、M、MyHDL等。设计信息915可以能够被半导体制造***920用来制造集成电路930的至少一部分。设计信息915的格式可被至少一个半导体制造***(诸如半导体制造***920)识别。在一些实施方案中，设计信息915可包括指定单元库的元素以及其连接性的网表。在包括在集成电路930中的电路的逻辑合成期间使用的一个或多个单元库也可被包括在设计信息915中。此类单元库可包括指示被包括在单元库中的单元的设备或晶体管级网表、掩模设计数据、表征数据等的信息。

在各种实施方案中，集成电路930可以包括一个或多个定制宏单元，例如存储器、模拟或混合信号电路等。在这种情况下，设计信息915可以包括与包括的宏单元相关的信息。此类信息可以包括但不限于电路图捕获数据库、掩模设计数据、行为模型以及设备或晶体管级网表。如本文所用，掩模设计数据可以根据图形数据***(暂态)或任何其他合适的格式来格式化。

半导体制造***920可以包括被配置为制造集成电路的各种适当元件中的任何元件。这可包括例如用于(例如在可包括掩膜的晶片上)沉积半导体材料、移除材料、改变所沉积材料的形状、(例如通过掺杂材料或使用紫外处理来修改介电常数)对材料进行改性等的元件。半导体制造***920还可被配置为针对正确操作执行所制造电路的各种测试。

在各种实施方案中，集成电路930被配置为根据设计信息915指定的电路设计来操作，这可包括执行本文所述的功能性中的任何功能性。例如，集成电路930可包括所示或本文所述各种元件中的任何元件。另外，集成电路930可以被配置为执行本文结合其他部件所述的各种功能。另外，本文所述的功能性可由多个连接的集成电路来执行。

如本文所用，形式为“指定被配置为…的电路的设计的设计信息”的短语并不暗示为了满足该要素就必须制造所涉及的电路。相反，该短语表明设计信息描述了一种电路，该电路在被制造时将被配置为执行所指示的动作或者将包括所指定的部件。

尽管上文已经描述了具体实施方案，但这些实施方案并非要限制本公开的范围，即使仅相对于特定特征描述单个实施方案的情况下也是如此。本公开中提供的特征示例意在进行例示，而非限制，除非做出不同表述。上述说明书意在涵盖此类替代形式、修改形式和等价形式，这对知晓本公开有效效果的本领域技术人员将是显而易见的。

本公开的范围包括本文(明确或暗示)公开的任意特征或特征的组合或其任意概括，而无论其是否减轻本文解决的任何或所有问题。因此，在本专利申请(或要求享有其优先权的专利申请)进行期间可针对特征的任何此类组合作出新的权利要求。具体地，参考所附权利要求书，可将从属权利要求的特征与独立权利要求的特征进行组合，并可通过任何适当的方式而不是仅通过所附权利要求书中所列举的特定组合来组合来自相应独立权利要求的特征。

Claims (20)

1.一种装置，包括：

第一接收器电路，所述第一接收器电路被配置为从被包括在输入信号中的多个输入数据符号中的特定输入数据符号生成第一数据符号；

第二接收器电路，所述第二接收器电路被配置为从所述特定输入数据符号生成第二数据符号；和

决策电路，所述决策电路被配置为使用一个或多个先前输出数据符号的相应值来选择所述第一数据符号或所述第二数据符号作为当前输出数据符号；

其中，响应于连续输入数据符号之间的值的变化，所述第一接收器电路和所述第二接收器电路被配置为利用具有不同持续时间的相应数据有效窗口生成所述第一数据符号和所述第二数据符号。

2.根据权利要求1所述的装置，其中为了生成所述第一数据符号，所述第一接收器电路具有比所述第二接收器电路的第二输入电压脱扣点低的第一输入电压脱扣点。

3.根据权利要求2所述的装置，其中为了设置所述第一输入电压脱扣点，所述第一接收器电路包括被耦接在第一输出节点与接地参考节点之间的第一多个跨导设备。

4.根据权利要求3所述的装置，其中为了设置所述第二输入电压脱扣点，所述第二接收器电路包括被耦接在第二输出节点与功率信号之间的第二多个跨导设备。

5.根据权利要求4所述的装置，其中所述第一接收器电路和所述第二接收器电路被进一步配置为基于控制信号启用所述第一多个跨导设备和所述第二多个跨导设备中的相应一者，使得当所述控制信号被断言时，所述第一输入电压脱扣点降低并且所述第二输入电压脱扣点升高。

6.根据权利要求1所述的装置，其中所述第一接收器电路和所述第二接收器电路被进一步配置为生成所述第一数据符号和所述第二数据符号，使得：

当所述输入信号从逻辑低转换到逻辑高时，所述第一数据符号的数据有效窗口比所述第二数据符号的数据有效窗口长；并且

当所述输入信号从逻辑高转换到逻辑低时，所述第二数据符号的所述数据有效窗口比所述第一数据符号的所述数据有效窗口长。

7.根据权利要求1所述的装置，其中为了选择所述第一数据符号或所述第二数据符号，所述决策电路被进一步配置为选择与其它数据符号相比具有更长数据有效窗口的数据符号。

8.一种方法，包括：

由第一接收器电路和第二接收器电路接收包括多个输入数据符号的输入信号；

由所述第一接收器电路基于所述多个输入数据符号中的特定输入数据符号的特定逻辑值生成第一数据符号，所述第一数据符号具有第一数据有效窗口；

由所述第二接收器电路基于所述特定输入数据符号的所述特定逻辑值生成第二数据符号，所述第二数据符号具有不同于所述第一数据有效窗口的第二数据有效窗口；以及

由决策电路选择所述第一数据符号或所述第二数据符号作为输出数据符号。

9.根据权利要求8所述的方法，其中生成所述第一数据符号包括由所述第一接收器电路将所述输入信号与第一输入电压脱扣点进行比较，所述第一输入电压脱扣点比由所述第二接收器电路使用的第二输入电压脱扣点低。

10.根据权利要求9所述的方法，还包括通过启用被耦接在第一输出节点与接地参考节点之间的第一多个跨导设备来设置所述第一输入电压脱扣点的值。

11.根据权利要求10所述的方法，还包括通过启用被耦接在第二输出节点与功率信号之间的第二多个跨导设备来设置所述第二输入电压脱扣点的值。

12.根据权利要求8所述的方法，其中选择所述第一数据符号或所述第二数据符号作为输出数据符号包括选择与其它数据符号相比具有更长数据有效窗口的相应数据符号。

13.根据权利要求12所述的方法，其中选择具有所述更长数据有效窗口的所述相应数据符号包括基于一个或多个先前选择的数据符号的逻辑值来选择所述相应数据符号。

14.一种装置，包括：

第一接收器电路，所述第一接收器电路被配置为：

当输入信号的电压电平大于第一脱扣点时，在第一信号上生成逻辑高；以及

当所述输入信号的电压电平小于所述第一脱扣点时，在所述第一信号上生成逻辑低；

第二接收器电路，所述第二接收器电路被配置为：

当所述输入信号的电压电平大于比所述第一脱扣点高的第二脱扣点时，在第二信号上生成逻辑高；以及

当所述输入信号的电压电平小于所述第二脱扣点时，在所述第二信号上生成逻辑低；和

决策电路，所述决策电路被配置为选择所述第一信号或所述第二信号作为输出信号。

15.根据权利要求14所述的装置，其中为了设置所述第一脱扣点，所述第一接收器电路包括第一反相级，所述第一反相级包括：

多个n沟道金属氧化物半导体(NMOS)晶体管，所述多个NMOS晶体管被耦接在第一输出节点与接地参考节点之间；和

p沟道金属氧化物半导体(PMOS)晶体管，所述PMOS晶体管被耦接在所述第一输出节点与功率节点之间。

16.根据权利要求15所述的装置，其中所述第一接收器电路包括第二反相级，所述第二反相级包括：

多个PMOS晶体管，所述多个PMOS晶体管被耦接在第二输出节点与功率节点之间；和

NMOS晶体管，所述NMOS晶体管被耦接在所述第二输出节点与接地参考节点之间。

17.根据权利要求15所述的装置，其中所述多个NMOS晶体管中的特定

NMOS晶体管的控制端子被耦合到控制信号，使得当所述控制信号被断言时，所述第一脱扣点降低。

18.根据权利要求17所述的装置，还包括控制电路，所述控制电路被配置为基于在所述输入信号中检测到的多个电压电平来选择所述控制信号的状态。

19.根据权利要求14所述的装置，其中为了设置所述第二脱扣点，所述第二接收器电路包括第一反相级，所述第一反相级包括：

多个p沟道金属氧化物半导体(PMOS)晶体管，所述多个PMOS晶体管被耦接在第一输出节点与功率节点之间；和

n沟道金属氧化物半导体(NMOS)晶体管，所述NMOS晶体管被耦接在所述第一输出节点与接地参考节点之间。

20.根据权利要求19所述的装置，其中所述第二接收器电路包括第二反相级，所述第二反相级包括：

多个NMOS晶体管，所述多个NMOS晶体管被耦接在第二输出节点与接地参考节点之间；和

PMOS晶体管，所述PMOS晶体管被耦接在所述第二输出节点与功率节点之间。

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