CN117651929A - 脉冲振幅调制的终止 - Google Patents

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Abstract

本文献描述用于存储器电路的脉冲振幅调制信号的终止的设备及技术。在各种方面中，存储器电路(300)经实施为具有终止电路(122)，所述终止电路(122)包含电力轨(214)、电阻器(302)及用以使所述电阻器耦合于所述电力轨(214)与存储器互连件(114)的信号线(202)之间的开关(304)。所述电力轨(214)能够经配置以在终止电压下提供电力，所述终止电压标称地是对应传输电路(230)根据其操作的另一电力轨(212)的电压的一半。这能够有效地使脉冲振幅调制信号能够终止到所述终止电压，而不是对应于所述传输电路的所述电力轨或接地参考节点的更高电压。通过这样做，使用所述终止电路(122)能够降低功率消耗及/或改进所述存储器电路的信号完整性。

Description

脉冲振幅调制的终止
背景技术
计算机、智能手机及其它电子装置使用处理器及存储器来操作。处理器使装置能够通过执行处理数据的一组指令来运行应用程序及程序。一般来说，处理器从存储此信息的存储器获得所述一组指令及数据。处理器的进步往往超过了存储器的进步。这种超越，连同对存储器装置的许多需求，导致处理器执行速度通常受到存储器速度的限制。此外，存储器或电子装置的制造商可能面临对存储器的更快执行速度的需求，同时还实现电子装置的功率节省。适应对存储器性能及功率节省的这些各种需求导致对数据信令的众多信号完整性要求，以在不断增加的需求及功率约束下确保准确存储器操作。
附图说明
参考以下图式描述用于存储器电路的脉冲振幅调制信号的终止的设备及技术。贯穿图式使用相同编号来引用相似特征及组件：
图1说明可在其中实施存储器***的脉冲振幅调制的终止的方面的设备；
图2说明根据一或多个方面的可实施于主机装置、存储器控制器或存储器装置中的终止电路的实例配置；
图3说明根据一或多个方面的用于脉冲振幅调制的终止电路的实例配置；
图4A说明根据一或多个方面的三电平脉冲振幅调制电流流动的实例；
图4B说明根据一或多个方面的四电平脉冲振幅调制电流流动的实例；
图5说明根据一或多个方面的包含预加重电路***的终止电路的实例；
图6A说明在脉冲振幅调制的终止的情况下实施的三电平脉冲振幅调制的实例图表；
图6B说明根据一或多个方面的在脉冲振幅调制情况下应用的预加重的实例图表；
图7说明与脉冲振幅调制的终止的各种方面相关联的实例眼图；
图8说明在脉冲振幅调制的终止的情况下实施的接收器电路的实例电流-电压图表；
图9说明用于在脉冲振幅调制的终止的情况下操作存储器电路的实例方法；及
图10说明根据一或多个方面的用于脉冲振幅调制信号的终止的实例方法。
具体实施方式
概述
计算机、智能手机及其它电子装置使用处理器及存储器来操作以运行各种程序及应用程序，范围从低功率操作***及后台实用程序到用于高分辨率图形、计算模拟、人工智能(AI)等的计算密集型应用程序。与这些程序及应用程序相关联的执行速度通常与装置的存储器的性能相关，所述性能部分取决于用于启用及协调存储器的操作的时钟信号的频率。
回顾一下，存储器装置基于数据通过其在存储器控制器与存储器装置之间传送的时钟及输入/输出(I/O)信号来操作。为了增加数据传送速率或带宽以改进***性能或能力，存储器控制器可提高存储器装置的I/O速度。然而，提高存储器装置的I/O速度会消耗额外电力，这可为移动装置的运行时间或电池寿命的重要因素。作为提高I/O速度的替代，一些***可实施脉冲振幅调制(PAM)信令，其可在单个时钟周期内经由信号线(例如，数据线)传输多个数据位。因此，PAM信令可以低于不归零(NRZ)信令的I/O速度实现增加的I/O带宽。然而，为了实施PAM信令，增加存储器装置及存储器控制器中的相应电路的电力供应器的电压以确保多电平信号的适当眼高，这也会增加存储器***的功率消耗。举例来说，并联上拉电阻器或并联下拉电阻器可连接到存储器装置中的I/O电力供应器或接地参考以实施中心终止。这在电力供应器与接地参考之间产生在使用PAM信令时可消耗比NRZ信令更多的电力的分流电流路径。因而，使用I/O电力供应器及接地参考来进行中心终止的先前技术无法解决功率消耗或与使用PAM信令相关联的其它问题。
为了解决与存储器电路中的PAM信令相关联的这些及其它问题，本文献描述脉冲振幅调制的终止的方面。本文中描述用于终止由存储器电路接收的信号的各种方面、实例电路、存储器装置、存储器控制器及方法，所述存储器电路具有包含开关及到电力轨的电阻器的终止电路。在各种方面中，存储器电路经实施具有用于PAM信令或其它接收模式的终止电路，所述终止电路包含电力轨、电阻器及用以使电阻器耦合于电力轨与存储器互连件的数据线之间的开关。电力轨可经配置以在终止电压下提供电力，所述终止电压标称地是对应传输电路根据其操作的另一电力轨的电压的一半。这可有效地使脉冲振幅调制信号能够终止到终止电压，而不是对应于传输电路的电力轨或接地参考节点的更高电压。通过这样做，使用终止电路可降低功率消耗及/或改进存储器电路的信号完整性。由PAM终止的方面提供的额外特征可包含更少的占空比失真、改进的预加重或简化的校准程序。
一般来说，为了降低例如移动动态随机存取存储器(DRAM)的存储器***的功率消耗，在NZR信令情况下用于数据I/O引脚的输出级电力供应器的电压(例如，VDDQ)低于存储器装置或存储器控制器的核心电压(例如，VDD2H)。针对多电平信令方案，例如脉冲振幅调制(PAM)，增加输出级电力供应电压(例如，从0.5V加倍到1.0V)以为多个信号电平提供足够的信号眼高裕度。如预期那样，增加I/O引脚的输出级电力供应器的电压及接收侧电路***的供应电压会提高存储器***的功率消耗。
在脉冲振幅调制的终止的方面中，终止电路可包含经配置以在小于I/O或DQ线驱动电路的电压(例如，VDDQ)或接收电路电力供应器的电压(例如，VDD2H)的电压下提供电力。举例来说，终止电路可包含开关、上拉晶体管及用以将所述电阻器耦合到存储器互连件的数据线以提供PAM信令的终止的额外开关驱动及控制电路***。举例来说，当存储器电路用较高电压核心电力供应器(例如，VDD2H，1.0V)为PAM信令提供DQ线驱动电力时，终止电路可使用较低电压DQ线驱动电力供应器(例如，VDDQ，0.5V)作为DQ线经由终止电路的电阻器所耦合到的终止电压(Vtt)。如本文中所描述，尽管将较高电压电力供应器(例如，VDD2H)用于DQ线驱动器，但存储器***的功率消耗可通过将较低电压电力供应器(例如，Vtt，0.5V)用于PAM信号的终止来降低。另外，将PAM信号终止到此中间电平电压(例如，Vtt，0.5V)可实现存储器***收发器电路的均衡器的效率的提高、减少通常与全电平线驱动电压或基于接地的终止相关联的占空比失真或实现解决一些传输电路的线性问题的简化ZQ线校准。这些只是脉冲振幅调制的终止的几个实例，在本公开中描述脉冲振幅调制的终止的其它实例。
实例操作环境
图1在100处说明可在其中实施存储器电路的脉冲振幅调制的终止的方面的设备102。设备102可包含例如物联网(IoT)装置102-1、平板装置102-2、智能手机102-3、笔记本计算机102-4、汽车102-5、服务器计算机102-6、可为云计算基础架构或数据中心的部分的服务器集群102-7或其一部分(例如，印刷电路板(PCB))。设备102的其它实例包含可穿戴装置(例如，智能手表或智能眼镜)、娱乐装置(例如，机顶盒、视频加密狗、智能电视、游戏装置)、图形处理器单元(GPU)卡、台式计算机、母板、服务器刀片、家用电器、公共交通装置、无人机、工业装备、安全装置、传感器或其电子组件。这些实例设备配置可包含用以提供各种计算功能性、数据处理及/或特征的一或多个组件。
在100处展示的实例实施方案中，设备102可包含具有至少一个处理器106及至少一个存储器控制器108的主机装置104。可用更多、更少或不同组件以各种方式实施设备102。举例来说，主机装置104可包含与处理器106及/或存储器控制器108相关联的多个高速缓冲存储器(例如，包含多个层级的高速缓冲存储器)或不包含高速缓冲存储器。在其它实施方案中，主机装置104可省略处理器106或存储器控制器108。除一或多个高速缓冲存储器外，主机装置104还可包含额外组件以形成***单芯片(SoC)。
处理器106可经实施为任何合适类型的处理器，其可包含通用处理器、一或多个处理核心、中央处理单元(CPU)、图形处理单元(GPU)、神经网络引擎或加速器、专用集成电路(ASIC)、现场可编程门阵列(FPGA)集成电路(IC)、通信处理器(例如，调制解调器或基带处理器)或类似物。在操作时，存储器控制器108可在处理器106与使用相应互连件耦合到主机装置104的至少一个存储器(例如，存储器阵列或外部存储器)之间提供高级或逻辑接口。存储器控制器108可例如从处理器106接收存储器请求并根据存储器存取协议或规范(例如，低功率双倍数据速率5(LPDDR5)或低功率双倍数据速率6(LPDDR6)的协议)以适当格式化、时序及重排序将所述存储器请求提供到存储器阵列。存储器控制器108还可将从存储器阵列接收的存储器响应转发或回传到处理器106。
在100中描绘的存储器控制器108包含信号模式控制器110及终止电路112。存储器互连件114可操作地将主机装置104(例如，经由主机接口)或存储器控制器108耦合到存储器装置116(例如，经由与互连件的接口)。在某些方面中，信号模式控制器110控制存储器控制器108及存储器装置116通过其协调及执行数据或其它信息的传送的互连件114的信号线(例如，数据线、时钟线、选通线等)的操作参数。举例来说，信号模式控制器110可配置存储器控制器108及存储器装置116以使其在不归零(NRZ)模式或脉冲振幅调制(PAM)模式中操作以经由互连件114执行数据传送。替代地或另外，信号模式控制器110可配置互连信号线的相应时钟电路(例如，频率)、传输电路、接收电路及/或终止电路(例如，裸片上终止(ODT))。
在某些方面中，信号模式控制器110经由控制电路***(未展示)配置存储器控制器108的终止电路112及/或ODT以为互连件114的信号线提供各种终止配置(例如，阻抗及/或电压)以支持各种信令模式及/或互连配置。举例来说，处理器106可实施向存储器控制器108提供针对所期望或目标级别的存储器性能的指示的存储器性能实用程序。存储器控制器108可使用由处理器106提供的此信息或其它信息来经由信号模式控制器110配置存储器装置116的信令模式、操作频率、终止设置及/或操作电压。在一些情况下，存储器控制器108包含存储器性能监测器(未展示)，其使用存储器性能度量或存储器存取信息来表征或概述存储器存取性能。基于存储器存取性能或存储器功率消耗，存储器监测器可确定存储器装置116的操作配置，其可包含通过其来操作存储器装置116的信令模式、操作频率、终止设置或操作电压。举例来说，存储器性能监测器可概述与存储器装置116相关联的存储器存取性能或功率消耗并将所述存储器存取性能或功率消耗与存储器装置116的操作配置(例如，信令模式、频率及电压)的相应性能阈值(例如，最小或最大阈值)作比较。存储器性能监测器可接着选择存储器装置116的另一操作配置(与更高性能或更低性能相关联)来使存储器装置116的性能(例如，带宽、延时、功率消耗)与所概述存储器存取性能一致并基于选定配置使用信号模式控制器110来重新配置存储器装置116及终止电路112。
使用互连件114耦合到主机装置104的存储器装置116可实施为任何合适类型的存储器模块、存储器裸片、存储器阵列、存储器电路或类似物。存储器装置116的实例包含DRAM封装或模块(例如，LPDDR同步DRAM(SDRAM))。DRAM封装或模块可包含三维(3D)堆叠式DRAM装置、高带宽存储器(HBM)装置或混合存储器立方体(HMC)装置。一般来说，存在多种类型的DRAM。作为一个实例，也称为LPDDR或移动DDR的低功率双倍数据速率(DDR)存储器是DDRSDRAM。LPDDR通常使用比其它类型的DDRSDRAM更少的功率。在一些应用中，SDRAM存储器、LPDDR存储器或其它存储器可配置以使用信令模式、操作频率及操作电压的不同组合操作以实现可扩展性能来支持范围从低功率、中等或存储器密集型的应用或存储器存取配置文件。
如100中展示，存储器装置116可包含或经实施具有模式寄存器118(或寄存时钟驱动器(RCD))、控制电路***120、终止电路122及包含相应存储器阵列126的一或多个存储器裸片124。在一些情况下，存储器阵列126包含组织成一或多个存储体的存储器单元。虽然在100中将信号模式控制器110描绘为主机装置104的部分，但一般来说，此实体(或其一部分)可实施为设备102、存储器装置116或存储器装置116的模式寄存器118的组件。一般来说，存储器装置116还可执行操作以例如与存储器控制器108通信且使用模式寄存器118、控制电路***120及/或存储器裸片124的各种组件执行存储器读取或写入操作。
存储器装置116的模式寄存器118可从存储器控制器108接收命令以控制或配置存储器装置116或存储器裸片124的各种操作参数。举例来说，模式寄存器118可使用控制电路***120配置存储器装置116的一或多个存储器裸片124的时钟设置、功率设置、终止设置或类似物。尽管图1中未描绘，但存储器装置116的控制电路***120可包含例如一或多个寄存器、阵列控制逻辑、时钟电路***、写入路径电路***、读取路径电路***等。控制电路***120还可使各种存储器组件与从存储器控制器108接收的一或多个时钟信号同步，所述时钟信号包含时钟(CK)信号(例如，真CK(CK_t)或互补CK(CK_c))或写入时钟(WCK)信号(例如，WCK_t或WCK_c)。控制电路***120可另外使用内部时钟信号使存储器组件同步。CK及/或WCK信号可用于设置命令及地址(CA)信号的传送速率及数据(DQ)及数据选通(DQS)在主机装置与存储器裸片124之间传送的速率。控制电路***120可另外使用内部时钟信号使存储器组件同步。替代地或另外，存储器装置116的控制电路***120可产生读取数据选通(RDQS)信号以将时钟信号提供到存储器控制器108的内部逻辑用于经由互连件的数据(例如，DQ)总线从存储器装置116接收数据响应并解码所述数据响应。
在某些方面中，存储器装置116的终止电路122包含电阻元件及相应开关以为互连件114的信号线提供终止配置(例如，阻抗及/或电压)以支持各种信令模式及/或互连配置。举例来说，终止电路可包含到电力轨的上拉晶体管，所述电力轨以低于经配置用于PAM信令的传输电路的DQ线驱动电压(VDDQ)的电压(例如，终止电压，Vtt)提供电力。通过这样做，终止电路122可在以PAM信令模式或其它接收模式操作时降低存储器装置116的功率消耗。终止电路112、122的这些及其它能力可用于实施脉冲振幅调制的终止的方面，其实例在本文中描述。
存储器裸片124的存储器阵列126可包含任何合适类型或配置的存储器电路或存储器单元，包含但不限于DRAM、SDRAM、3D堆叠式DRAM、DDR存储器、LPDRAM或LPDDR SDRAM的存储器单元。举例来说，存储器阵列126可包含经配置为具有一个通道的存储器模块的SDRAM的存储器单元，所述通道含有16或8个DQ信号、双倍数据速率输入/输出(I/O)信令及对供应电压的支持。存储器裸片124或存储器阵列126的密度的范围可例如从2千兆位(Gb)到32Gb。存储器裸片124、存储器阵列126及控制电路***120可为单个半导体裸片或单独半导体裸片的组件。在一些情况下，存储器阵列126或控制电路***120跨存储器装置116的多个存储器裸片124分布。
主机装置104可使用设备102的互连件114可操作地耦合到高速缓冲存储器(未展示)，所述高速缓冲存储器可操作地耦合到存储器装置116。如此实例中展示，存储器装置116使用互连件114连接到主机装置104，而无需中间缓冲器或高速缓存。存储器装置116还可操作地耦合到设备102的存储存储器(未展示)。存储存储器可包含例如存储类存储器装置(例如，快闪存储器、硬盘驱动器、固态驱动器、相变存储器(PCM)或采用3D XPointTM的存储器)。主机装置104可直接或使用互连件114间接耦合到存储器装置116及存储存储器。此互连件114可在设备102的两个或更多个组件之间传送数据。互连件的实例包含总线、交换结构及载送电压或电流信号的一或多个信号线。尽管未说明，但互连件114可包含至少一个命令/地址(C/A)总线及至少一个数据(DQ)总线。每一总线可为单向或双向总线。在一些实施方案中，互连件114还可包含可例如耦合到存储器装置116的一或多个CS引脚的芯片选择(CS)I/O。互连件114还可包含作为CA总线的部分或与CA总线分离的CK总线。
替代地或另外，存储器装置116可具有用于存储或缓冲用于读取及/或写入操作的数据的“内部”或“本地”高速缓冲存储器。在一些情况下，主机装置104及存储器装置116可安置于PCB(例如，刚性或柔性母板)上或由PCB物理支撑。主机装置104及存储器装置116可另外集成于IC上或制造于封装在一起的单独IC上。存储器装置116还可使用一或多个互连件耦合到多个主机装置104且可响应于来自两个或更多个主机装置104的存储器请求。每一主机装置104可包含相应存储器控制器108，或多个主机装置104可共享存储器控制器108。
图2在200处说明根据一或多个方面的可实施于主机装置、存储器控制器或存储器装置中的终止电路的实例配置。在此实例配置中，存储器装置116通过延伸于存储器控制器108与存储器装置116的相应DQ端子(例如，引脚或垫)之间的存储器互连件(例如，互连件114)的数据线202耦合到存储器控制器108。存储器装置116包含收发器电路204、电力管理集成电路206(PMIC 206)及将由PMIC 206提供的电力分配或路由到包含收发器电路204的组件的存储器装置的组件的电力分配网络208(PDN 208)。在一些情况下，存储器装置116及/或存储器控制器108包含数据线202或终止于所述装置或控制器的电路***的其它信号/电力线上的相应静电放电保护元件203、205(例如，瞬态电压抑制(TVS)二极管)。替代地或另外，存储器装置116可使用多个电力供应器、可调整电力供应器、负载开关、线性电力供应器、开关电力供应器等的任何合适组合提供本文中描述的电力轨(或电压轨)。
在某些方面中，PMIC 206以多种电平为存储器装置116的电路***供应电力，所述电力由PDN 208分配到存储器装置116的相应电力轨。举例来说，PMIC 206可在第一及第二核心电压(例如，VDD2L、VDD2H)下供应电力以支持核心电压缩放及I/O电压(例如，VDDQ)以支持I/O操作。在一些情况下，I/O电力供应器的电压(例如，VDDQ，0.5V)标称地是核心供应器的第一电压(例如，VDD2L，0.90V)及/或第二电压(VDD2H，1.0V)的一半。模式寄存器118及/或信号模式控制器110(经由模式寄存器)可通过控制电路***120或另一电力控制接口(未展示)控制电力的产生及电力到存储器装置116的电力轨的分配。
在用于脉冲振幅调制的终止的方面中，当存储器装置116经配置以在可包含三电平PAM(PAM3)模式或四电平PAM(PAM4)模式的多电平信令模式中操作时，PDN 208可将较高电压核心电力轨(例如，VDD2H，1.0V)路由到DQ线电压电力轨(例如，VDDQ)。为了为终止电路122提供终止电压(例如，Vtt)，PDN 208可将较低电压(例如，I/O电力供应器，0.5V)路由到终止电力轨。如图2中展示，由PDN 208提供到存储器装置的收发器的电力轨包含核心电力轨210(VDD2H 210)、DQ线电力轨212(VDDQ 212)及终止电力轨214(Vtt 214)，其中的每一者可由存储器装置的控制电路***120选择性配置。
存储器控制器108的电路***可与存储器装置116的电路***类似地或不同地进行配置。在此实例中，存储器控制器108包含耦合到数据线202的收发器电路216、PMIC218及将由PMIC 218提供的电力分配或路由到包含收发器电路216的组件的存储器控制器的组件的PDN 220。替代地或另外，存储器控制器108可使用多个电力供应器、可调整电力供应器、负载开关、线性电力供应器、开关电力供应器等的任何合适组合提供本文中描述的电力轨(或对应电压轨)。
在某些方面中，PMIC 218以多种电平为存储器控制器108的电路***供应电力，所述电力由PDN 220分配到存储器控制器108的相应电力轨。举例来说，PMIC 218可在第一及第二核心电压(例如，VDD2L、VDD2H)下供应电力以支持核心电压缩放及I/O电压(例如，VDDQ)以支持I/O操作。在一些情况下，I/O电力供应器的电压(例如，VDDQ，0.5V)标称地是存储器控制器核心供应器的第一电压(例如，VDD2L，0.95V)及/或第二电压(VDD2H，1.05V)的一半。信号模式控制器110可通过控制电路***228或另一电力控制接口(未展示)控制存储器控制器的电力轨的产生及分配。
在用于脉冲振幅调制的终止的方面中，当存储器控制器108经配置以在可包含PAM3模式或PAM4模式的多电平信令模式中操作时，PDN 220可将较高电压核心电力轨(例如，VDD2H，1.05V)路由到DQ线电压电力轨(例如，VDDQ)。为了为存储器控制器的终止电路112提供终止电压(例如，Vtt)，PDN 220可将较低电压(例如，I/O电力供应器，0.5V)路由到终止电力轨。如图2中展示，由PDN 220提供到存储器控制器的收发器的电力轨包含核心电力轨222(VDD2H 222，例如，1.0V)、DQ线电力轨224(VDDQ224)及终止电力轨226(Vtt 226)，其中的每一者可由存储器装置的控制电路***228选择性配置。
在某些方面中，终止电力轨214或226可经配置以在小于VDDQ或VDD2H电力轨的电压的三分之二的电压下提供电力。举例来说，如参考图3描述，终止电力轨214或226可经配置以提供标称地是VDDQ或VDD2H电力轨在其下操作的电压的一半的终止电压。因此，存储器电路的DQ线驱动器或放大器可在标称地是终止电压的两倍的电压下操作。如本文中描述，电阻值或电压值可相对于近似范围内的另一值进行选择或配置，所述近似范围可包含10到15％的公差范围(例如，0.5V在VDDQ的一半、VDD2H的一半及/或VDD2L的一半的10％的公差范围内)。
举实例来说，考虑实施于低功率或移动装置中的存储器，例如LPDDR5 DRAM。在NRZ信令模式中，存储器可使用低电压VDDQ电力轨(例如，0.5V)及VSS终止来降低与存储器存取操作相关联的I/O功率消耗。存储器控制器及存储器装置使用较高电压VDD2H(1.05V)来进行相应***电路及核心电路操作。根据PAM信令的终止的方面，当存储器控制器及存储器装置在PAM信令模式中操作时，先前低电压VDDQ(0.5V)用于终止电压(Vtt)，且电力分配网络为I/O信令供应VDD2H(1.0V)作为VDDQ电力以为多电平信令提供动态余量。因此，较低电压电力轨可经改用为用于PAM信令的终止电压Vtt，且可降低功率消耗，如本文中描述。另外，因为现存电力供应器可用于终止电压Vtt且VDDQ电力供应器使用与核心电路***相同的VDD2H电压，因此可实施PAM信令的终止的方面，而无需增加存储器装置或存储器控制器中的电力供应器的数目。在一些情况下，增加上拉驱动器可增加信号线上的电容；然而，PAM信令通常以相同或增加的带宽在低于NRZ信令的频率下操作，这可避免此问题。通常，以终止电压Vtt实施PAM的终止会降低NRZ信令模式内的功率消耗，且随着数据速率提高，Vtt终止的情况下的PAM信令的增加的带宽及降低的功率消耗可能变得更有利。
返回存储器装置116的收发器电路204，实例收发器配置被说明为具有传输电路230、终止电路122及接收器放大器232(接收器232)。尽管未展示，但接收器232(例如，输入缓冲器或增益放大器)的输出可耦合到均衡器、决策反馈均衡(DFE)电路或解串器以接收用于对存储器装置116的数据写入操作的DQ信号。在某些方面中，接收器232根据存储器装置的VDD2H电力轨210(例如，1.0V)或核心电压操作且具有耦合到数据线202以经由存储器装置116与存储器控制器108之间的互连件接收DQ信号的输入。传输电路230包含耦合于数据线202与VDDQ电力轨212之间的上拉元件234及耦合于数据线202与接地参考238(VSS238)之间的下拉元件236。在一些情况下，上拉元件234(或246)经实施具有PMOS开关晶体管，例如用以建立足够的VGS电压。替代地，下拉元件236或本文中描述的其它下拉元件或电阻器可耦合到关于接地的节点或经配置以吸收电流以实现下拉元件236的功能性的节点。
上拉元件234可包含一或多个电阻器及相应开关以将上拉阻抗施加到数据线202。举例来说，上拉元件234可包含并联的两个电阻器(例如，80||80Ω配置或60||120Ω配置)，其中相应开关元件耦合于数据线与VDDQ电力轨212之间。替代地或另外，下拉元件236可包含并联的两个电阻器(例如，80||80Ω配置或60||120Ω配置)，其中相应开关元件耦合于数据线与VSS参考238之间。关于本文中描述的上拉元件或下拉元件的特定配置，电阻元件可直接耦合到数据线202或参考电压(VDD或VSS)，其中开关元件耦合到电阻元件的未连接端子及电阻元件未耦合到的数据线202或参考电压中的另一者。如参考图4A及/或4B描述，控制电路***120可使用传输电路230的上拉元件234及/或下拉元件236来实施数据到存储器控制器108的PAM信令。如本文中展示或描述，拉动式元件电阻(例如，标称或额定值)可包含拉动式元件的无源电阻与开关晶体管(例如，NMOS或PMOS开关)的电阻的总和。
在脉冲振幅调制的终止的方面中，收发器电路204的终止电路122包含到终止电力轨214的上拉元件240。为了实施PAM信令模式的终止，终止电路的上拉元件240可包含电阻器、开关元件及来自控制电路***120的开关驱动器或控制线。在一些情况下，终止电路的组件及电路***使得能够独立于存储器装置的收发器电路204的传输及/或接收电路的其它上拉元件或下拉元件而选择性激活用于PAM信令的终止电路。如本文中描述，PDN 208还可在较低电压(例如，0.5V)下将电力供应到终止电力轨Vtt 214，这降低了收发器电路204的功率消耗，其中当存储器装置116在PAM信令模式中操作时终止电路122有源。
在某些方面中，存储器控制器108的收发器电路216可与存储器装置116的接收器电路204类似地或不同地进行实施。在存储器控制器108的实例收发器配置中，收发器电路216包含传输电路242、终止电路112及接收器放大器244(接收器244)。尽管未展示，但接收器244(例如，输入缓冲器或增益放大器)的输出可耦合到均衡器、决策反馈均衡(DFE)电路或解串器以接收用于从存储器装置116的数据读取操作的DQ信号。在某些方面中，接收器244根据存储器控制器的VDD2H电力轨222(例如，1.0V)或核心电压操作且具有耦合到数据线202以经由存储器装置116与存储器控制器108之间的互连件接收DQ信号的输入。传输电路242包含耦合于数据线202与VDDQ电力轨224之间的上拉元件246及耦合于数据线202与接地参考250(VSS250)之间的下拉元件248。替代地，下拉元件248或本文中描述的其它下拉元件或电阻器可耦合到关于接地的节点或经配置以吸收电流以实现下拉元件248的功能性的节点。
上拉元件246可包含一或多个电阻器及相应开关以将上拉阻抗施加到数据线202。举例来说，上拉元件246可包含并联的两个电阻器(例如，80||80Ω配置)，其中相应开关元件(例如，串联开关)耦合于数据线与VDDQ电力轨224之间。替代地或另外，下拉元件248可包含并联的两个电阻器(例如，80||80Ω配置)，其中相应开关元件(例如，串联开关)耦合于数据线与VSS参考250之间。如参考图4A及/或4B描述，控制电路***120可使用传输电路242的上拉元件246及/或下拉元件248实施数据到存储器装置116的PAM信令。
在脉冲振幅调制的终止的方面中，收发器电路216的终止电路112包含到终止电力轨226的上拉元件252。为了实施PAM信令模式的终止，终止电路的上拉元件252可包含电阻器、开关元件及来自控制电路***228的开关驱动器或控制线。在一些情况下，终止电路的组件及电路***使得能够独立于存储器控制器的收发器电路216的传输及/或接收电路的其它上拉元件或下拉元件而选择性激活用于PAM信令的终止电路。如本文中描述，PDN 220还可在较低电压(例如，0.5V)下将电力供应到终止电力轨Vtt 226，这降低了收发器电路216的功率消耗，其中当存储器控制器108在PAM信令模式中操作时终止电路112有源。
图3在300处说明根据一或多个方面的用于脉冲振幅调制的终止电路的实例配置。尽管在图2的组件及电压的上下文中展示，但所指示电阻器值及电压是可用于实施PAM信令的终止的方面的非限制性实例。因而，本文中描述的方面可用用于PAM信令的终止的任何合适的相应上拉元件、下拉元件及/或电压配置来实施。另外，300处的实例配置参考读取操作(例如，由存储器装置进行的到存储器控制器的传输)来描述，其中所描述方面也适于由存储器控制器进行的写入操作(例如，由存储器控制器进行的到存储器装置的传输)。
在某些方面中，存储器控制器108可在经由数据线202从存储器装置116接收DQ信号时使用终止电路112。在图3的上下文中，存储器装置116的模式寄存器118可作为接收模式的部分停用存储器装置的接收器232及终止电路122(变灰组件)，从而使传输电路230被启用。存储器装置116的信号模式控制器110可作为接收模式的部分停用存储器控制器的传输电路242(变灰组件)，从而使接收器244及终止电路112被启用。
参考存储器装置116的实例配置，终止电路122包含耦合到数据线202的第一电阻器302及耦合于第一电阻器302与终止电力轨214之间的第一开关304(例如，到Vtt的40Ω上拉件)。在一些情况下，第一开关实施为具有基于VDDH2的栅极/控制电压的NMOS开关，这可确保足够的VGS电压用于上拉操作。传输电路230包含作为上拉元件的部分的耦合到数据线202的第二电阻器306及耦合于第二电阻器306与VDDQ电力轨212之间的第二开关308(例如，到VDDQ的80Ω上拉件)。传输电路230的下拉元件包含耦合到数据线202的第三电阻器310及耦合于第三电阻器310与接地参考238之间的第三开关312(例如，到VSS的80Ω下拉件)。如由所指示电阻器值展示，传输电路230的上拉及下拉元件的相应电阻可被平衡或匹配，其可包含在10％公差范围内的相同或类似电阻值。在某些方面中，传输电路230的上拉及下拉元件的个别电阻(80Ω，标称或额定)可具有终止电路122的上拉元件的电阻的两倍的电阻值。换句话说，终止电路的上拉件的电阻可具有标称地是传输电路230的上拉及下拉元件的相应电阻的电阻值的一半的电阻值。如本文中描述，电阻值或电压值可相对于近似范围内的另一值进行选择或配置，近似范围可包含10到15％的公差范围(例如，上拉件240是34Ω的相对上拉元件234或下拉元件236是80Ω等)。
如图3中展示，传输电路的上拉及下拉元件可经实施为并联元件，或在此实例中，实施为并联的80Ω配置(80||80Ω)或60||120Ω配置。替代地，传输电路230及/或传输电路242可经实施为具有带有标称地等效于终止电阻器(例如，302、322)的组合并联值或电阻值的电阻值的单个上拉及下拉元件。当经实施为具有并联的拉动式元件时，传输电路230可包含耦合到数据线202的第四电阻器314及耦合于第四电阻器314与VDDQ电力轨212之间的第四开关316。下拉元件可包含耦合到数据线202的第五电阻器318及耦合于第五电阻器与存储器装置116的接地参考238之间的第五开关320。并联的拉动式元件的电阻值可与其它并联元件类似或不同。在此实例中，包含电阻器314及318的拉动式元件的电阻值标称地与包含电阻器306及310的拉动式元件的电阻值匹配。
尽管未展示，但控制电路***120可耦合到开关302、308、312、316及320的相应栅极或控制端子。因此，存储器装置116的控制电路***120可选择性激活或取消激活终止电路及传输电路的开关以实施用于PAM信令的终止的方面。举例来说，控制电路***可激活第一开关304以经由第一电阻器302将数据线202(例如，双向信号线)耦合到终止电力轨作为在PAM终止的情况下的接收模式的部分。替代地，控制电路***120可激活第二开关308或第三开关310中的至少一者以经由第二电阻器306将双向数据线耦合到VDDQ 212或经由第三电阻器310将双向数据线耦合到接地参考238以实施传输模式，其中第一开关304在传输模式中被取消激活。针对传输模式及电流流动的额外细节参考图4A及/或4B进行描述。
参考存储器控制器108的实例配置，终止电路112包含耦合到数据线202的第一电阻器322及耦合于第一电阻器322与终止电力轨226之间的第一开关324(例如，到Vtt的40Ω上拉件)。传输电路242包含作为上拉元件的部分的耦合到数据线202的第二电阻器326及耦合于第二电阻器326与VDDQ电力轨224之间的第二开关328(例如，到VDDQ的80Ω上拉件)。传输电路242的下拉元件包含耦合到数据线202的第三电阻器330及耦合于第三电阻器330与接地参考250之间的第三开关332(例如，到VSS的80Ω下拉件)。当经实施为具有并联的拉动式元件时，传输电路242可包含耦合到数据线202的第四电阻器334及耦合于第四电阻器334与VDDQ电力轨212之间的第四开关336。下拉元件可包含耦合到数据线202的第五电阻器338及耦合于第五电阻器338与存储器装置116的接地参考238之间的第五开关340。并联的拉动式元件的电阻值可与其它并联元件类似或不同。在此实例中，包含电阻器314及318的拉动式元件的电阻值标称地与包含电阻器306及310的拉动式元件的电阻值匹配。如由所指示电阻值展示，传输电路242的上拉及下拉元件可被平衡或匹配，其可包含在10％公差范围内的相同或类似电阻值。在某些方面中，传输电路242的上拉及下拉元件可具有与终止电路122的上拉电阻器匹配的电阻值。替代地，传输电路242的上拉及下拉元件可经实施为并联元件，其可包含并联的80Ω配置(80||80Ω)或并联的60||120Ω配置。
尽管未展示，但控制电路***228可耦合到开关324、328及332的相应栅极或控制端子。因此，存储器控制器108的控制电路***228可选择性激活或取消激活终止电路及传输电路的开关以实施用于PAM信令的终止的方面。举例来说，控制电路***228可激活第一开关324以经由第一电阻器322将数据线202(例如，双向信号线)耦合到终止电力轨作为在PAM终止的情况下的接收模式的部分。替代地，控制电路***228可激活第二开关328或第三开关332中的至少一者以经由第二电阻器326将双向数据线耦合到VDDQ 224或经由第三电阻器330将双向数据线到接地参考250以实施传输模式，其中第一开关322在传输模式中被取消激活。针对接收模式及电流流动的额外细节参考图4A及4B进行描述。
图4A在400处说明根据一或多个方面的三电平脉冲振幅调制(PAM3)电流流动的实例。一般来说，存储器控制器108或存储器装置116的相应控制电路***(例如，传输)选择性激活(例如，基于数据信号)传输电路的拉动式元件以产生电流流动及/或电压信号以将数据值传达到接收存储器装置或控制器。因此，本文中描述的各种实例(例如，电路及操作)可实施于存储器控制器108或存储器装置116中的任一者中、由其中的任一者实施或从其中的任一者的视角来实施。
参考图4A，根据一或多个方面，电流流动在存储器装置116在PAM终止的情况下使用PAM3信令(例如，三电平)传输数据的上下文中说明。明确来说，401说明PAM3 0数据值的第一电流流动，402说明PAM3 1数据值的第二电流流动，且403说明PAM3 2数据值的第三电流流动。为此，存储器控制器108或存储器装置116的信号模式控制器110、模式寄存器118及/或相应控制电路***可针对对应于V0、V1及V2数据值的PAM3信令的拉动式元件设置选择性激活拉动式元件，如404处的表中所展示。作为实例，这些PAM3值基于设置为0.5V的终止电压Vtt 214或Vtt 226的传输可导致在眼图406内下降为以终止电压为中心的V2及V1的正电压信号的接收到(终止)的信号。关于并联的拉动式元件(例如，75||75Ω、60||60Ω、60||120Ω等)，针对不同PAM3值的上拉元件234及下拉元件236的有效电阻值以及与实施PAM信令的终止的方面相关联的计算得到的电流及功率消耗在408处说明。
在本发明实例的上下文中，存储器控制器108的终止电路112的电阻器322是有效的以使数据线202终止于终止电力轨Vtt 226。如401处展示且基于拉动式元件的设置，存储器装置116激活两个下拉电阻器以使电流流动410向存储器控制器108指示V0PAM3值。为了指示V1 PAM3值，存储器装置116激活每一拉动式元件的一个电阻器以使电流流动412向存储器控制器108指示PAM3 V1值。在此，注意，电流流动412存在，没有经由数据线202的电流流动或在终止电路的电阻器处没有电流流动。因此，在一些信令条件下，接收器电路处的电流流动(例如，VSS终止中的分流路径电流)可通过实施PAM的终止的方面来消除，如本文中描述。如403处展示且基于拉动式元件的设置，存储器装置116激活两个上拉电阻器以使电流流动414向存储器控制器108指示V2PAM3值。如408处展示，实施PAM信令的终止的方面可导致低级别的功率消耗(例如，3.13mW)。
图4B在450处说明根据一或多个方面的四电平脉冲振幅调制(PAM4)电流流动的实例。一般来说，存储器控制器108或存储器装置116的相应控制电路***选择性激活传输电路的拉动式元件以产生电流流动及/或电压信号以将数据值传达到接收存储器装置或控制器。因此，本文中描述的各种实例(例如，电路及操作)可实施于存储器控制器108或存储器装置116中的任一者中、由其中的任一者实施或从其中的任一者的视角来实施。
参考图4B，根据一或多个方面，电流流动在存储器装置116在PAM终止的情况下使用PAM4信令(例如，四电平)传输数据的上下文中说明。明确来说，451说明PAM4 0数据值的第一电流流动，452说明PAM4 1数据值的第二电流流动，453说明PAM4 2数据值的第三电流流动，且454说明PAM4 3数据值的第四电流流动。为此，存储器控制器108或存储器装置116的信号模式控制器110、模式寄存器118及/或相应控制电路***可针对对应于V0、V1、V2及V3数据值的PAM4信令的拉动式元件设置选择性激活拉动式元件，如456处的表中所展示。关于并联的拉动式元件(例如，60||120Ω、75||125Ω、50||100Ω等)，针对不同PAM3值的上拉元件234及下拉元件236的有效电阻值以及与实施PAM信令的终止的方面相关联的计算得到的电流及功率消耗在408处说明。
在本发明实例的上下文中，存储器控制器108的终止电路112的电阻器322是有效的以使数据线202终止于终止电力轨Vtt 226。如401处展示且基于拉动式元件的设置456，存储器装置116激活两个下拉电阻器以使电流流动460向存储器控制器108指示V0 PAM4值。为了指示V1 PAM4值，存储器装置116激活每一拉动式元件的一个电阻器以使电流流动462向存储器控制器108指示PAM4 V1值。如403处展示且基于拉动式元件的设置456，存储器装置116激活每一拉动式元件的其它电阻器以使电流流动464向存储器控制器108指示PAM4V2值。为了指示V3 PAM4值，存储器装置116激活两个上拉电阻器以使电流流动466到存储器控制器108。如458处展示，实施PAM信令的终止的方面可导致低级别的功率消耗(例如，3.73mW)。在一些情况下且如表1中展示，在相对于NRZ的相同带宽条件下使用本文中描述的终止电力轨Vtt可针对PAM3将功率消耗降低近似4％且针对PAM4降低近似17％。
表1：在Vtt终止的情况下NRZ与PAM的功率消耗比较
除降低功率消耗之外，由PAM终止的方面提供的其它优点可包含预加重改进、占空比失真减少及/或驱动器线性度提高，如参考图5到8描述。
图5说明根据一或多个方面的500处的包含预加重电路***的终止电路的实例。尽管展示为参考存储器装置116的传输电路230来实施，但PAM信令的终止的方面可包含用于实施于存储器装置116或存储器控制器108中的预加重的电路及/或技术。因此，本文中描述的预加重实例(例如，电路及操作)可实施于存储器控制器108或存储器装置116中的任一者中、由其中的任一者实施或从其中的任一者的视角来实施。
如图5中展示，传输电路230可包含额外拉动式元件以实现信号转变的预加重，信号转变可包含从一种信号电平到另一信号电平的PAM信号转变。在某些方面中，预加重拉动式元件可经实施为具有大于或小于传输电路的主要拉动式元件的电阻值。一般来说，预加重电路***或具有较高电阻的预加重驱动器可恰在启动到另一信号电平的信令转变(使用其它传输电路***)之前、在其期间或恰在其之后被激活，这可在实施PAM或其它信令模式时提高偏斜率或改进信令眼图。举例来说，预加重电阻器可具有大于存储器控制器108或存储器装置116的传输或接收电路***的上拉或下拉电阻器的电阻值的两倍的电阻值。在此实例中，预加重电阻器经配置具有标称地是传输电路230的并联拉动式元件的有效或组合电阻(40Ω)的八倍(或标称地是个别拉动式元件电阻的四倍)的电阻值(320Ω)。
参考传输电路230的实例配置，关于先前描述的电阻器，预加重电路***包含耦合到数据线202的第六电阻器502及耦合于第六电阻器502与VDDQ电力轨212之间的第六开关504(例如，到VDDQ的320Ω上拉件)。预加重电路***还包含耦合到数据线202的第七电阻器506及耦合于第七电阻器506与接地参考238之间的第七开关508(例如，到VSS的320Ω下拉件)。如由所指示电阻器值展示，预加重电路***的上拉及下拉元件的相应电阻器506及508可被平衡或匹配，其可包含在10％公差范围内的相同或类似电阻值。尽管未展示，但预加重拉动式元件可包含相同或不同电阻值的额外并联元件以实现不同级别或量的预加重。通过实施使用非接地或非VDDQ终止电压的PAM终止，VSS或VDDQ终止的影响可得以避免且在使用终止电力轨Vtt时产生对PAM信号的更平衡的预加重效果。
举实例来说，考虑在600处说明在脉冲振幅调制的预加重及终止的情况下实施的三电平PAM的图表的图6A。在此，注意，图6A中说明的结果可为实验性的，且所展示或描述的电压可能与用于脉冲振幅调制的终止的最后或优化电路设计的结果不匹配。如601处展示，实施本文中描述的到终止电力轨Vtt(例如，Vtt 214、Vtt 226)的终止使上拉预加重能够起作用，而没有关于向上信号转变的失真。同样地，在602处，使用本文中描述的到终止电力轨Vtt(例如，Vtt 214、Vtt 226)的终止使下拉预加重能够起作用，而没有关于向下信号转变的失真。因此，PAM信令的终止的方面可结合预加重进行实施，这可改进信号完整性或避免与基于VSS的或基于VDDQ的终止相关联的信号失真。
作为另一实例，考虑说明根据一或多个方面的在脉冲振幅调制情况下应用的预加重的实例图表的图6B。为了比较，在651处展示VSS终止的图表，且在652处展示Vtt终止的图表，其各自在启用预加重及不启用预加重的情况下。如图6B的图例中指出，蓝线表示在预加重被停用情况下的信号型式，且品红线表示在预加重被启用情况下的相应终止的信号型式。相对于653处的眼图，当预加重经启用具有较宽窗高度及/或较长窗持续时间时，脉冲振幅调制的终止的方面可提供改进的眼图654。
图7说明700处的与脉冲振幅调制的终止的各种方面相关联的实例眼图。一般来说，PAM信令的终止的方面还可改进存储器电路的占空比失真或传输器线性度。举例来说，存储器电路的VSS终止或VDDQ终止通常导致近似46％到54％的相应占空比失真。然而，通过使用本文中描述的终止电力轨Vtt(例如，Vtt 214、Vtt 226)，可减少或基本上消除占空比失真(例如，标称50％的占空比)。
另外，由于与PAM相关联的额外信令电平，可能出现眼图问题，尤其是关于不良的信号线驱动器线性度或DQ校准。举例来说，在类似的电压轮廓(例如，1.0V)内，NRZ信令基于两种信号电平及一个信号眼操作，而PAM4基于四种信号电平及三个信号眼操作。当信号线驱动器遭受不良的线性度时，进一步减少已经很小的信号眼，这可防止由接收输入缓冲器进行适当信号恢复。这些线性度问题中的一些可与使用VSS或VDDQ作为终止轨的不平衡或不对称终止方案有关。为了解决此类问题，存储器控制器可在每一I/O输出处针对每一输出电压实施多个ZQ校准以为信号电平的所有组合产生单独ZQ校准代码。
然而，在PAM终止的方面中，使用终止电力轨Vtt可提供降低存储器电路的校准及/或均衡复杂性的更平衡或对称的波形。举例来说，如701及702处展示，使信号线终止于终止电力轨Vtt可提供围绕终止电压对称的更高及/或更长信号眼。因而，PAM终止的方面可实现简化的DQ校准程序，其可基于终止电压使用仅仅一个DQ校准实现信号线驱动器校准(例如，在VDDQ的一半0.5V下的一个DQ校准)。
举实例来说，考虑在800处说明在脉冲振幅调制的终止的情况下实施的传输器电路的电流-电压图表的图8。在此电流-电压图表中，上拉电流802及下拉电流804关于终止电压Vtt平衡或对称，而不是通过先前类型的终止电路而朝向VSS或VDDQ偏斜。另外，上拉电流802更接近理想上拉阻抗806，其具有相对于VSS终止信号线减小的差异808。同样地，下拉电流804更接近理想下拉阻抗810，其具有相对于VDDQ终止信号线减小的差异812。因而，本文中描述的PAM信令的终止的方面可提供数种性能改进，其可包含功率消耗降低、占空比失真减少、预加重改进、传输器驱动线性度提高及/或校准程序简化。
实例方法
在此章节中参考图9及10的流程图(flow charts/flow diagrams)描述实例方法。仅举实例来说，这些描述引用图1到8中描绘的组件、实体及其它方面。
图9描绘根据一或多个方面的用于在脉冲振幅调制的终止的情况下操作存储器电路的实例方法的流程图900。流程图900包含操作902到916，其可使用终止电路112或终止电路122执行以实施脉冲振幅调制的终止的方面，如本文中描述。
在902处，终止电路的控制电路***接收在接收模式中操作存储器电路的指示。举例来说，存储器装置可经配置用于数据到存储器装置的写入操作，或存储器控制器可经配置用于数据从存储器装置的读取操作。
在904处，控制电路***针对存储器互连件的数据线停用到存储器电路的DQ电力轨(例如，VDDQ，1.0V)的下拉电阻器及上拉电阻器。在一些情况下，控制电路***停用传输电路或使传输电路的组件与数据线解耦。
在906处，控制电路***启用第二上拉电阻器以将存储器互连件的数据线耦合到存储器电路的终止电力轨。举例来说，控制电路***可激活终止电路的开关以将终止电阻器或上拉电阻器耦合到数据线。终止电力轨可如本文中描述般进行配置，其可包含标称地是耦合到数据线的传输电路的DQ线驱动电路***的电压的一半的电压。
在908处，存储器电路使用第二上拉电阻器将经由数据线接收的信号终止于终止电力轨。举例来说，存储器电路可使用终止电力轨及终止电路的对应拉动式电阻器来终止PAM3或PAM4信号。替代地，存储器电路可使用终止电路来终止NRZ信号。
任选地在910处，控制电路***接收在传输模式中操作的指示。举例来说，存储器装置可经配置用于数据到存储器控制器的读取操作，或存储器控制器可经配置用于数据到存储器装置的写入操作。
在912处，控制电路***停用第二上拉电阻器以使存储器互连件的数据线与存储器电路的终止电力轨解耦。在一些情况下，控制电路***断开或取消激活终止电路的开关以使终止电阻器与数据线去耦。另外，控制电路***可停用或取消激活输入缓冲器或存储器电路的接收放大器。
在914处，控制电路***启用到存储器电路的DQ电力轨的下拉电阻器及第一上拉电阻器。举例来说，控制电路可启用耦合到数据线的传输电路的拉动式元件，例如并联的上拉件或并联的下拉件。
在916处，控制电路***激活下拉电阻器及/或第一上拉电阻器以经由存储器互连件的数据线传输信号。在一些情况下，控制电路***激活上拉元件的一或多个开关以将电流供给到数据线。在其它情况下，控制电路***激活上拉件或下拉件以将电流分流且经由数据线传输电压信号。在又其它情况下，控制电路***激活下拉元件的一或多个开关以从数据线吸收电流。方法900可任选地从操作916返回到操作902以响应于接收到在接收模式中操作存储器电路的另一指示来实施脉冲振幅调制的终止。
图10描绘根据一或多个方面的用于脉冲振幅调制信号的终止的实例方法的流程图1000。流程图1000包含操作1002到1016，其可使用终止电路112或终止电路122执行以实施脉冲振幅调制的终止的方面，如本文中描述。
在1002处，终止电路的控制电路***接收在PAM信令模式中操作的指示。举例来说，信号模式控制器或模式寄存器可配置存储器电路以使其在PAM信令模式中操作。
任选地在1004处，控制电路***取消激活第一开关以使数据线的第一上拉电阻器与第一电力轨解耦。任选地在1006处，控制电路***取消激活第二开关以使数据线的下拉电阻器与关于接地的节点解耦。通过这样做，控制电路***可通过解耦或断开经配置以实现传输操作的拉动式元件来停用存储器电路的传输电路。
在1008处，控制电路***激活第三开关以将数据线的第二上拉电阻器耦合到第二电力轨。第二电力轨经配置以针对PAM信令模式在终止电压下提供电力。第二拉动式电阻器及第二电力轨可实施为终止电路，如本文中描述。
在1010处，存储器电路经由数据线接收PAM信号。PAM信号可包含根据PAM3或PAM4信令协议或规范调制的数据值。替代地，存储器电路可经配置用于NRZ信号且接收NRZ信号用于使用终止电力轨进行终止。在某些方面中，本文中描述的电路及技术也可应用于NRZ信令模式，这可在以所述模式操作存储器电路时降低功率消耗。
在1012处，终止电路在终止电压下经由第二上拉电阻器将PAM信号终止于第二电力轨以提供终止PAM信号。在1014处，存储器电路的放大器接收终止PAM信号。在某些方面中，放大器可操作地耦合到经配置以在标称地是终止电压的两倍的电压电平下提供电力的第三电力轨(例如，VDD2H)。
在1016处，放大器将经放大PAM信号提供到存储器电路的均衡器。替代地，放大器可将经放大PAM信号提供到存储器电路的解串器。通过实施脉冲振幅调制的终止的方面，可改进经放大PAM信号的信号完整性，且可降低存储器电路的功率消耗。
对于上文所描述的流程图(flow charts/flow diagrams)，展示及/或描述操作的顺序不希望被解释为限制。可以任何顺序组合或重新布置任何数目或组合的所描述过程操作以实施给定方法或替代方法。操作也可从所描述方法省略或添加到所描述方法。此外，可以完全或部分重叠方式实施所描述操作。
可在例如硬件(例如，固定逻辑电路***或与存储器结合的处理器)、固件、软件或其某组合中实施这些方法或操作的方面。可使用图1到10中所展示的设备、***或组件中的一或多者来实现方法，其组件可被进一步划分、组合、重新布置等等。这些图的装置、***及组件通常表示：固件，例如可执行代码或其动作；硬件，例如电子装置、封装模块、IC芯片或电路；软件，例如处理器可执行指令；或其组合。所说明设备100及在200、300、400及/或500处展示的组件包含例如存储器控制器108、信号模式控制器110、终止电路112、互连件114、存储器装置116、控制电路***120、终止电路122及存储器裸片124。主机装置102可包含处理器106及存储器控制器108。存储器装置116可包含模式寄存器118、控制电路***120、终止电路122及存储器裸片124。存储器控制器108或存储器装置116的例子可包含多个电力供应器及电力分配网络(PDN)以在多种相应电压电平下提供电力来实现脉冲振幅调制的终止的方面或其它信令模式。因此，这些图说明能够实施所描述方法的许多可能***或设备中的一些。
在下文中，描述存储器电路的脉冲振幅调制信号的终止的各种实例：
实例1：一种设备，其包括：至少一个存储器阵列，其包括多个存储体；接口，其用于存储器互连件；控制逻辑，其经配置以使得能够使用用于所述存储器互连件的所述接口存取所述至少一个存储器阵列；电力分配网络，其包括经配置以在第一电压下提供第一电力的第一电力轨及经配置以在第二电压下提供第二电力的第二电力轨，所述第一电力轨的所述第一电压小于所述第二电力轨的所述第二电压；及收发器电路，其包括：放大器，其具有耦合到所述接口的信号线的输入及耦合到所述控制逻辑的输出；第一电阻器，其具有耦合到所述信号线的第一端子；第一开关，其耦合于所述第一电阻器的第二端子与第一电力轨之间；第二电阻器，其具有耦合到所述信号线的第一端子；第二开关，其耦合于所述第二电阻器的第二端子与经配置以吸收电流的节点之间；第三电阻器，其具有耦合到所述信号线的第一端子；及第三开关，其耦合于所述第三开关的所述第二端子与第二电力轨之间。
实例2：根据实例1或任何其它实例所述的设备，其中所述第一电力轨经配置以在其下提供所述第一电力的所述第一电压标称地是所述第二电力轨经配置以在其下提供所述第二电力的所述第二电压的一半。
实例3：根据实例1或任何其它实例所述的设备，其中：所述电力分配网络进一步包括经配置以在与所述第一电力轨的所述第一电压不同的第三电压下提供第三电力的第三电力轨；且所述收发器电路的所述放大器耦合到所述第三电力轨。
实例4：根据实例3或任何其它实例所述的设备，其中所述第一电力轨经配置以在其下提供所述第一电力的所述第一电压标称地是所述第三电力轨经配置以在其下将所述第三电力提供到所述放大器的所述第三电压的一半。
实例5：根据实例1或任何其它实例所述的设备，其中：所述第一电阻器的电阻值在所述第二电阻器的电阻值的一半的10％公差范围内；或所述第一电阻器的所述电阻值在所述第三电阻器的电阻值的一半的10％公差范围内。
实例6：根据实例1或任何其它实例所述的设备，其中所述收发器电路进一步包括：第四电阻器，其具有耦合到所述接口的所述信号线的第一端子；第四开关，其耦合于所述第四电阻器的第二端子与经配置以吸收电流的所述节点之间；第五电阻器，其具有耦合到所述接口的所述信号线的第一端子；及第五开关，其耦合于所述第五开关的所述第二端子与所述第二电力轨之间。
实例7：根据实例6或任何其它实例所述的设备，其中：所述第二电阻器的电阻值在10％的公差范围内与所述第四电阻器的电阻值匹配；或所述第三电阻器的电阻值在10％的公差范围内与所述第五电阻器的电阻值匹配。
实例8：根据实例6或任何其它实例所述的设备，其中所述第二电阻器的所述电阻值、所述第三电阻器的所述电阻值、所述第四电阻器的所述电阻值及所述第五电阻器的所述电阻值在10％的公差范围内匹配。
实例9：根据实例1或任何其它实例所述的设备，其中所述收发器电路进一步包括：第六电阻器，其具有耦合到所述接口的所述信号线的第一端子；第六开关，其耦合于所述第六电阻器的第二端子与经配置以吸收电流的所述节点之间；第七电阻器，其具有耦合到所述接口的所述信号线的第一端子；及第七开关，其耦合于所述第七电阻器的第二端子与经配置以吸收电流的所述节点之间。
实例10：根据实例9或任何其它实例所述的设备，其中：所述第六电阻器的电阻值小于所述第三电阻器的电阻值或所述第五电阻器的电阻值的一半；且所述第七电阻器的电阻值小于所述第三电阻器的所述电阻值或所述第五电阻器的所述电阻值的一半。
实例11：根据实例9或任何其它实例所述的设备，其中：所述设备的所述控制逻辑包括所述放大器的所述输出所耦合到的写入路径电路***，且所述写入路径电路***包含以下中的一者：解串器电路；均衡器电路；或决策反馈均衡器电路。
实例12：根据实例1或任何其它实例所述的设备，其中所述控制逻辑经配置以使得能够根据低功率双倍数据速率(LPDDR)规范来存取所述至少一个存储器阵列。
实例13：一种设备，其包括：放大器，其具有输入及输出，所述放大器的所述输出耦合到解串器电路；信号线，其耦合到所述放大器的所述输入；第一电阻器，其具有耦合到所述信号线的第一端子；第一开关，其耦合于所述第一电阻器的第二端子与第一电力轨之间，所述第一电力轨经配置以在第一电压下提供第一电力；第二电阻器，其具有耦合到所述信号线的第一端子；第二开关，其耦合于所述第二电阻器的第二端子与经配置以吸收电流的节点之间；第三电阻器，其具有耦合到所述信号线的第一端子；及第三开关，其耦合于所述第三开关的所述第二端子与第二电力轨之间，所述第二电力轨经配置以在小于所述第一电力的所述第一电压的第二电压下提供第二电力。
实例14：根据实例13或任何其它实例所述的设备，其中所述第一电力轨经配置以在其下提供所述第一电力的所述第一电压小于所述第二电力轨经配置以在其下提供所述第二电力的所述第二电压的三分之二。
实例15：根据实例13或任何其它实例所述的设备，其中所述第一电力轨经配置以在其下提供所述第一电力的所述第一电压标称地是所述第二电力轨经配置以在其下提供所述第二电力的所述第二电压的一半。
实例16：根据实例13或任何其它实例所述的设备，其中所述放大器耦合到经配置以在与由所述第一电力轨提供的所述第一电力的所述第一电压不同的第三电压下提供第三电力的第三电力轨。
实例17：根据实例16或任何其它实例所述的设备，其中所述第一电力轨经配置以在其下提供所述第一电力的所述第一电压标称地是所述第三电力轨经配置以在其下将所述第三电力提供到所述放大器的所述第三电压的一半。
实例18：根据实例13或任何其它实例所述的设备，其中：所述第一电阻器的电阻值在所述第二电阻器的电阻值的一半的10％公差范围内；或所述第一电阻器的所述电阻值在所述第三电阻器的电阻值的一半的10％公差范围内。
实例19：根据实例13或任何其它实例所述的设备，其中所述第一电阻器的电阻值在10％的公差范围内与所述第二电阻器的电阻值匹配；或所述第一电阻器的所述电阻值在10％的公差范围内与所述第三电阻器的电阻值匹配。
实例20：根据实例13或任何其它实例所述的设备，其进一步包括：第四电阻器，其具有耦合到所述信号线的第一端子；第四开关，其耦合于所述第四电阻器的第二端子与经配置以吸收电流的所述节点之间；第五电阻器，其具有耦合到所述信号线的第一端子；及第五开关，其耦合于所述第五开关的所述第二端子与所述第二电力轨之间。
实例21：根据实例20或任何其它实例所述的设备，其中：所述第二电阻器的电阻值在10％的公差范围内与所述第四电阻器的电阻值匹配；或所述第三电阻器的电阻值在10％的公差范围内与所述第五电阻器的电阻值匹配。
实例22：根据实例20或任何其它实例所述的设备，其中所述第二电阻器的所述电阻值、所述第三电阻器的所述电阻值、所述第四电阻器的所述电阻值及所述第五电阻器的所述电阻值在10％的公差范围内匹配。
实例23：根据实例20或任何其它实例所述的设备，其进一步包括：第六电阻器，其具有耦合到所述信号线的第一端子；第六开关，其耦合于所述第六电阻器的第二端子与经配置以吸收电流的所述节点之间；第七电阻器，其具有耦合到所述信号线的第一端子；及第七开关，其耦合于所述第七电阻器的所述第二端子与所述第二电力轨之间。
实例24：根据实例13或任何其它实例所述的设备，其中所述第六电阻器的电阻值小于所述第三电阻器的电阻值或所述第五电阻器的电阻值的一半；或所述第七电阻器的电阻值小于所述第三电阻器的所述电阻值或所述第五电阻器的所述电阻值的一半。
实例25：根据实例13或任何其它实例所述的设备，其中：所述信号线包括双向数据线；所述设备经配置为所述双向数据线的收发器电路或其部分，所述收发器电路包括：接收器部分，其包含所述放大器、所述第一开关及所述第一电阻器；及传输器部分，其包含所述第二开关、第二电阻器、第三开关及第三电阻器。
实例26：根据实例25或任何其它实例所述的设备，其中所述收发器电路与控制电路***耦合，所述控制电路***经配置以：激活所述第一开关以经由所述第一电阻器将所述双向数据线耦合到所述第一电力轨以实施接收模式，所述第二开关及第三开关在所述接收模式中被取消激活；或激活所述第二开关或所述第三开关中的至少一者以经由所述第二电阻器将所述双向数据线耦合到经配置以吸收电流的所述节点或经由所述第三电阻器将所述双向数据线耦合到所述第二电力轨以实施传输模式，所述第一开关在所述传输模式中被取消激活。
实例27：根据实例13或任何其它实例所述的设备，其中：所述放大器的所述输出经由均衡器电路耦合到所述解串器电路；或所述放大器经实施为所述均衡器电路的部分，所述均衡器电路耦合到所述解串器。
实例28：根据实例27或任何其它实例所述的设备，其中所述解串器电路经配置为决策反馈均衡器电路。
实例29：一种设备，其包括：接口，其用于存储器互连件；控制逻辑，其经配置以实现数据通过所述接口的传达；电力分配网络，其包含用以在第一电压下提供第一电力的第一电力轨及用以在第二电压下提供第二电力的第二电力轨，所述第一电压小于所述第二电压的三分之二；及收发器电路，其包括：放大器，其具有耦合到所述接口的信号线的输入及耦合到所述控制逻辑的输出；第一电阻器，其具有耦合到所述信号线的第一端子；第一开关，其耦合于所述第一电阻器的第二端子与第一电力轨之间；第二电阻器，其具有耦合到所述信号线的第一端子；第二开关，其耦合于所述第二电阻器的第二端子与经配置以吸收电流的节点之间；第三电阻器，其具有耦合到所述信号线的第一端子；及第三开关，其耦合于所述第三开关的所述第二端子与第二电力轨之间。
实例30：根据实例29或任何其它实例所述的设备，其中所述第一电力轨经配置以在其下提供所述第一电力的所述第一电压标称地是所述第二电力轨经配置以在其下提供所述第二电力的所述第二电压的一半。
实例31：根据实例29或任何其它实例所述的设备，其中：所述电力分配网络进一步包括经配置以在与所述第一电力轨的所述第一电压不同的第三电压下提供第三电力的第三电力轨；且所述收发器电路的所述放大器耦合到所述第三电力轨。
实例32：根据实例31或任何其它实例所述的设备，其中所述第一电力轨经配置以在其下提供所述第一电力的所述第一电压标称地是所述第三电力轨经配置以在其下将所述第三电力提供到所述放大器的所述第三电压的一半。
实例33：根据实例29或任何其它实例所述的设备，其中：所述第一电阻器的电阻值在所述第二电阻器的电阻值的一半的10％公差范围内；或所述第一电阻器的所述电阻值在所述第三电阻器的电阻值的一半的10％公差范围内。
实例34：根据实例29或任何其它实例所述的设备，其中：所述第一电阻器的电阻值在10％的公差范围内与所述第二电阻器的电阻值匹配；或所述第一电阻器的所述电阻值在10％的公差范围内与所述第三电阻器的电阻值匹配。
实例35：根据实例29或任何其它实例所述的设备，其中：所述设备的所述控制逻辑包括所述放大器的所述输出所耦合到的读取路径电路***，且所述读取路径电路***包含以下中的一者：解串器电路；均衡器电路；或决策反馈均衡器电路。
实例36：根据实例29或任何其它实例所述的设备，其中所述设备的所述控制逻辑经配置以实现所述数据根据低功率双倍数据速率(LPDDR)规范通过所述接口的所述传达。
实例37：一种方法，其包括：接收在接收模式中操作存储器电路的指示，所述存储器电路耦合到存储器互连件；停用耦合于所述存储器互连件的信号线与经配置以吸收电流的节点之间的下拉电阻器；停用耦合于所述存储器互连件的所述信号线与经配置以在第一电压下提供第一电力的第一电力轨之间的第一上拉电阻器；启用耦合于所述信号线与经配置以在标称地是所述第一电压的一半的第二电压下提供第二电力的第二电力轨之间的第二上拉电阻器；及由所述存储器电路的放大器经由通过所述第二上拉电阻器耦合到所述第二电力轨的所述存储器互连件的所述信号线接收信号。
实例38：根据实例37或任何其它实例所述的方法，其中所述存储器电路的所述放大器耦合到经配置以在标称地是所述第二电力轨的所述第二电压的两倍的第三电压下提供第三电力的第三电力轨。
实例39：根据实例37或任何其它实例所述的方法，其进一步包括：使用所述放大器方法经由所述信号线接收的所述信号；及将所述经放大信号从所述放大器提供到所述存储器电路的均衡器或解串器。
实例40：根据实例37或任何其它实例所述的方法，其中：所述下拉电阻器的电阻值标称地是所述第二上拉电阻器的电阻值的两倍；或所述第一上拉电阻器的电阻值标称地是所述第二上拉电阻器的所述电阻值的两倍。
实例41：根据实例37或任何其它实例所述的方法，其中：所述下拉电阻器的电阻值在10％的公差范围内与所述第二上拉电阻器的电阻值匹配；或所述第一上拉电阻器的电阻值在10％的公差范围内与所述第二上拉电阻器的所述电阻值匹配。
实例42：根据实例37或任何其它实例所述的方法，其中：所述存储器电路实施于经配置以根据低功率双倍数据速率(LPDDR)规范来操作的存储器装置中。
实例43：根据实例37或任何其它实例所述的方法，其中：所述存储器电路实施于经配置以根据LPDDR规范来操作的存储器控制器集成电路中。
在本公开的上下文中，计算机可读媒体包含非暂时性计算机存储媒体及通信媒体两者，通信媒体包含促进将计算机程序(例如，应用程序)或数据从一个实体传送到另一者的任何媒体。非暂时性计算机存储媒体可为可由计算机存取的任何可用媒体，例如RAM、SRAM、DRAM、ROM、快闪、EEPROM、光学媒体及磁性媒体。
除非上下文另有规定，否则本文中使用词语“或”可被视为使用“包含或”或准许包含或应用由词语“或”连结的一或多个项目的术语(例如，短语“A或B”可被解释为仅准许“A”、仅准许“B”或准许“A”及“B”两者)。而且，如本文中所使用，涉及项目列表中的“至少一者”的短语是指那些项目的任何组合，包含单个成员。例如，“a、b或c中的至少一者”可涵盖a、b、c、a-b、a-c、b-c及a-b-c，以及具有多个同一元素的任何组合(例如，a-a、a-a-a、a-a-b、a-a-c、a-b-b、a-c-c、b-b、b-b-b、b-b-c、c-c，及c-c-c，或a、b及c的任何其它排序)。此外，在本文中所论述的附图及术语中表示的项目可指示一或多个项目或术语，且因此可互换地引用此书面描述中的项目及术语的单数或复数形式。
总结
尽管脉冲振幅调制的终止的方面以特定于某些特征及/或方法的语言进行描述，但所附权利要求书的标的物不一定限于所描述的特定特征或方法。而是，将特定特征及方面公开为脉冲振幅调制的终止的各种实例实施方案。

Claims (15)

1.一种设备，其包括：
至少一个存储器阵列，其包括多个存储体；
接口，其用于存储器互连件；
控制逻辑，其经配置以使得能够使用用于所述存储器互连件的所述接口存取所述至少一个存储器阵列；
电力分配网络，其包括经配置以在第一电压下提供第一电力的第一电力轨及经配置以在第二电压下提供第二电力的第二电力轨，所述第一电力轨的所述第一电压小于所述第二电力轨的所述第二电压；及
收发器电路，其包括：
放大器，其具有耦合到所述接口的信号线的输入及耦合到所述控制逻辑的输出；
第一电阻器，其具有耦合到所述信号线的第一端子；
第一开关，其耦合于所述第一电阻器的第二端子与第一电力轨之间；
第二电阻器，其具有耦合到所述信号线的第一端子；
第二开关，其耦合于所述第二电阻器的第二端子与经配置以吸收电流的节点之间；
第三电阻器，其具有耦合到所述信号线的第一端子；及
第三开关，其耦合于所述第三开关的所述第二端子与第二电力轨之间。
2.根据权利要求1所述的设备，其中所述第一电力轨经配置以在其下提供所述第一电力的所述第一电压标称地是所述第二电力轨经配置以在其下提供所述第二电力的所述第二电压的一半。
3.根据权利要求1或权利要求2所述的设备，其中：
所述电力分配网络进一步包括经配置以在与所述第一电力轨的所述第一电压不同的第三电压下提供第三电力的第三电力轨；且
所述收发器电路的所述放大器耦合到所述第三电力轨。
4.根据权利要求3所述的设备，其中所述第一电力轨经配置以在其下提供所述第一电力的所述第一电压标称地是所述第三电力轨经配置以在其下将所述第三电力提供到所述放大器的所述第三电压的一半。
5.根据前述权利要求中任一权利要求所述的设备，其中：
所述第一电阻器的电阻值在所述第二电阻器的电阻值的一半的10％公差范围内；或
所述第一电阻器的所述电阻值在所述第三电阻器的电阻值的一半的10％公差范围内。
6.根据前述权利要求中任一权利要求所述的设备，其中所述收发器电路进一步包括：
第四电阻器，其具有耦合到所述接口的所述信号线的第一端子；
第四开关，其耦合于所述第四电阻器的第二端子与经配置以吸收电流的所述节点之间；
第五电阻器，其具有耦合到所述接口的所述信号线的第一端子；及
第五开关，其耦合于所述第五开关的所述第二端子与所述第二电力轨之间。
7.根据权利要求6所述的设备，其中：
所述第二电阻器的电阻值在10％的公差范围内与所述第四电阻器的电阻值匹配；或
所述第三电阻器的电阻值在10％的公差范围内与所述第五电阻器的电阻值匹配。
8.一种设备，其包括：
接口，其用于存储器互连件；
控制逻辑，其经配置以实现数据通过所述接口的传达；
电力分配网络，其包含用以在第一电压下提供第一电力的第一电力轨及用以在第二电压下提供第二电力的第二电力轨，所述第一电压小于所述第二电压的三分之二；及
收发器电路，其包括：
放大器，其具有耦合到所述接口的信号线的输入及耦合到所述控制逻辑的输出；
第一电阻器，其具有耦合到所述信号线的第一端子；
第一开关，其耦合于所述第一电阻器的第二端子与第一电力轨之间；
第二电阻器，其具有耦合到所述信号线的第一端子；
第二开关，其耦合于所述第二电阻器的第二端子与经配置以吸收电流的节点之间；
第三电阻器，其具有耦合到所述信号线的第一端子；及
第三开关，其耦合于所述第三开关的所述第二端子与第二电力轨之间。
9.根据权利要求8所述的设备，其中所述第一电力轨经配置以在其下提供所述第一电力的所述第一电压标称地是所述第二电力轨经配置以在其下提供所述第二电力的所述第二电压的一半。
10.根据权利要求8或权利要求9所述的设备，其中：
所述电力分配网络进一步包括经配置以在与所述第一电力轨的所述第一电压不同的第三电压下提供第三电力的第三电力轨；且
所述收发器电路的所述放大器耦合到所述第三电力轨。
11.根据权利要求10所述的设备，其中所述第一电力轨经配置以在其下提供所述第一电力的所述第一电压标称地是所述第三电力轨经配置以在其下将所述第三电力提供到所述放大器的所述第三电压的一半。
12.根据前述权利要求中任一权利要求所述的设备，其中：
所述第一电阻器的电阻值在所述第二电阻器的电阻值的一半的10％公差范围内；或
所述第一电阻器的所述电阻值在所述第三电阻器的电阻值的一半的10％公差范围内。
13.根据前述权利要求中任一权利要求所述的设备，其中：
所述第一电阻器的电阻值在10％的公差范围内与所述第二电阻器的电阻值匹配；或
所述第一电阻器的所述电阻值在10％的公差范围内与所述第三电阻器的电阻值匹配。
14.根据前述权利要求中任一权利要求所述的设备，其中：
所述设备的所述控制逻辑包括所述放大器的所述输出所耦合到的读取路径电路***，且所述读取路径电路***包含以下项中的一者：
解串器电路；
均衡器电路；或
决策反馈均衡器电路。
15.根据前述权利要求中任一权利要求所述的设备，其中所述设备的所述控制逻辑经配置以实现所述数据根据低功率双倍数据速率(LPDDR)规范通过所述接口的所述传达。
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KR100351931B1 (ko) * 2000-05-30 2002-09-12 삼성전자 주식회사 반도체 메모리 장치의 전압 감지 회로
KR20050064897A (ko) * 2003-12-24 2005-06-29 삼성전자주식회사 종단회로의 저항 값에 따라 입력버퍼의 이득을 조절할 수있는반도체 메모리 장치 및 입력버퍼의 이득조절 방법
KR100666930B1 (ko) * 2004-10-29 2007-01-11 주식회사 하이닉스반도체 온-다이 터미네이션 회로를 구비하는 반도체메모리소자
JP4410272B2 (ja) * 2007-05-11 2010-02-03 株式会社東芝 不揮発性メモリ装置及びそのデータ書き込み方法
US9252997B1 (en) * 2014-07-10 2016-02-02 Qualcomm Incorporated Data link power reduction technique using bipolar pulse amplitude modulation

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