CN113903800A - 半导体装置 - Google Patents

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Abstract

本发明涉及半导体装置。本发明的目的在于提供能够抑制电流感测区域的沟道与阴极层之间的干涉，并且尽可能减小该沟道与该阴极层之间的距离的技术。在将从第1半导体层的沟道至集电极层以及阴极层的另一者即第3半导体层为止的沿着面内方向的第1距离设为W，将从第1半导体层的沟道至第2半导体层为止的第2距离设为S，将半导体基板中的从第1半导体层的沟道至第3半导体层为止之间的部分的扩散系数以及寿命分别设为D以及τ的情况下，预先确定的关系式成立。

Description

半导体装置
技术领域
本发明涉及半导体装置。
背景技术
近年来，提出了在例如家电产品、电动汽车、铁路、太阳能发电或者风力发电等中使用反向导通型半导体装置(Reverse Conducting Insulated Gate BipolarTransistor：简略为RC-IGBT)。
就RC-IGBT而言，IGBT和续流二极管(FWD)等二极管被设置于1片半导体基板。关于这样的RC-IGBT，提出了各种技术。例如在专利文献1中，针对RC-IGBT，提出了以电流感测与二极管区域的阴极层彼此不干涉的方式而使两者远离的技术。
专利文献1：日本专利第5067517号公报
认为能够对电流感测与阴极层之间的干涉进行抑制的电流感测与阴极层之间的距离的下限值实际上依赖于半导体基板的厚度。但是，在当前技术中，由于未考虑半导体基板的厚度方向的距离，因此存在上述距离较大的问题。
发明内容
因此，本发明就是鉴于上述这样的问题而提出的，其目的在于，提供能够抑制电流感测区域的沟道与阴极层之间的干涉，并且尽可能减小该沟道与该阴极层之间的距离的技术。
本发明涉及的半导体装置具有半导体基板，该半导体基板具有第1主面和与所述第1主面相反侧的第2主面，在该半导体基板沿面内方向而设置有IGBT区域、二极管区域以及电流感测区域，所述半导体基板包含：基极层，其设置于所述IGBT区域的所述第1主面侧；集电极层，其设置于所述IGBT区域的所述第2主面侧；阳极层，其设置于所述二极管区域的所述第1主面侧；阴极层，其设置于所述二极管区域的所述第2主面侧，与所述集电极层在所述面内方向相邻；第1半导体层，其设置于所述电流感测区域的所述第1主面侧，与所述基极层或者所述阳极层相同；以及第2半导体层，其设置于所述电流感测区域的所述第2主面侧，与所述集电极层以及所述阴极层的一者相同，在将从所述第1半导体层的沟道至所述集电极层以及所述阴极层的另一者即第3半导体层为止的沿着所述面内方向的第1距离设为W，将从所述第1半导体层的所述沟道至所述第2半导体层为止的第2距离设为S，将所述半导体基板中的从所述第1半导体层的所述沟道至所述第3半导体层为止之间的部分的扩散系数以及寿命分别设为D以及τ的情况下，预先确定的关系式成立。
发明的效果
根据本发明，针对第1距离，预先确定的关系式成立。根据这样的结构，能够抑制电流感测区域的沟道与阴极层之间的干涉，并且尽可能减小该沟道与该阴极层之间的距离。
附图说明
图1是表示实施方式1涉及的半导体装置的结构的俯视图。
图2是表示实施方式1涉及的半导体装置的其它结构的俯视图。
图3是表示实施方式1涉及的半导体装置的IGBT区域的结构的局部放大俯视图。
图4是表示实施方式1涉及的半导体装置的IGBT区域的结构的剖视图。
图5是表示实施方式1涉及的半导体装置的IGBT区域的结构的剖视图。
图6是表示实施方式1涉及的半导体装置的二极管区域的结构的局部放大俯视图。
图7是表示实施方式1涉及的半导体装置的二极管区域的结构的剖视图。
图8是表示实施方式1涉及的半导体装置的二极管区域的结构的剖视图。
图9是表示实施方式1涉及的半导体装置的IGBT区域与二极管区域之间的边界区域的结构的剖视图。
图10是表示实施方式1涉及的半导体装置的终端区域的结构的剖视图。
图11是表示实施方式1涉及的半导体装置的终端区域的结构的剖视图。
图12是表示实施方式1涉及的半导体装置的焊盘区域的结构的剖视图。
图13是表示实施方式1涉及的半导体装置的制造方法的剖视图。
图14是表示实施方式1涉及的半导体装置的制造方法的剖视图。
图15是表示实施方式1涉及的半导体装置的制造方法的剖视图。
图16是表示实施方式1涉及的半导体装置的制造方法的剖视图。
图17是表示实施方式1涉及的半导体装置的制造方法的剖视图。
图18是表示实施方式1涉及的半导体装置的制造方法的剖视图。
图19是表示实施方式2涉及的半导体装置的焊盘区域的结构的剖视图。
具体实施方式
以下，一边参照附图，一边对实施方式进行说明。以下的各实施方式中说明的特征是例示，并非全部的特征都是必须的。另外，在以下示出的说明中，在多个实施方式中对相同的结构要素标注相同或者类似的标号，主要对不同的结构要素进行说明。另外，在以下所记载的说明中，“上”、“下”、“左”、“右”、“表”或者“背”等特定的位置和方向也并非必须与实际实施时的方向一致。另外，某个部分比其它部分浓度高例如意味着某个部分的浓度的平均值比其它部分的浓度的平均值高，或者某个部分的浓度的最大值比其它部分的浓度的最大值高。
另外，在以下的说明中，n以及p示出半导体的导电型，在本发明中，将第1导电型设为n型、第2导电型设为p型而进行说明，但也可以将第1导电型设为p型、第2导电型设为n型。另外，n-示出杂质浓度比n低这一情况，n+示出杂质浓度比n高这一情况。同样地，p-示出杂质浓度比p低这一情况，p+示出杂质浓度比p高这一情况。
＜实施方式1＞
图1是表示本实施方式1涉及的作为RC-IGBT的半导体装置的结构的俯视图。另外，图2是表示本实施方式1涉及的作为RC-IGBT的半导体装置的其它结构的俯视图。就图1所示的半导体装置100而言，IGBT区域10与二极管区域20以条带状并排设置，在以下的说明中有时也简称为“条带型”。就图2所示的半导体装置101而言，二极管区域20在纵向和横向设置有多个，在二极管区域20的周围设置有IGBT区域10，在以下的说明中有时也简称为“岛型”。
＜条带型的整体平面构造＞
在图1中，半导体装置100在1个半导体装置内具有IGBT区域10和二极管区域20。IGBT区域10以及二极管区域20各自从半导体装置100的一端侧延伸设置至另一端侧，在与IGBT区域10以及二极管区域20的延伸方向正交的方向交替地以条带状设置。在图1中，示出3个IGBT区域10和2个二极管区域20，示出了全部二极管区域20被IGBT区域10夹着的结构。但是，IGBT区域10以及二极管区域20的数量不限于此，IGBT区域10的数量也可以大于或等于3个，还可以小于或等于3个，二极管区域20的数量也可以大于或等于2个，还可以小于或等于2个。另外，也可以是将图1的IGBT区域10与二极管区域20的位置调换后的结构，也可以是全部IGBT区域10被二极管区域20夹着的结构。另外，也可以是IGBT区域10与二极管区域20各自1个1个地彼此相邻地设置的结构。
如图1所示，与纸面下侧的IGBT区域10相邻地设置有焊盘区域40。焊盘区域40是设置用于对半导体装置100进行控制的控制焊盘41的区域。在以下的说明中，有时也将IGBT区域10以及二极管区域20合并称为单元区域。在单元区域以及焊盘区域40合起来的区域的周围，为了半导体装置100的耐压保持而设置有终端区域30。也可以在终端区域30适当设置公知的耐压保持构造。就耐压保持构造而言，例如，也可以在半导体装置100的正面侧即第1主面侧设置有由p型半导体的p型终端阱层将单元区域包围起来的FLR(Field LimmitingRing)或由具有浓度梯度的p型阱层将单元区域包围起来的VLD(Variation of LateralDoping)。此外，FLR所使用的环状的p型终端阱层的数量、VLD所使用的浓度分布只要根据半导体装置100的耐压设计而适当选择即可。
控制焊盘41例如包含电流感测焊盘41a、开尔文发射极焊盘41b、栅极焊盘41c、温度感测二极管焊盘41d、41e的至少任意1个。
电流感测焊盘41a是用于对流过半导体装置100的单元区域的电流进行检测的控制焊盘。电流感测焊盘41a以如下方式与该单元电连接，即，在电流流过半导体装置100的单元区域时，使得流过单元区域整体的电流的几分之一至几万分之一的电流流过单元区域的一部分的IGBT单元或者二极管单元。
开尔文发射极焊盘41b以及栅极焊盘41c是施加用于对半导体装置100进行通断控制的栅极驱动电压的控制焊盘。开尔文发射极焊盘41b与IGBT单元的p型基极层电连接。栅极焊盘41c与IGBT单元的栅极沟槽电极电连接。开尔文发射极焊盘41b与p型基极层也可以经由p+型接触层而电连接。
温度感测二极管焊盘41d、41e是与在半导体装置100设置的温度感测二极管的阳极以及阴极电连接的控制焊盘。在单元区域内设置的未图示的温度感测二极管的阳极与阴极之间的电压是经由温度感测二极管焊盘41d、41e而测定的，基于该电压而测定半导体装置100的温度。
＜岛型的整体平面构造＞
在图2中，半导体装置101在1个半导体装置内具有IGBT区域10和二极管区域20。二极管区域20在半导体装置101内的纵向以及横向分别并排地配置有多个，二极管区域20的周围被IGBT区域10包围。即，在IGBT区域10内以岛状设置有多个二极管区域20。在图2中，示出了二极管区域20以在纸面左右方向为4列、在纸面上下方向为2行的矩阵状设置的结构。但是，二极管区域20的个数以及配置不限于此，只要是在IGBT区域10内分散地设置1个或多个二极管区域20，各二极管区域20的周围被IGBT区域10包围的结构即可。
如图2所示，与IGBT区域10的纸面下侧相邻地设置有焊盘区域40。焊盘区域40是设置用于对半导体装置101进行控制的控制焊盘41的区域。在此处的说明中，也将IGBT区域10以及二极管区域20合并称为单元区域。在单元区域以及焊盘区域40合起来的区域的周围，为了半导体装置101的耐压保持而设置有终端区域30。也可以在终端区域30适当设置公知的耐压保持构造。就耐压保持构造而言，例如，也可以在半导体装置101的正面侧即第1主面侧设置由p型半导体的p型终端阱层将单元区域以及焊盘区域40合起来的区域包围起来的FLR或由具有浓度梯度的p型阱层将单元区域包围起来的VLD。此外，FLR所使用的环状的p型终端阱层的数量、VLD所使用的浓度分布只要根据半导体装置101的耐压设计而适当选择即可。
控制焊盘41例如包含电流感测焊盘41a、开尔文发射极焊盘41b、栅极焊盘41c、温度感测二极管焊盘41d、41e的至少任意1个。
电流感测焊盘41a是用于对流过半导体装置101的单元区域的电流进行检测的控制焊盘。电流感测焊盘41a以如下方式与该单元电连接，即，在电流流过半导体装置101的单元区域时，使得流过单元区域整体的电流的几分之一至几万分之一的电流流过单元区域的一部分的IGBT单元或者二极管单元。
开尔文发射极焊盘41b以及栅极焊盘41c是施加用于对半导体装置101进行通断控制的栅极驱动电压的控制焊盘。开尔文发射极焊盘41b与IGBT单元的p型基极层以及n+型源极层电连接。栅极焊盘41c与IGBT单元的栅极沟槽电极电连接。开尔文发射极焊盘41b与p型基极层也可以经由p+型接触层而电连接。
温度感测二极管焊盘41d、41e是与在半导体装置101设置的温度感测二极管的阳极以及阴极电连接的控制焊盘。在单元区域内设置的未图示的温度感测二极管的阳极与阴极之间的电压是经由温度感测二极管焊盘41d、41e而测定的，基于该电压而测定半导体装置101的温度。
＜IGBT区域10＞
图3是表示作为RC-IGBT的半导体装置的IGBT区域10的结构的局部放大俯视图。具体地说，图3是将图1所示的半导体装置100或者图2所示的半导体装置101的被虚线82包围的区域放大表示的图。
另外，图4及图5是表示作为RC-IGBT的半导体装置的IGBT区域10的结构的剖视图。具体地说，图4是图3所示的半导体装置100、101的点划线A-A处的剖视图，图5是图3所示的半导体装置100、101的点划线B-B处的剖视图。
如图3所示，在IGBT区域10，有源沟槽栅极11与哑沟槽栅极12以条带状设置。就半导体装置100而言，有源沟槽栅极11以及哑沟槽栅极12沿IGBT区域10的长度方向延伸设置，IGBT区域10的长度方向对应于有源沟槽栅极11以及哑沟槽栅极12的长度方向。另一方面，就半导体装置101而言，在IGBT区域10，并无特别的长度方向与宽度方向的区别，可以是纸面左右方向对应于有源沟槽栅极11以及哑沟槽栅极12的长度方向，也可以是纸面上下方向对应于有源沟槽栅极11以及哑沟槽栅极12的长度方向。
有源沟槽栅极11构成为在半导体基板的沟槽内隔着栅极沟槽绝缘膜11b而设置有栅极沟槽电极11a。哑沟槽栅极12构成为在半导体基板的沟槽内隔着哑沟槽绝缘膜12b而设置有哑沟槽电极12a。有源沟槽栅极11的栅极沟槽电极11a与栅极焊盘41c电连接。哑沟槽栅极12的哑沟槽电极12a与在半导体装置100、101的第1主面之上设置的发射极电极电连接。
n+型源极层13在有源沟槽栅极11的宽度方向的两侧与栅极沟槽绝缘膜11b接触地设置。n+型源极层13是具有例如砷或磷等作为n型杂质的半导体层，该n型杂质的浓度例如为1.0E+17/cm3～1.0E+20/cm3。n+型源极层13沿有源沟槽栅极11的延伸方向而与p+型接触层14交替地设置。另外，p+型接触层14在相邻的2个哑沟槽栅极12之间与哑沟槽绝缘膜12b接触地设置。p+型接触层14是具有例如硼或铝等作为p型杂质的半导体层，该p型杂质的浓度例如为1.0E+15/cm3～1.0E+20/cm3。
如图3所示，在半导体装置100、101的IGBT区域10，与并排的3个有源沟槽栅极11相邻地并排有3个哑沟槽栅极12。并且，成为与该并排的3个哑沟槽栅极12相邻地并排有与上述不同的另外3个有源沟槽栅极11的结构。IGBT区域10如此成为有源沟槽栅极11的群组和哑沟槽栅极12的群组交替排列的结构。在图3中，将1个有源沟槽栅极11的群组所包含的有源沟槽栅极11的数量设为了3，但只要大于或等于1即可。另外，1个哑沟槽栅极12的群组所包含的哑沟槽栅极12的数量也可以大于或等于1，哑沟槽栅极12的数量也可以是0。即，也可以是在IGBT区域10设置的沟槽栅极全部为有源沟槽栅极11。
图4是半导体装置100、101的图3中的点划线A-A处的剖视图，是IGBT区域10的剖视图。半导体装置100、101具有由半导体基板构成的n-型漂移层1。n-型漂移层1是具有例如砷或磷等作为n型杂质的半导体层，该n型杂质的浓度例如为1.0E+12/cm3～1.0E+15/cm3。此外，上述n+型源极层13的n型杂质的浓度比n-型漂移层1的n型杂质的浓度高。
半导体基板的范围在图4中是从n+型源极层13以及p+型接触层14至p型集电极层16为止的范围。在图4中，将n+型源极层13以及p+型接触层14的纸面上端称为半导体基板的第1主面，将p型集电极层16的纸面下端称为半导体基板的第2主面。半导体基板的第1主面是半导体装置100、101的正面侧的主面，半导体基板的第2主面是半导体装置100、101的背面侧的主面。在单元区域的IGBT区域10，半导体装置100、101在第1主面和与第1主面相对的第2主面之间具有n-型漂移层1。此外，半导体基板也可以构成为例如包含晶片以及外延生长层的至少任意1者。另外，半导体基板也可以包含能够实现高温下的稳定动作的宽带隙半导体(碳化硅(SiC)、氮化镓(GaN)、金刚石)。
如图4所示，在IGBT区域10，在n-型漂移层1的第1主面侧设置有与n-型漂移层1相比n型杂质的浓度高的n型载流子积蓄层2。n型载流子积蓄层2是具有例如砷或磷等作为n型杂质的半导体层，该n型杂质的浓度例如为1.0E+13/cm3～1.0E+17/cm3。此外，半导体装置100、101也可以构成为在图4所示的n型载流子积蓄层2的区域也设置n-型漂移层1而不设置n型载流子积蓄层2。通过设置n型载流子积蓄层2，从而能够降低电流流过IGBT区域10时的通电损耗。也可以将n型载流子积蓄层2与n-型漂移层1合并称为漂移层。
n型载流子积蓄层2是通过以下方式而形成的，即，将n型杂质向构成n-型漂移层1的半导体基板进行离子注入，然后通过退火而使注入的n型杂质在n-型漂移层1即半导体基板内扩散。
在n型载流子积蓄层2的第1主面侧设置有p型基极层15。p型基极层15是具有例如硼或铝等作为p型杂质的半导体层，该p型杂质的浓度例如为1.0E+12/cm3～1.0E+19/cm3。p型基极层15与有源沟槽栅极11的栅极沟槽绝缘膜11b接触。
在p型基极层15的第1主面侧的一部分的区域设置有与有源沟槽栅极11的栅极沟槽绝缘膜11b接触的n+型源极层13，在p型基极层15的第1主面侧的其余区域选择性地设置有p+型接触层14。n+型源极层13以及p+型接触层14构成半导体基板的第1主面。此外，p+型接触层14是与p型基极层15相比p型杂质的浓度高的区域。可以在需要对p+型接触层14与p型基极层15进行区分的情况下分别称呼它们，也可以将p+型接触层14和p型基极层15合并称为p型基极层。
另外，在半导体装置100、101的n-型漂移层1的第2主面侧设置有与n-型漂移层1相比n型杂质的浓度高的n型缓冲层3。n型缓冲层3是为了在半导体装置100、101为断开状态时抑制从p型基极层15延伸至第2主面侧的耗尽层的穿通而设置的。n型缓冲层3例如可以通过注入磷(P)或质子(H+)而形成，也可以通过注入磷(P)以及质子(H+)这两者而形成。n型缓冲层3的n型杂质的浓度例如为1.0E+12/cm3～1.0E+18/cm3。此外，半导体装置100、101也可以是不设置n型缓冲层3，在图4所示的n型缓冲层3的区域设置有n-型漂移层1的结构。也可以将n型缓冲层3与n-型漂移层1合并称为漂移层。
在半导体装置100、101的n型缓冲层3的第2主面侧设置有p型集电极层16。即，p型集电极层16设置于n-型漂移层1与第2主面之间。p型集电极层16是具有例如硼或铝等作为p型杂质的半导体层，该p型杂质的浓度例如为1.0E+16/cm3～1.0E+20/cm3。p型集电极层16构成半导体基板的第2主面。p型集电极层16也可以不仅设置于IGBT区域10，还设置于终端区域30。另外，p型集电极层16也可以一部分从IGBT区域10伸出至二极管区域20地设置。
如图4所示，在半导体装置100、101的IGBT区域10设置有从半导体基板的第1主面贯通p型基极层15而到达n-型漂移层1的沟槽。通过在若干个沟槽内隔着栅极沟槽绝缘膜11b设置栅极沟槽电极11a，从而构成有源沟槽栅极11。栅极沟槽电极11a隔着栅极沟槽绝缘膜11b而与n-型漂移层1相对。另外，通过在若干个沟槽内隔着哑沟槽绝缘膜12b设置哑沟槽电极12a，从而构成哑沟槽栅极12。哑沟槽电极12a隔着哑沟槽绝缘膜12b而与n-型漂移层1相对。
有源沟槽栅极11的栅极沟槽绝缘膜11b与p型基极层15以及n+型源极层13接触。如果对栅极沟槽电极11a施加栅极驱动电压，则在与有源沟槽栅极11的栅极沟槽绝缘膜11b接触的p型基极层15形成沟道。
如图4所示，在有源沟槽栅极11的栅极沟槽电极11a之上设置有层间绝缘膜4。在半导体基板的第1主面的未设置层间绝缘膜4的区域之上以及层间绝缘膜4之上设置有阻挡金属5。阻挡金属5例如可以是包含钛(Ti)的导电体，具体地说，也可以是氮化钛，也可以是使钛与硅(Si)合金化后的TiSi。如图4所示，阻挡金属5与n+型源极层13、p+型接触层14以及哑沟槽电极12a欧姆接触，与n+型源极层13、p+型接触层14以及哑沟槽电极12a电连接。另一方面，阻挡金属5通过层间绝缘膜4而与栅极沟槽电极11a电绝缘。
在阻挡金属5之上设置发射极电极6。发射极电极6例如可以由铝硅合金(Al-Si类合金)等铝合金形成，也可以是由在由铝合金形成的电极之上通过化学镀或电解镀而形成了镀膜的多层金属膜构成的电极。由化学镀或电解镀形成的镀膜例如也可以是镍(Ni)镀膜。当存在相邻的层间绝缘膜4之间等的微小的、且依靠发射极电极6无法良好地填埋的区域的情况下，也可以将与发射极电极6相比填埋性良好的钨膜配置于微小的区域，在该钨膜之上设置发射极电极6。此外，也可以不设置阻挡金属5，而是在n+型源极层13、p+型接触层14以及哑沟槽电极12a之上设置发射极电极6。另外，也可以仅在n+型源极层13等n型的半导体层之上设置阻挡金属5。也可以将阻挡金属5与发射极电极6合并称为发射极电极。
此外，在图4中，示出了在哑沟槽栅极12的哑沟槽电极12a之上未设置层间绝缘膜4的结构，但在图4的剖面部分处，层间绝缘膜4也可以设置于哑沟槽栅极12的哑沟槽电极12a之上。当在图4的剖面部分处，层间绝缘膜4设置于哑沟槽栅极12的哑沟槽电极12a之上的情况下，只要在其它剖面部分处，发射极电极6与哑沟槽电极12a电连接即可。
在p型集电极层16的第2主面侧设置集电极(collector)电极(electrode)7。集电极电极7与发射极电极6同样地，也可以由铝合金或铝合金与镀膜的多层构成。集电极电极7也可以是与发射极电极6不同的结构。集电极电极7与p型集电极层16欧姆接触，与p型集电极层16电连接。
图5是半导体装置100、101的图3中的点划线B-B处的剖视图，是IGBT区域10的剖视图。与图4所示的点划线A-A处的剖面部分不同，在图5的点划线B-B处的剖面部分处，不存在与有源沟槽栅极11接触、设置于半导体基板的第1主面侧的n+型源极层13。即，图3所示的n+型源极层13在p型基极层的第1主面侧选择性地设置。此外，这里所说的p型基极层包含p型基极层15和p+型接触层14。
＜二极管区域20＞
图6是表示作为RC-IGBT的半导体装置的二极管区域20的结构的局部放大俯视图。具体地说，图6是将图1所示的半导体装置100、101的被虚线83包围的区域放大表示的图。
另外，图7及图8是表示作为RC-IGBT的半导体装置的二极管区域20的结构的剖视图。具体地说，图7是图6所示的半导体装置100、101的点划线C-C处的剖视图，图8是图6所示的半导体装置100、101的点划线D-D处的剖视图。
二极管沟槽栅极21沿着半导体装置100、101的第1主面从单元区域的二极管区域20的一端侧朝向相对的另一端侧而延伸设置。二极管沟槽栅极21通过在二极管区域20的沟槽内隔着二极管沟槽绝缘膜21b设置二极管沟槽电极21a而构成。二极管沟槽电极21a隔着二极管沟槽绝缘膜21b而与n-型漂移层1相对。
在相邻的2个二极管沟槽栅极21之间设置有p+型接触层24和与其相比p型杂质的浓度低的p型阳极层25。p+型接触层24是具有例如硼或铝等作为p型杂质的半导体层，该p型杂质的浓度例如为1.0E+15/cm3～1.0E+20/cm3。p型阳极层25是具有例如硼或铝等作为p型杂质的半导体层，该p型杂质的浓度例如为1.0E+12/cm3～1.0E+19/cm3。p+型接触层24和p型阳极层25在二极管沟槽栅极21的长度方向交替地设置。
图7是半导体装置100、101的图6中的点划线C-C处的剖视图，是二极管区域20的剖视图。半导体装置100、101在二极管区域20也与IGBT区域10相同地具有由半导体基板构成的n-型漂移层1。二极管区域20的n-型漂移层1与IGBT区域10的n-型漂移层1连续一体地构成，是在相同的半导体基板构成的。
半导体基板的范围在图7中是从p+型接触层24至n+型阴极层26为止的范围。在图7中，将p+型接触层24的纸面上端称为半导体基板的第1主面，将n+型阴极层26的纸面下端称为半导体基板的第2主面。二极管区域20的第1主面和IGBT区域10的第1主面包含于同一面，二极管区域20的第2主面和IGBT区域10的第2主面包含于同一面。
如图7所示，在二极管区域20也与IGBT区域10同样地，在n-型漂移层1的第1主面侧设置有n型载流子积蓄层2，在n-型漂移层1的第2主面侧设置有n型缓冲层3。在二极管区域20设置的n型载流子积蓄层2以及n型缓冲层3也可以是与在IGBT区域10设置的n型载流子积蓄层2以及n型缓冲层3相同的结构。此外，并非必须在IGBT区域10以及二极管区域20设置n型载流子积蓄层2，例如，也可以是n型载流子积蓄层2设置于IGBT区域10，但不设置于二极管区域20的结构。另外，与IGBT区域10相同地，也可以将n-型漂移层1、n型载流子积蓄层2以及n型缓冲层3合并称为漂移层。
在n型载流子积蓄层2的第1主面侧设置有p型阳极层25。p型阳极层25设置于n-型漂移层1与第1主面之间。也可以使p型阳极层25的p型杂质的浓度与IGBT区域10的p型基极层15的p型杂质的浓度相同，使p型阳极层25与p型基极层15同时形成。另外，也可以构成为使p型阳极层25的p型杂质的浓度比IGBT区域10的p型基极层15的p型杂质的浓度低，在二极管动作时减少注入至二极管区域20的空穴的量。通过在二极管动作时减少注入的空穴的量，从而能够降低二极管动作时的恢复损耗。
在p型阳极层25的第1主面侧设置有p+型接触层24。p+型接触层24的p型杂质的浓度可以与IGBT区域10的p+型接触层14的p型杂质的浓度相同，也可以不同。p+型接触层24构成半导体基板的第1主面。此外，p+型接触层24是与p型阳极层25相比p型杂质的浓度高的区域，可以在需要对p+型接触层24与p型阳极层25进行区分的情况下分别称呼它们，也可以将p+型接触层24和p型阳极层25合并称为p型阳极层。
在半导体装置100、101的n型缓冲层3的第2主面侧设置有n+型阴极层26。即，n+型阴极层26设置于n-型漂移层1与第2主面之间。n+型阴极层26是具有例如砷或磷等作为n型杂质的半导体层，该n型杂质的浓度例如为1.0E+16/cm3～1.0E+21/cm3。n+型阴极层26设置于二极管区域20的一部分或全部。n+型阴极层26构成半导体基板的第2主面。此外，虽然未图示，但也可以对形成有n+型阴极层26的区域的一部分进一步选择性地注入p型杂质而设置作为p型半导体的p型阴极层。
如图7所示，在半导体装置100、101的二极管区域20设置有从半导体基板的第1主面贯通p型阳极层25而到达n-型漂移层1的沟槽。通过在二极管区域20的沟槽内隔着二极管沟槽绝缘膜21b设置二极管沟槽电极21a，从而构成二极管沟槽栅极21。二极管沟槽电极21a隔着二极管沟槽绝缘膜21b而与n-型漂移层1相对。
如图7所示，在二极管沟槽电极21a以及p+型接触层24之上设置有阻挡金属5。阻挡金属5与二极管沟槽电极21a以及p+型接触层24欧姆接触，与二极管沟槽电极21a以及p+型接触层24电连接。阻挡金属5也可以是与IGBT区域10的阻挡金属5相同的结构。
在阻挡金属5之上设置发射极电极6。在二极管区域20设置的发射极电极6与在IGBT区域10设置的发射极电极6连续地构成。此外，与IGBT区域10的情况同样地，也可以不设置阻挡金属5，使二极管沟槽电极21a以及p+型接触层24与发射极电极6欧姆接触。
此外，在图7中，示出了在二极管沟槽栅极21的二极管沟槽电极21a之上未设置图4这样的层间绝缘膜4的结构，但也可以是在图7的剖面部分处，层间绝缘膜4设置于二极管沟槽电极21a之上。当在图7的剖面部分处，层间绝缘膜4设置于二极管沟槽栅极21的二极管沟槽电极21a之上的情况下，只要在其它剖面部分处，发射极电极6与二极管沟槽电极21a电连接即可。
在n+型阴极层26的第2主面侧设置集电极电极7。与发射极电极6同样地，二极管区域20的集电极电极7与在IGBT区域10设置的集电极电极7连续地构成。集电极电极7与n+型阴极层26欧姆接触，与n+型阴极层26电连接。
图8是半导体装置100、101的图6中的点划线D-D处的剖视图，是二极管区域20的剖视图。与图7所示的点划线C-C处的剖面部分不同，在图8的点划线D-D处的剖面部分处，在p型阳极层25与阻挡金属5之间不设置p+型接触层24，p型阳极层25是半导体基板的第1主面。即，图7所示的p+型接触层24在p型阳极层25的第1主面侧选择性地设置。
＜IGBT区域10与二极管区域20之间的边界区域的结构＞
图9是表示作为RC-IGBT的半导体装置的IGBT区域10与二极管区域20之间的边界区域的结构的剖视图。具体地说，图9是图1及图2所示的半导体装置100、101的点划线E-E处的剖视图。
如图9所示，在IGBT区域10的第2主面侧设置的p型集电极层16与在二极管区域20的第2主面侧设置的n+型阴极层26在半导体基板的面内方向相邻。并且，p型集电极层16从IGBT区域10与二极管区域20之间的边界起以距离U1的量而向二极管区域20侧伸出地设置。
这样，通过使p型集电极层16伸出至二极管区域20地设置，从而能够增大二极管区域20的n+型阴极层26与有源沟槽栅极11之间的距离。因此，即使当在续流二极管动作时对栅极沟槽电极11a施加了栅极驱动电压的情况下，也能够抑制电流从与IGBT区域10的有源沟槽栅极11相邻地形成的沟道流至n+型阴极层26。距离U1例如可以是100μm。此外，根据作为RC-IGBT的半导体装置100、101的用途，距离U1也可以是零或小于100μm的距离。
＜终端区域30＞
图10及图11是表示作为RC-IGBT的半导体装置的终端区域的结构的剖视图。具体地说，图10是图1或图2中的点划线F-F处的剖视图，是从IGBT区域10至终端区域30的剖视图。另外，图11是图1中的点划线G-G处的剖视图，是从二极管区域20至终端区域30的剖视图。
如图10及图11所示，半导体装置100的终端区域30在半导体基板的第1主面与第2主面之间具有n-型漂移层1。终端区域30的第1主面以及第2主面分别与IGBT区域10以及二极管区域20的第1主面以及第2主面包含于同一面。另外，终端区域30的n-型漂移层1是与IGBT区域10以及二极管区域20各自的n-型漂移层1相同的结构，连续一体地构成。
在n-型漂移层1的第1主面侧，即在半导体基板的第1主面与n-型漂移层1之间选择性地设置有p型终端阱层31。p型终端阱层31是具有例如硼或铝等作为p型杂质的半导体层，该p型杂质的浓度例如为1.0E+14/cm3～1.0E+19/cm3。p型终端阱层31是将包含IGBT区域10以及二极管区域20的单元区域包围地设置的。p型终端阱层31设置为多个环状，p型终端阱层31的设置数量是根据半导体装置100、101的耐压设计而适当选择的。另外，在p型终端阱层31的更外缘侧设置有n+型沟道阻挡层32，n+型沟道阻挡层32在俯视观察时将p型终端阱层31包围。
在终端区域30的n-型漂移层1与半导体基板的第2主面之间设置有p型终端集电极层16a。p型终端集电极层16a与在单元区域的IGBT区域10设置的p型集电极层16连续一体地构成。因此，也可以连同p型终端集电极层16a在内而称为p型集电极层。
在如图1所示的半导体装置100这样二极管区域20与终端区域30相邻地设置的结构中，如图11所示，p型终端集电极层16a是二极管区域20侧的端部以距离U2的量而伸出至二极管区域20地设置的。根据这样的结构，能够增大二极管区域20的n+型阴极层26与p型终端阱层31之间的距离，因而能够抑制p型终端阱层31作为二极管的阳极而进行动作。距离U2例如可以是100μm。
在半导体基板的第2主面之上设置有集电极电极7。集电极电极7从包含IGBT区域10以及二极管区域20的单元区域至终端区域30为止而连续一体地构成。
另一方面，在终端区域30的半导体基板的第1主面之上设置从单元区域连续而来的发射极电极6和与发射极电极6在构造上分离的终端电极6a。发射极电极6与终端电极6a经由半绝缘性膜33而电连接。半绝缘性膜33例如可以是sinSiN(semi-insulating SiliconNitride：半绝缘性硅氮化膜)。终端电极6a与p型终端阱层31以及n+型沟道阻挡层32各自经由在终端区域30的第1主面之上设置的层间绝缘膜4的接触孔而电连接。另外，在终端区域30设置有将发射极电极6、终端电极6a以及半绝缘性膜33覆盖的终端保护膜34。终端保护膜34例如是聚酰亚胺。
＜焊盘区域40＞
图12是表示本实施方式1涉及的半导体装置的焊盘区域40附近的结构的剖视图。在图12中，不仅图示了焊盘区域40，还图示了IGBT区域10以及二极管区域20。此外，这里，为了避免重复说明，适当省略在IGBT区域10以及二极管区域20时说明过的内容，特别是结构要素的省略、称呼方法等内容。
焊盘区域40包含分离区域41g、与图1或图2的电流感测焊盘41a对应的电流感测区域41f。IGBT区域10、二极管区域20以及电流感测区域41f在半导体基板的面内方向设置于半导体基板。在本实施方式1中，电流感测区域41f与二极管区域20相比设置于更靠IGBT区域10侧，在电流感测区域41f设置有与IGBT区域10的设置了有源沟槽栅极11的部分的结构相同的结构。
具体地说，在电流感测区域41f，在n-型漂移层1的第1主面侧设置有n型载流子积蓄层2，在n-型漂移层1的第2主面侧设置有n型缓冲层3。
在n型载流子积蓄层2的第1主面侧设置有第1半导体层。本实施方式1涉及的第1半导体层与IGBT区域10的p型基极层15相同。第1半导体层与p型基极层15相同的情况包含第1半导体层与p型基极层15实质上相同的情况。在以下的说明中，有时也将第1半导体层记述为“感测基极层45a”。在感测基极层45a的第1主面侧设置有n+型源极层13。
如图12所示，在本实施方式1涉及的半导体装置的电流感测区域41f设置有从半导体基板的第1主面贯通感测基极层45a而到达n-型漂移层1的沟槽。通过在电流感测区域41f的沟槽内隔着感测沟槽绝缘膜42b设置感测沟槽电极42a，从而构成感测沟槽栅极42。
感测沟槽栅极42的感测沟槽绝缘膜42b与感测基极层45a以及n+型源极层13接触。如果对感测沟槽电极42a施加栅极驱动电压，则在与感测沟槽栅极42的感测沟槽绝缘膜42b接触的感测基极层45a形成沟道。
在感测沟槽栅极42的感测沟槽电极42a之上设置有层间绝缘膜4。在半导体基板的第1主面的未设置层间绝缘膜4的区域之上、以及层间绝缘膜4之上设置有阻挡金属5。阻挡金属5通过层间绝缘膜4而与感测沟槽电极42a电绝缘。在阻挡金属5之上设置电流感测发射极电极17，电流感测发射极电极17通过在分离区域41g之上设置的层间绝缘膜4而与发射极电极6绝缘。
就本实施方式1涉及的半导体装置而言，在电流感测区域41f的n型缓冲层3的第2主面侧设置第2半导体层。本实施方式1涉及的第2半导体层与IGBT区域10的p型集电极层16相同。第2半导体层与p型集电极层16相同的情况包含第2半导体层与p型集电极层16实质上相同的情况。在以下的说明中，有时也将第2半导体层记述为“感测集电极层46a”。此外，在图12的电流感测区域41f，半导体基板的范围是从n+型源极层13至感测集电极层46a为止的范围。在感测集电极层46a的第2主面侧设置集电极电极7。
在分离区域41g的第1主面侧的n-型漂移层1与IGBT区域10的第1主面侧的部分之间设置与p型终端阱层31相同的p阱层43。另外，在分离区域41g的第1主面侧的n-型漂移层1与电流感测区域41f的第1主面侧的部分之间设置与p型终端阱层31相同的p阱层43。
这里，如图12所示，将从感测基极层45a的沟道至第3半导体层为止的沿着面内方向的第1距离定义为W。本实施方式1涉及的第3半导体层是二极管区域20的n+型阴极层26。另外，在本实施方式1中，感测基极层45a的沟道是感测基极层45a中的与感测沟槽绝缘膜42b接触的部分。因此，本实施方式1涉及的第1距离W与从感测基极层45a以及n型载流子积蓄层2的边界部分和感测沟槽绝缘膜42接触的部分至二极管区域20的n+型阴极层26为止的沿着面内方向的最短距离相同或者实质上相同。
接下来，如图12所示，将从感测基极层45a的沟道至感测集电极层46a为止的第2距离定义为S。在本实施方式1中，感测基极层45a的沟道如上所述是感测基极层45a中的与感测沟槽绝缘膜42b接触的部分。因此，本实施方式1涉及的第2距离S与从感测基极层45a以及n型载流子积蓄层2的边界部分和感测沟槽绝缘膜42b接触的部分至感测集电极层46a为止的最短距离相同或者实质上相同。
将半导体基板中的从感测基极层45a的沟道至二极管区域20的n+型阴极层26为止之间的部分的寿命以及扩散系数分别定义为τ以及D。
寿命τ能够通过寿命测定器而计算。寿命τ例如通过μ-PCD法(微波光电导衰减法)而计算。μ-PCD法是根据激光照射前后的微波的反射率而测定寿命的方法。如果通过激光照射而在半导体基板的上述部分产生过剩载流子，则伴随电导率增加，微波反射率增加。然后，如果停止激光照射，则过剩载流子由于复合而减少，因此电导率减小，微波反射率也下降。微波的反射率与载流子密度成比例，因此，能够将e作为自然对数、将微波反射率成为1/e的时间作为寿命τ而进行观测。
扩散系数D是根据D＝μkTj/q这一式子求出的。这里，μ是从感测基极层45a的沟道至n+型阴极层26为止之间的部分的载流子的迁移率，k是玻尔兹曼常数，Tj是半导体装置即RC-IGBT的最大额定温度，q是电荷量。
在以上的结构中，如果对栅极沟槽电极11a以及感测沟槽电极42a施加电压而形成沟道，则在IGBT区域10以及电流感测区域41f处电流沿纵向即半导体基板的面外方向流动。从感测基极层45a的沟道流过的电流一般通过n-型漂移层1而流向感测集电极层46a或者IGBT区域10的p型集电极层16。但是，存在该电流的一部分流向二极管区域20的n+型阴极层26的倾向。
因此，在本实施方式1中，从感测基极层45a的沟道至二极管区域20的n+型阴极层26为止的直线距离(＝(W2+S2)1/2)大于向第2距离S加上扩散长度得到的距离。即，满足下式(1)。
【式1】
Figure BDA0003144925740000191
该式(1)与下式(2)实质上相同，在本实施方式1中，满足下式(2)。
【式2】
Figure BDA0003144925740000192
根据这样的本实施方式1，能够抑制从电流感测区域41f的沟道流入至二极管区域20的n+型阴极层26的电子电流。
此外，第1距离W的上限也可以小于向第2距离S加上扩散长度得到的距离。即，也可以满足下式(3)。
【式3】
Figure BDA0003144925740000201
＜RC-IGBT的制造方法＞
图13～图18是表示作为RC-IGBT的半导体装置的制造方法的剖视图。图13～图16是表示主要形成半导体装置100、101的图9的边界区域的正面侧的工序的图，图17及图18是表示主要形成半导体装置100、101的图9的边界区域的背面侧的工序的图。
首先，如图13(a)所示，准备构成n-型漂移层1的半导体基板。半导体基板例如可以是通过FZ(Floating Zone)法制作而成的FZ晶片或者通过MCZ(Magnetic field appliedCZochralki)法制作而成的MCZ晶片，也可以是包含n型杂质的n型晶片。半导体基板所包含的n型杂质的浓度是根据制作的半导体装置的耐压而适当选择的。例如，就耐压为1200V的半导体装置而言，以构成半导体基板的n-型漂移层1的电阻率为40～120Ω·cm程度的方式而调整n型杂质的浓度。如图13(a)所示，在准备半导体基板的工序中，半导体基板的整体成为n-型漂移层1。从这样的半导体基板的第1主面侧或第2主面侧注入p型或n型的杂质离子，然后通过热处理等而使其在半导体基板内扩散，由此适当形成p型或n型的半导体层，制造半导体装置100、101。
如图13(a)所示，构成n-型漂移层1的半导体基板具有成为IGBT区域10以及二极管区域20的区域。另外，虽然未图示，但在成为IGBT区域10以及二极管区域20的区域的周围具有成为终端区域30等的区域。以下，主要对半导体装置100、101的IGBT区域10以及二极管区域20的结构的制造方法进行说明，但关于半导体装置100、101的终端区域30等，也可以通过公知的制造方法而制作。例如，当在终端区域30形成具有p型终端阱层31的FLR作为耐压保持构造的情况下，也可以在对半导体装置100、101的IGBT区域10以及二极管区域20进行加工之前，注入p型杂质离子而形成FLR。或者，也可以在将p型杂质向半导体装置100的IGBT区域10或者二极管区域20进行离子注入时，同时地注入p型杂质离子而形成FLR。另外，焊盘区域40也可以与IGBT区域10同样地形成。
接下来，如图13(b)所示，从半导体基板的第1主面侧注入磷(P)等n型杂质而形成n型载流子积蓄层2。另外，从半导体基板的第1主面侧注入硼(B)等p型杂质而形成p型基极层15以及p型阳极层25。n型载流子积蓄层2、p型基极层15以及p型阳极层25通过以下工序而形成，即，在向半导体基板内注入了杂质离子之后，通过热处理而使杂质离子扩散。n型杂质以及p型杂质的离子注入是在对半导体基板的第1主面之上实施了掩模处理之后进行的。掩模处理是在半导体基板之上涂布抗蚀层，使用照相制版技术在抗蚀层的规定的区域形成开口，为了经由开口对半导体基板的规定的区域实施离子注入或者实施蚀刻而在半导体基板之上形成掩模的处理。通过以上的掩模处理以及离子注入，n型载流子积蓄层2、p型基极层15以及p型阳极层25在IGBT区域10以及二极管区域20的第1主面侧选择性地形成。同样地，p型终端阱层31在终端区域30选择性地形成。
p型基极层15以及p型阳极层25的p型杂质也可以被同时地进行离子注入。在这种情况下，p型基极层15和p型阳极层25的深度以及p型杂质浓度彼此相同。另外，也可以通过掩模处理而分别进行p型基极层15以及p型阳极层25的p型杂质的离子注入，由此使p型基极层15和p型阳极层25的深度以及p型杂质浓度彼此不同。
在图13(b)中未图示的p型终端阱层31以及p型阳极层25的p型杂质也可以同时地进行离子注入。在这种情况下，p型终端阱层31和p型阳极层25的深度以及p型杂质浓度彼此相同。或者，也可以通过掩模处理而分别进行p型终端阱层31以及p型阳极层25的p型杂质的离子注入，由此使p型终端阱层31和p型阳极层25的深度以及p型杂质浓度彼此不同。或者，还能够使用不同开口率的掩模而同时进行p型终端阱层31以及p型阳极层25的p型杂质的离子注入，由此使p型终端阱层31和p型阳极层25的p型杂质浓度彼此不同。在这种情况下，只要将任意一者或两者的掩模设为网状的掩模而使掩模的开口率不同即可。同样地，也可以使用不同开口率的掩模而同时进行p型终端阱层31、p型基极层15以及p型阳极层25的p型杂质的离子注入。
接下来，如图14(a)所示，通过掩模处理在IGBT区域10的p型基极层15的第1主面侧选择性地注入n型杂质而形成n+型源极层13。注入的n型杂质例如可以是砷(As)或磷(P)。另外，通过掩模处理在IGBT区域10的p型基极层15的第1主面侧注入p型杂质而形成p+型接触层14，在二极管区域20的p型阳极层25的第1主面侧注入p型杂质而形成p+型接触层24。注入的p型杂质例如可以是硼或铝等。
接下来，如图14(b)所示，形成从半导体基板的第1主面侧贯通p型基极层15以及p型阳极层25而到达n-型漂移层1的沟槽8。在IGBT区域10，贯通n+型源极层13的沟槽8的侧壁包含n+型源极层13的一部分。在IGBT区域10，贯通p+型接触层14的沟槽8的侧壁包含p+型接触层14的一部分。在二极管区域20，贯通p+型接触层24的沟槽8的侧壁包含p+型接触层24的一部分。
例如，沟槽8通过以下工序而形成，即，在半导体基板之上堆叠了SiO2等氧化膜之后，通过掩模处理而在形成沟槽8的部分的氧化膜形成开口，将形成了开口的氧化膜作为掩模而对半导体基板进行蚀刻。在图14(b)中，在IGBT区域10和二极管区域20，是使沟槽8的间距相同而形成的，但也可以在IGBT区域10和二极管区域20，使沟槽8的间距不同。沟槽8的间距以及俯视观察时的图案能够通过掩模处理的掩模图案而适当变更。
接下来，如图15(a)所示，在包含氧的气氛中对半导体基板进行加热而在沟槽8的内壁以及半导体基板的第1主面形成氧化膜9。在IGBT区域10的沟槽8形成的氧化膜9是有源沟槽栅极11的栅极沟槽绝缘膜11b以及哑沟槽栅极12的哑沟槽绝缘膜12b。另外，在二极管区域20的沟槽8形成的氧化膜9是二极管沟槽绝缘膜21b。在半导体基板的第1主面形成的氧化膜9在将形成于沟槽8的部分去除后的工序中被去除。
接下来，如图15(b)所示，在沟槽8内的氧化膜9通过CVD(chemical vapordeposition)等而堆叠掺杂了n型或p型杂质的多晶硅，形成栅极沟槽电极11a、哑沟槽电极12a以及二极管沟槽电极21a。
接下来，如图16(a)所示，在IGBT区域10的有源沟槽栅极11的栅极沟槽电极11a之上形成层间绝缘膜4。层间绝缘膜4例如可以是SiO2。通过掩模处理而进行向所堆叠的成为层间绝缘膜4的绝缘膜的接触孔的形成和在半导体基板的第1主面形成的氧化膜9的去除，由此形成图16(a)的层间绝缘膜4等。层间绝缘膜4的接触孔形成于n+型源极层13之上、p+型接触层14之上、p+型接触层24之上、哑沟槽电极12a之上以及二极管沟槽电极21a之上。
接下来，如图16(b)所示，在半导体基板的第1主面以及层间绝缘膜4之上形成阻挡金属5，进而在阻挡金属5之上形成发射极电极6。阻挡金属5是通过使用PDV(physicalvapor deposition)或CVD对氮化钛进行成膜而形成的。
发射极电极6例如也可以通过溅射或蒸镀等PVD将铝硅合金(Al-Si类合金)堆叠于阻挡金属5之上而形成。另外，也可以在所形成的铝硅合金之上通过化学镀或电解镀而进一步形成镍合金(Ni合金)作为发射极电极6。如果通过镀敷而形成发射极电极6，则能够容易地形成厚的金属膜作为发射极电极6，因而能够增加发射极电极6的热容而提高耐热性。此外，当在通过PVD而形成由铝硅合金构成的发射极电极6之后，通过镀敷处理而进一步形成镍合金的情况下，用于形成镍合金的镀敷处理也可以在进行了半导体基板的第2主面侧的加工之后实施。
接下来，如图17(a)所示，对半导体基板的第2主面侧进行磨削，使半导体基板薄化为所设计的规定厚度。磨削后的半导体基板的厚度例如可以是80μm～200μm。
接下来，如图17(b)所示，从半导体基板的第2主面侧注入n型杂质而形成n型缓冲层3。然后，从半导体基板的第2主面侧注入p型杂质而形成p型集电极层16。n型缓冲层3可以形成于IGBT区域10、二极管区域20以及终端区域30等，也可以仅形成于IGBT区域10或者二极管区域20。n型缓冲层3例如可以是注入磷(P)离子而形成的，可以是注入质子(H+)而形成的，也可以是注入质子以及磷这两者而形成的。质子能够以较低的加速能量从半导体基板的第2主面注入至深的位置。另外，能够通过改变加速能量而较容易地变更质子的注入深度。因此，在由质子形成n型缓冲层3时，如果一边变更加速能量一边进行多次注入，则与由磷形成相比，能够在半导体基板的厚度方向形成厚的n型缓冲层3。
另外，磷与质子相比较，能够提高作为n型杂质的激活率，因此，如果由磷形成n型缓冲层3，则即使是薄化后的半导体基板，也能够抑制耗尽层的穿通。为了使半导体基板进一步薄化，优选注入质子以及磷这两者而形成n型缓冲层3，此时，质子与磷相比被从第2主面注入至更深的位置。
p型集电极层16例如可以是注入硼(B)而形成的。p型集电极层16也形成于终端区域30，终端区域30的p型集电极层16成为p型终端集电极层16a。在从半导体基板的第2主面侧进行离子注入之后，对第2主面照射激光而进行激光退火，由此注入的硼被激活，形成p型集电极层16。此时，被从半导体基板的第2主面注入至较浅位置的磷也同时被激活。另一方面，质子在380℃～420℃这一较低退火温度下被激活，因而需要留意在注入了质子之后，在用于质子的激活的工序以外，半导体基板整体不会达到比380℃～420℃高的温度。激光退火能够仅使半导体基板的第2主面附近成为高温，因此，即使在注入了质子之后，也能够用于n型杂质、p型杂质的激活。
接下来，如图18(a)所示，在二极管区域20的第2主面侧形成n+型阴极层26。n+型阴极层26例如可以是注入磷(P)而形成的。如图18(a)所示，以p型集电极层16与n+型阴极层26之间的边界位于从IGBT区域10与二极管区域20之间的边界朝向二极管区域20侧的距离U1的位置处的方式，通过掩模处理将n型杂质选择性地从第2主面侧注入。用于形成n+型阴极层26的n型杂质的注入量比用于形成p型集电极层16的p型杂质的注入量多。在图18(a)中，示出了从第2主面算起的p型集电极层16和n+型阴极层26的深度相同，但n+型阴极层26的深度大于或等于p型集电极层16的深度。就形成n+型阴极层26的区域而言，需要向注入了p型杂质的区域注入n型杂质而成为n型半导体，因此，与在形成n+型阴极层26的区域整体注入的p型杂质的浓度相比，n型杂质的浓度高。
接下来，如图18(b)所示，在半导体基板的第2主面之上形成集电极电极7。集电极电极7遍布第2主面的IGBT区域10、二极管区域20以及终端区域30等的整面而形成。另外，集电极电极7也可以遍布半导体基板即n型晶片的第2主面的整面而形成。集电极电极7可以通过溅射或蒸镀等PVD进行铝硅合金(Ai-Si类合金)、钛(Ti)等的堆叠而形成，也可以使铝硅合金、钛、镍或金等多种金属层叠而形成。另外，也可以在通过PVD而形成的金属膜之上通过化学镀或电解镀而进一步形成金属膜，由此形成集电极电极7。
通过以上这样的工序制作半导体装置100、101。多个半导体装置100、101是在被矩阵状地一体化于1片n型晶片等半导体基板的状态下制作的。因此，半导体装置100、101通过激光切割或刀具切割而被切分为个体。
＜实施方式1的总结＞
根据以上这样的本实施方式1涉及的半导体装置，图12的第1距离W满足上式(2)。根据这样的结构，能够抑制从电流感测区域41f的沟道流入至二极管区域20的n+型阴极层26的电子电流，并且尽可能地减小第1距离W。因此，能够尽可能地减小半导体装置的尺寸。
＜实施方式2＞
图19是表示本实施方式2涉及的半导体装置的焊盘区域40附近的结构的剖视图。除了本实施方式2涉及的焊盘区域40附近的结构与本实施方式1涉及的焊盘区域40附近的结构不同之外，本实施方式2涉及的半导体装置的结构与实施方式1涉及的半导体装置的结构相同。这里，为了避免重复说明，适当省略在IGBT区域10以及二极管区域20时说明过的内容，特别是结构要素的省略、称呼方法等内容。
在本实施方式2中，电流感测区域41f设置于与IGBT区域10相比更靠二极管区域20侧，在电流感测区域41f设置有与二极管区域20的结构相同的结构。
具体地说，在电流感测区域41f，在n-型漂移层1的第1主面侧设置有n型载流子积蓄层2，在n-型漂移层1的第2主面侧设置有n型缓冲层3。
在n型载流子积蓄层2的第1主面侧设置有第1半导体层。本实施方式2涉及的第1半导体层与二极管区域20的p型阳极层25相同。第1半导体层与p型阳极层25相同的情况包含第1半导体层与p型阳极层25实质上相同的情况。在以下的说明中，有时也将第1半导体层记述为“感测阳极层45b”。在感测阳极层45b的第1主面侧设置有p+型接触层24。
如图19所示，在本实施方式2涉及的半导体装置的电流感测区域41f设置有从半导体基板的第1主面贯通感测阳极层45b而到达n-型漂移层1的沟槽。通过在电流感测区域41f的沟槽内隔着感测沟槽绝缘膜42b设置感测沟槽电极42a，从而构成感测沟槽栅极42。
感测沟槽栅极42的感测沟槽绝缘膜42b与感测阳极层45b以及p+型接触层24接触。在感测沟槽栅极42的与感测沟槽绝缘膜42b接触的感测阳极层45b适当形成沟道。
在半导体基板的第1主面之上设置有阻挡金属5。阻挡金属5与感测沟槽电极42a电连接。在阻挡金属5之上设置电流感测发射极电极17，电流感测发射极电极17通过在分离区域41g之上设置的层间绝缘膜4而与发射极电极6绝缘。
就本实施方式2涉及的半导体装置而言，在电流感测区域41f的n型缓冲层3的第2主面侧设置第2半导体层。本实施方式2涉及的第2半导体层与二极管区域20的n+型阴极层26相同。第2半导体层与n+型阴极层26相同的情况包含第2半导体层与n+型阴极层26实质上相同的情况。在以下的说明中，有时也将第2半导体层记述为“感测阴极层46b”。此外，在图19的电流感测区域41f，半导体基板的范围是从p+型接触层24至感测阴极层46b为止的范围。在感测阴极层46b的第2主面侧设置集电极电极7。
这里，如图19所示，将从感测阳极层45b的沟道至第3半导体层为止的沿着面内方向的第1距离定义为W。本实施方式2涉及的第3半导体层是IGBT区域10的p型集电极层16。另外，在本实施方式2中，感测阳极层45b的沟道是感测阳极层45b中的与感测沟槽绝缘膜42b接触的部分。因此，本实施方式2涉及的第1距离W与从感测阳极层45b以及n型载流子积蓄层2的边界部分和感测沟槽绝缘膜42b接触的部分至IGBT区域10的p型集电极层16为止的沿着面内方向的最短距离相同或者实质上相同。
接下来，如图19所示，将从感测阳极层45b的沟道至感测阴极层46b为止的第2距离定义为S。在本实施方式2中，感测阳极层45b的沟道如上所述是感测阳极层45b中的与感测沟槽绝缘膜42b接触的部分。因此，本实施方式2涉及的第2距离S与从感测阳极层45b以及n型载流子积蓄层2的边界部分和感测沟槽绝缘膜42b接触的部分至感测阴极层46b为止的最短距离相同或者实质上相同。
将半导体基板中的从感测阳极层45b的沟道至IGBT区域10的p型集电极层16为止之间的部分的寿命以及扩散系数分别定义为τ以及D。寿命τ能够通过寿命测定器而计算。寿命τ例如通过μ-PCD法而计算。扩散系数D根据D＝μkTj/q这一式子求出。这里，μ是从感测阳极层45b的沟道至p型集电极层16为止之间的部分的载流子的迁移率，k是玻尔兹曼常数，Tj是半导体装置即RC-IGBT的最大额定温度，q是电荷量。
这里，在本实施方式2中，与实施方式1同样地满足上式(2)。根据这样的本实施方式2，能够抑制从电流感测区域41f的沟道流入至IGBT区域10的p型集电极层16的载流子电流，并且尽可能减小第1距离W。因此，能够尽可能减小半导体装置的尺寸。此外，在本实施方式2中也可以满足上式(3)。
＜实施方式3＞
在本实施方式3中，是在实施方式1或实施方式2中，第2距离S小于120μm，寿命τ小于30μsec，半导体装置的最大额定温度Tj为150℃的情况下，第1距离W大于486.3μm。即，在本实施方式3中，考虑D＝μkTj/q，取代扩散系数D而使用最大额定温度Tj。根据这样的结构，也能够得到与实施方式1或实施方式2相同的效果。
＜实施方式4＞
在本实施方式4中，是在实施方式1或实施方式2中，第2距离S小于60μm，寿命τ小于30μsec，半导体装置的最大额定温度Tj为125℃的情况下，第1距离W大于436.8μm。即，在本实施方式4中，与实施方式3同样地取代扩散系数D而使用最大额定温度Tj。根据这样的结构，也能够得到与实施方式1或实施方式2相同的效果。
＜实施方式5＞
在本实施方式5中，是在实施方式1或实施方式2中，第2距离S小于190μm，寿命τ小于30μsec，半导体装置的最大额定温度Tj为150℃的情况下，第1距离W大于550.9μm。即，在本实施方式5中，与实施方式3同样地取代扩散系数D而使用最大额定温度Tj。根据这样的结构，也能够得到与实施方式1或实施方式2相同的效果。
此外，可以对各实施方式自由地进行组合，或对各实施方式适当进行变形、省略。
标号的说明
10IGBT区域，20二极管区域，41f电流感测区域，15p型基极层，16p型集电极层，25p型阳极层，26n+型阴极层，45a感测基极层，45b感测阳极层，46a感测集电极层，46b感测阴极层。

Claims (4)

1.一种半导体装置，其具有半导体基板，该半导体基板具有第1主面和与所述第1主面相反侧的第2主面，在该半导体基板沿面内方向而设置有IGBT区域、二极管区域以及电流感测区域，
所述半导体基板包含：
基极层，其设置于所述IGBT区域的所述第1主面侧；
集电极层，其设置于所述IGBT区域的所述第2主面侧；
阳极层，其设置于所述二极管区域的所述第1主面侧；
阴极层，其设置于所述二极管区域的所述第2主面侧，与所述集电极层在所述面内方向相邻；
第1半导体层，其设置于所述电流感测区域的所述第1主面侧，与所述基极层或者所述阳极层相同；以及
第2半导体层，其设置于所述电流感测区域的所述第2主面侧，与所述集电极层以及所述阴极层的一者相同，
在将从所述第1半导体层的沟道至所述集电极层以及所述阴极层的另一者即第3半导体层为止的沿着所述面内方向的第1距离设为W，将从所述第1半导体层的所述沟道至所述第2半导体层为止的第2距离设为S，将所述半导体基板中的从所述第1半导体层的所述沟道至所述第3半导体层为止之间的部分的扩散系数以及寿命分别设为D以及τ的情况下，
【式1】
Figure FDA0003144925730000011
成立。
2.根据权利要求1所述的半导体装置，其中，
在所述第2距离小于120μm，所述寿命小于30μsec，所述半导体装置的最大额定温度为150℃的情况下，所述第1距离大于486.3μm。
3.根据权利要求1所述的半导体装置，其中，
在所述第2距离小于60μm，所述寿命小于30μsec，所述半导体装置的最大额定温度为125℃的情况下，所述第1距离大于436.8μm。
4.根据权利要求1所述的半导体装置，其中，
在所述第2距离小于190μm，所述寿命小于30μsec，所述半导体装置的最大额定温度为150℃的情况下，所述第1距离大于550.9μm。
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