KR20220095419A - 관통 전극을 포함하는 반도체 칩, 및 이 반도체 칩을 포함하는 반도체 패키지 - Google Patents

관통 전극을 포함하는 반도체 칩, 및 이 반도체 칩을 포함하는 반도체 패키지 Download PDF

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KR20220095419A
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connection electrode
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김승환
서현철
최형석
현문언
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Abstract

본 실시예의 반도체 칩은, 전면 및 후면을 갖는 바디부; 상기 바디부를 관통하면서, 어레이 영역에서 제1 방향으로 배열되는 복수의 관통 전극; 상기 바디부의 상기 전면 상에서 상기 복수의 관통 전극과 각각 접속하는 복수의 전면 접속 전극; 및 상기 바디부의 상기 후면 상에서 상기 복수의 관통 전극과 각각 접속하는 복수의 후면 접속 전극을 포함하고, 상기 어레이 영역은, 상기 제1 방향에서, 중앙 영역 및 상기 중앙 영역의 양측에 위치하는 가장자리 영역을 포함하고, 상기 가장자리 영역에 배치되는 상기 전면 접속 전극의 중심 및 상기 후면 접속 전극의 중심은, 대응하는 관통 전극의 중심보다 상기 중앙 영역으로부터의 거리가 더 멀 수 있다.

Description

관통 전극을 포함하는 반도체 칩, 및 이 반도체 칩을 포함하는 반도체 패키지{SEMICONDUCTOR CHIP INCLUDING THROUGH ELECTRODE, AND SEMICONDUCTOR PACKAGE INCLUDING THE SAME}
본 특허 문헌은 반도체 기술에 관한 것으로, 보다 상세하게는 관통 전극을 포함하는 반도체 칩, 및 이 반도체 칩을 포함하는 반도체 패키지에 관한 것이다.
전자 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 전자 제품에 사용되는 반도체 칩 또한 얇은 두께 및 작은 크기를 가질 것이 요구되고 있다. 나아가, 복수의 반도체 칩을 하나의 반도체 패키지에 내장하는 형태의 반도체 패키지가 제조되고 있다.
복수의 반도체 칩들은, 각 반도체 칩을 관통하여 전기적 연결 경로를 제공하는 관통 비아에 의하여 서로 연결될 수 있다.
본 발명의 실시예들이 해결하고자 하는 과제는, 공정 불량을 감소시키면서 사이즈 감소가 가능한, 관통 전극을 포함하는 반도체 칩, 및 이 반도체 칩을 포함하는 반도체 패키지를 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 칩은, 전면 및 후면을 갖는 바디부; 상기 바디부를 관통하면서, 어레이 영역에서 제1 방향으로 배열되는 복수의 관통 전극; 상기 바디부의 상기 전면 상에서 상기 복수의 관통 전극과 각각 접속하는 복수의 전면 접속 전극; 및 상기 바디부의 상기 후면 상에서 상기 복수의 관통 전극과 각각 접속하는 복수의 후면 접속 전극을 포함하고, 상기 어레이 영역은, 상기 제1 방향에서, 중앙 영역 및 상기 중앙 영역의 양측에 위치하는 가장자리 영역을 포함하고, 상기 가장자리 영역에 배치되는 상기 전면 접속 전극의 중심 및 상기 후면 접속 전극의 중심은, 대응하는 관통 전극의 중심보다 상기 중앙 영역으로부터의 거리가 더 멀 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 다른 일 실시예에 따른 반도체 칩은, 전면 및 후면을 갖는 바디부; 상기 바디부를 관통하면서, 제1 방향에서 서로 인접한 제1 및 제2 어레이 영역 각각에서 상기 제1 방향으로 배열되는 복수의 관통 전극; 상기 바디부의 상기 전면 상에서 상기 복수의 관통 전극과 각각 접속하는 복수의 전면 접속 전극; 및 상기 바디부의 상기 후면 상에서 상기 복수의 관통 전극과 각각 접속하는 복수의 후면 접속 전극을 포함하고, 상기 제1 및 제2 어레이 영역 각각은, 상기 제1 방향에서, 중앙 영역 및 상기 중앙 영역의 양측에 각각 위치하는 일측 및 타측 가장자리 영역을 포함하고, 상기 제1 및 제2 어레이 영역 각각에서, 상기 일측 및 타측 가장자리 영역에 각각 배치되는 상기 전면 접속 전극의 중심 및 상기 후면 접속 전극의 중심은, 대응하는 관통 전극의 중심보다 상기 중앙 영역으로부터의 거리가 더 멀 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 다른 일 실시예에 따른 반도체 패키지는, 전면 및 후면을 갖는 제1 바디부, 상기 제1 바디부를 관통하면서 제1 방향으로 배열되는 복수의 제1 관통 전극, 및 상기 제1 바디부의 상기 후면 상에서 상기 복수의 제1 관통 전극과 각각 접속하는 복수의 제1 후면 접속 전극을 포함하는 제1 반도체 칩; 및 전면 및 후면을 갖는 제2 바디부, 및 상기 제2 바디부의 상기 전면 상에 배치되는 복수의 제2 전면 접속 전극을 포함하는 제2 반도체 칩을 포함하고, 상기 복수의 제1 후면 접속 전극과 상기 복수의 제2 전면 접속 전극은 각각 접속하고, 상기 어레이 영역은, 상기 제1 방향에서, 중앙 영역 및 상기 중앙 영역의 양측에 위치하는 가장자리 영역을 포함하고, 상기 가장자리 영역에 배치되는 상기 제2 전면 접속 전극의 중심 및 상기 제1 후면 접속 전극의 중심은, 대응하는 제1 관통 전극의 중심보다 상기 중앙 영역으로부터의 거리가 더 멀 수 있다.
본 발명의 실시예들에 의하면, 공정 불량을 감소시키면서 사이즈 감소가 가능한, 관통 전극을 포함하는 반도체 칩, 및 이 반도체 칩을 포함하는 반도체 패키지를 제공할 수 있다.
도 1a는 본 발명의 일 실시예에 따른 반도체 칩을 설명하기 위한 단면도이다.
도 1b는 도 1a의 관통 전극이 배열되는 영역을 보여주는 평면도이다.
도 1c는 관통 전극이 배열되는 영역의 다른 일례를 보여주는 평면도이다.
도 2는 본 발명의 일 실시예에 따른 적층 반도체 칩을 설명하기 위한 단면도이다.
도 3은 본 발명의 다른 일 실시예에 따른 반도체 칩의 관통 전극이 배열되는 영역을 보여주는 평면도이다.
도 4는 본 발명의 다른 일 실시예에 따른 반도체 칩의 관통 전극이 배열되는 영역을 보여주는 평면도이다.
도 5는 본 발명의 다른 일 실시예에 따른 반도체 칩의 관통 전극이 배열되는 영역을 보여주는 평면도이다.
도 6은 본 발명의 다른 일 실시예에 따른 반도체 칩의 관통 전극이 배열되는 영역을 보여주는 평면도이다.
도 7은 본 발명의 다른 일 실시예에 따른 반도체 칩의 관통 전극이 배열되는 영역을 보여주는 평면도이다.
도 8은 본 발명의 일 실시예에 따른 반도체 패키지를 보여주는 단면도이다.
도 9는 본 발명의 다른 실시예에 따른 적층 반도체 칩을 설명하기 위한 단면도이다.
이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다.
도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
도 1a는 본 발명의 일 실시예에 따른 반도체 칩을 설명하기 위한 단면도이고, 도 1b는 도 1a의 관통 전극이 배열되는 영역을 보여주는 평면도이다.
도 1a 및 도 1b를 참조하면, 본 실시예의 반도체 칩(100)은 바디부(110), 배선부(115), 관통 전극(120), 전면 접속 전극(130), 접합층(140), 및 후면 접속 전극(150)을 포함할 수 있다.
바디부(110)는 실리콘(Si), 저마늄(Ge) 등의 반도체 물질로 이루어질 수 있고, 전면(front surface, 111), 후면(rear surface, 112), 및 이들을 서로 연결하는 측면을 가질 수 있다. 바디부(110)의 전면(111)은 관통 전극(120)과 전기적으로 연결되는 배선부(120)가 배치되는 활성면을 의미할 수 있고, 바디부(110)의 후면(112)은 전면(111)과 반대편에 위치하는 면을 의미할 수 있다. 본 실시예에서는, 전면(111)이 수직 방향에서 아래에 위치하고 후면(112)이 수직 방향에서 위에 위치하는 것을 도시하였으나, 본 개시가 이에 한정되는 것은 아니며, 전면(111) 및 후면(112)의 위치는 뒤바뀔 수도 있다.
배선부(115)는 다양한 회로/배선 구조물을 포함할 수 있다. 설명의 편의를 위하여 배선부(115) 내의 회로/배선 구조물을 간략히 선으로 도시하였으나, 회로/배선 구조물의 형상 및 연결 관계는 다양하게 변형될 수 있다. 여기서, 회로/배선 구조물은, 반도체 칩(100)의 종류에 따라 다양하게 구현될 수 있다. 예컨대, 반도체 칩(100)은, DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등과 같은 휘발성 메모리, NAND 플래시, RRAM(Resistive RAM) PRAM(Phase-change RAM), MRAM(Magneto-resistive RAM), FRAM(Ferroelectric RAM) 등과 같은 비휘발성 메모리, 로직 회로 등을 포함할 수 있다.
바디부(110) 내에는 관통 전극(120)이 형성될 수 있다. 관통 전극(120)은 바디부(110)의 전면(111)에서 후면(112)까지 수직 방향으로 연장하여 바디부(110)를 관통하는 기둥 형상을 가질 수 있다. 일례로서, 관통 전극(120)은 TSV(Through Silicon Via)일 수 있다. 관통 전극(120)은 다양한 도전 물질을 포함할 수 있다. 일례로서, 관통 전극(120)은, 구리(Cu), 주석(Sn), 은(Ag), 텅스텐(W), 니켈(Ni), 루테늄(Ru), 코발트(Co) 등의 금속을 포함하거나, 또는, 이 금속의 화합물을 포함할 수 있다. 도시하지는 않았지만, 관통 전극(120)과 바디부(110) 사이에는 이들 사이의 절연을 위한 절연 라이너가 개재될 수 있다. 또한, 도시하지는 않았지만, 관통 전극(120)을 형성하는 금속의 확산을 방지하기 위한 베리어 금속층이 관통 전극(120)의 측벽을 둘러싸도록 형성될 수 있다. 관통 전극(120)의 일단은 배선부(115)와 접속할 수 있고, 관통 전극(120)의 타단은 후면 접속 전극(150)과 접속할 수 있다. 관통 전극(120)의 일단은 배선부(115)를 통하여 전면 접속 전극(130)에 전기적으로 연결될 수 있다. 관통 전극(120)을 통하여 반도체 칩(100)의 구동에 필요한 다양한 신호 또는 전원이 전달될 수 있다.
복수의 관통 전극(120)은 제1 방향을 따라 제1 피치(P1)를 갖도록 배열될 수 있다. 여기서, 제1 피치(P1)는 어느 하나의 관통 전극(120)의 중심과 인접한 관통 전극(120)의 중심 사이의 거리를 의미할 수 있다. 제1 피치(P1)는 실질적으로 일정한 값 즉, 고정된 값을 가질 수 있다. 또한, 제1 방향에서 각 관통 전극(120)은 제1 폭(W1)을 가질 수 있다. 제1 폭(W1)은 실질적으로 일정한 값 즉, 고정된 값을 가질 수 있다. 평면상 각 관통 전극(120)이 원 형상을 갖는 것으로 도시되었으나, 각 관통 전극(120)의 평면 형상은 다양하게 변형될 수 있다.
복수의 관통 전극(120)이 배열되는 영역을 어레이 영역(AR)이라 하기로 한다. 여기서, 어레이 영역(AR)은, 제1 방향에서, 중앙에 위치하는 중앙 영역(CR) 및 중앙 영역(CR)의 양측에 위치하는 가장자리 영역(ER1, ER2)을 포함할 수 있다. 설명의 편의상, 제1 방향의 일측 예컨대, 좌측에 위치하는 가장자리 영역을 일측 가장자리 영역(ER1)이라 하고, 제1 방향의 타측 예컨대, 우측에 위치하는 가장자리 영역을 타측 가장자리 영역(ER2)이라 하기로 한다. 본 실시예에서는, 어레이 영역(AR)에 제1 방향을 따라 세 개의 관통 전극(120)이 배열되고, 세 개의 관통 전극(120)은 일측 가장자리 영역(ER1), 중앙 영역(CR), 및 타측 가장자리 영역(ER2)에 각각 배치되는 경우를 나타내었다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 어레이 영역(AR)에서 제1 방향을 따라 배열되는 관통 전극(120)의 개수는 다양하게 변형될 수 있고, 어레이 영역(AR)에서 관통 전극(120)의 배치에 따라 구별되는 영역의 개수도 다양하게 변형될 수 있다.
전면 접속 전극(130)은 바디부(110)의 전면(111) 상에 형성된 배선부(115) 상에 형성될 수 있다. 전면 접속 전극(130)은 배선부(115)에 전기적으로 연결될 수 있고, 결과적으로 관통 전극(120)의 일단에 전기적으로 연결될 수 있다. 전면 접속 전극(130)은 구리(Cu), 니켈(Ni), 또는 이들의 조합 등의 금속을 포함하거나, 또는, 이 금속의 화합물을 포함할 수 있고, 단일막 구조 또는 다중막 구조를 가질 수 있다.
복수의 전면 접속 전극(130)은 복수의 관통 전극(120)과 각각 중첩 및 접속하도록 배치될 수 있다. 전면 접속 전극(130)과 관통 전극(120)의 접속은 배선부(115)를 통하여 이루어질 수 있다. 그에 따라, 본 실시예에서는, 어레이 영역(AR)에 제1 방향을 따라 세 개의 전면 접속 전극(130)이 배열되고, 세 개의 전면 접속 전극(130)은 일측 가장자리 영역(ER1), 중앙 영역(CR), 및 타측 가장자리 영역(ER2)에 각각 배치될 수 있다. 제1 방향에서 각 전면 접속 전극(130)은 제2 폭(W2)을 가질 수 있다. 제2 폭(W2)은 관통 전극(120)의 제1 폭(W1)보다 클 수 있다.
이때, 제1 방향에서, 중앙 영역(CR)의 전면 접속 전극(130)의 중심은 중앙 영역(CR)의 관통 전극(120)의 중심과 실질적으로 일치할 수 있다. 반면, 제1 방향에서, 일측 및 타측 가장자리 영역(ER1, ER2) 각각의 전면 접속 전극(130)의 중심은 일측 및 타측 가장자리 영역(ER1, ER2) 각각의 관통 전극(120)의 중심보다 중앙 영역(CR)으로부터 더 먼 거리에 위치할 수 있다. 예컨대, 제1 방향에서, 일측 가장자리 영역(ER1)의 전면 접속 전극(130)의 중심은 일측 가장자리 영역(ER1)의 관통 전극(120)의 중심보다 좌측에 위치할 수 있고, 타측 가장자리 영역(ER2)의 전면 접속 전극(130)의 중심은 타측 가장자리 영역(ER2)의 관통 전극(120)의 중심보다 우측에 위치할 수 있다. 단, 이러한 경우에도, 일측 및 타측 가장자리 영역(ER1, ER2) 각각에서 전면 접속 전극(130)의 위치는, 전면 접속 전극(130)이 관통 전극(120)의 일단 전부와 중첩하는 것을 한계로 하여 제어될 수 있다. 일측 및 타측 가장자리 영역(ER1, ER2) 각각에서 관통 전극(120)과 전면 접속 전극(130)의 중심 사이의 거리를 도면부호 D로 표시하였다.
일측 및 타측 가장자리 영역(ER1, ER2) 각각에서 전면 접속 전극(130)의 중심이 관통 전극(120)의 중심보다 중앙 영역(CR)에서 멀게 위치하기 때문에, 복수의 전면 접속 전극(130)은 제1 방향을 따라 제1 피치(P1)보다 큰 제2 피치(P2)를 갖도록 배열될 수 있다. 제2 피치(P2)는 어느 하나의 전면 접속 전극(130)의 중심과 인접한 전면 접속 전극(130)의 중심 사이의 거리를 의미할 수 있다. 제2 피치(P2)는 실질적으로 일정한 값을 가질 수 있다. 평면상 각 전면 접속 전극(130)이 원 형상을 갖는 것으로 도시되었으나, 각 전면 접속 전극(130)의 평면 형상은 다양하게 변형될 수 있다.
전면 접속 전극(130) 상에는 접합층(140)이 형성될 수 있다. 접합층(140)은 반도체 칩(100)의 전면(111)과 대향하면서 반도체 칩(100)과 연결될 다른 구성 요소(미도시됨) 예컨대, 다른 반도체 칩 또는 기판과의 접합을 위한 것일 수 있다. 일례로서, 복수의 반도체 칩(100)이 수직 방향으로 적층되는 경우, 접합층(140)은 자신과 대향하는 후면 접속 전극에 접합되는 기능을 수행할 수 있다. 이에 대하여는 도 2에서 더 상세히 설명하기로 한다. 접합층(140)은 반구형, 볼 형상 또는 이와 유사한 형상의 솔더 물질을 포함할 수 있다. 그러나, 본 실시예가 이에 한정되는 것은 아니며, 접합층(140)의 형상, 물질 등은 다양하게 변형될 수 있다.
후면 접속 전극(150)은 바디부(110)의 후면(112) 상에 형성될 수 있다. 복수의 후면 접속 전극(150)은 복수의 관통 전극(120)과 각각 중첩 및 접속하도록 배치될 수 있다. 후면 접속 전극(150)은 관통 전극(120)과 직접 접촉할 수 있다. 후면 접속 전극(150)은 전면 접속 전극(130)과 달리 관통 전극(120)의 타단과 직접 접촉할 수 있다. 후면 접속 전극(150)은 구리(Cu), 니켈(Ni), 또는 이들의 조합 등의 금속을 포함하거나, 또는, 이 금속의 화합물을 포함할 수 있고, 단일막 구조 또는 다중막 구조를 가질 수 있다.
여기서, 제1 방향에서의 후면 접속 전극(150)의 폭 및 배열은 전면 접속 전극(130)의 폭 및 배열과 실질적으로 동일할 수 있다. 즉, 평면상 후면 접속 전극(150)과 전면 접속 전극(130)은 중첩할 수 있다. 그에 따라, 어레이 영역(AR)에 제1 방향을 따라 세 개의 후면 접속 전극(150)이 배열되고, 세 개의 후면 접속 전극(150)은 일측 가장자리 영역(ER1), 중앙 영역(CR), 및 타측 가장자리 영역(ER2)에 각각 배치될 수 있다. 제1 방향에서 각 후면 접속 전극(150)은 제2 폭(W2)을 가질 수 있다. 제1 방향에서, 중앙 영역(CR)의 후면 접속 전극(150)의 중심은 중앙 영역(CR)의 관통 전극(120)의 중심과 실질적으로 일치할 수 있다. 반면, 제1 방향에서, 일측 및 타측 가장자리 영역(ER1, ER2) 각각의 후면 접속 전극(150)의 중심은 일측 및 타측 가장자리 영역(ER1, ER2) 각각의 관통 전극(120)의 중심보다 중앙 영역(CR)으로부터 더 먼 거리에 위치할 수 있다. 일측 및 타측 가장자리 영역(ER1, ER2) 각각에서 후면 접속 전극(150)의 위치는, 후면 접속 전극(150)이 관통 전극(120)의 타단 전부와 중첩하는 것을 한계로 하여 제어될 수 있다. 일측 및 타측 가장자리 영역(ER1, ER2) 각각에서 관통 전극(120)과 후면 접속 전극(150)의 중심 사이의 거리를 도면부호 D로 표시하였다. 복수의 후면 접속 전극(150)은 제1 방향을 따라 제2 피치(P2)를 갖도록 배열될 수 있다. 평면상 각 후면 접속 전극(150)이 원 형상을 갖는 것으로 도시되었으나, 각 후면 접속 전극(150)의 평면 형상은 다양하게 변형될 수 있다.
이상으로 설명한 반도체 칩(100)에 의해 획득되는 효과를 종래와 비교하여 설명하면 아래와 같다.
종래와 같이 전면 접속 전극 및 후면 접속 전극의 중심 및 피치가 관통 전극의 중심 및 피치와 동일한 경우, 관통 전극의 피치를 요구되는 수준까지 감소시키면 전면 접속 전극 및 후면 접속 전극의 피치가 감소하여 인접한 전면 접속 전극 사이 및 인접한 후면 접속 전극 사이에 충분한 거리가 확보될 수 없다. 이러한 복수의 반도체 칩을 수직 방향으로 적층하여 수직 방향에서 인접한 반도체 칩 사이에 전면 접속 전극, 후면 접속 전극, 및 이들 사이의 접합층을 포함하는 본딩 구조체를 형성하는 경우, 좁은 간격의 본딩 구조체 사이로 몰딩 물질 또는 갭필 물질이 흘러들어가기 어려워 본딩 구조체 사이에 보이드(void)가 발생할 수 있다. 이 보이드는 인접한 본딩 구조체 사이 특히, 인접한 접합층 사이의 브릿지 등 공정 불량을 초래할 수 있다. 한편, 전면 접속 전극 및 후면 접속 전극의 피치를 관통 전극의 피치와 함께 증가시키면 반도체 칩에서 관통 전극 및 접속 전극을 위한 공간이 늘어날 수 있다. 이는 반도체 칩/반도체 패키지의 평면 사이즈 증가를 초래할 수 있다.
본 실시예에 의하면, 관통 전극(120)의 피치 감소 요구를 만족시켜 반도체 칩(100) 및 이를 포함하는 반도체 패키지의 평면 사이즈를 감소시킬 수 있다. 또한, 전면 접속 전극(130) 및 후면 접속 전극(150)의 피치를 증가시켜 복수의 반도체 칩(100)이 적층된 반도체 패키지 구현시 접합층의 브릿지 등과 같은 공정 불량을 감소시킬 수 있다.
한편, 관통 전극(120), 전면 접속 전극(130), 및 후면 접속 전극(150)은, 제1 방향뿐만 아니라 제2 방향으로도 배열될 수 있다. 즉, 제1 및 제2 방향을 따라 매트릭스 형태로 배열될 수 있다(도 1c 참조).
도 2는 본 발명의 일 실시예에 따른 적층 반도체 칩을 설명하기 위한 단면도이다. 도 2에서는, 두 개의 반도체 칩이 수직 방향으로 적층된 경우를 보여준다.
도 2를 참조하면, 제1 반도체 칩(100) 상에 제2 반도체 칩(200)이 적층될 수 있다.
제1 반도체 칩(100)은 전술한 도 1의 반도체 칩(100)과 실질적으로 동일할 수 있다. 그에 따라, 도 1의 도면부호와 동일한 도면부호가 사용되었다. 제1 반도체 칩(100)은, 전면(111) 및 후면(112)을 갖는 제1 바디부(110), 제1 바디부(110)의 전면(111) 상의 제1 배선부(115), 제1 바디부(110)를 관통하는 제1 관통 전극(120), 제1 배선부(115) 상에서 제1 배선부(115)를 통하여 제1 관통 전극(120)과 접속하는 제1 전면 접속 전극(130), 제1 전면 접속 전극(130) 상의 제1 접합층(140), 및 제1 바디부(110)의 후면(112) 상에서 제1 관통 전극(120)과 접속하는 제1 후면 접속 전극(150)을 포함할 수 있다.
제2 반도체 칩(200) 또한, 제2 접합층(240)의 형상을 제외하고는, 전술한 도 1의 반도체 칩(100)과 실질적으로 동일할 수 있다. 즉, 제2 반도체 칩(200)은, 전면(211) 및 후면(212)을 갖는 제2 바디부(210), 제2 바디부(210)의 전면(211) 상의 제2 배선부(215), 제2 바디부(210)를 관통하는 제2 관통 전극(220), 제2 배선부(215) 상에서 제2 배선부(215)를 통하여 제2 관통 전극(220)과 접속하는 제2 전면 접속 전극(230), 제2 전면 접속 전극(230) 상의 제2 접합층(240), 및 제2 바디부(210)의 후면(212) 상에서 제2 관통 전극(220)과 접속하는 제2 후면 접속 전극(250)을 포함할 수 있다.
제1 관통 전극(120) 및 제2 관통 전극(220)의 배열, 폭 등은 실질적으로 동일할 수 있다. 특히, 제1 관통 전극(120) 및 제2 관통 전극(220)의 중심은 서로 일치할 수 있고, 복수의 제1 관통 전극(120) 및 복수의 제2 관통 전극(220)은 제1 방향을 따라 제1 피치(P1)로 배열될 수 있다.
제1 전면 접속 전극(130), 제1 후면 접속 전극(150), 제2 전면 접속 전극(230), 및 제2 후면 접속 전극(250)의 배열, 폭 등은 실질적으로 동일할 수 있다. 특히, 제1 전면 접속 전극(130), 제1 후면 접속 전극(150), 제2 전면 접속 전극(230), 및 제2 후면 접속 전극(250)의 중심은 서로 일치할 수 있고, 복수의 제1 전면 접속 전극(130), 복수의 제1 후면 접속 전극(150), 복수의 제2 전면 접속 전극(230), 및 복수의 제2 후면 접속 전극(250)은 제1 방향을 따라 제2 피치(P2)로 배열될 수 있다.
여기서, 중앙 영역(CR)에서, 제1 전면 접속 전극(130), 제1 후면 접속 전극(150), 제2 전면 접속 전극(230), 및 제2 후면 접속 전극(250)의 중심은 제1 및 제2 관통 전극(210, 220)의 중심과 일치할 수 있다. 반면, 일측 가장자리 영역(ER1)에서, 제1 전면 접속 전극(130), 제1 후면 접속 전극(150), 제2 전면 접속 전극(230), 및 제2 후면 접속 전극(250)의 중심은, 제1 및 제2 관통 전극(210, 220)의 중심에 비하여, 중앙 영역(CR)으로부터 거리가 더 먼 곳 예컨대, 좌측에 위치할 수 있다. 또한, 타측 가장자리 영역(ER2)에서, 제1 전면 접속 전극(130), 제1 후면 접속 전극(150), 제2 전면 접속 전극(230), 및 제2 후면 접속 전극(250)의 중심은, 제1 및 제2 관통 전극(210, 220)의 중심에 비하여, 중앙 영역(CR)으로부터 거리가 더 먼 곳 예컨대, 우측에 위치할 수 있다. 이로써, 제2 피치(P2)가 제1 피치(P1)보다 커질 수 있다. 일측 및 타측 가장자리 영역(ER1, ER2) 각각에서, 제1 전면 접속 전극(130), 제1 후면 접속 전극(150), 제2 전면 접속 전극(230), 및 제2 후면 접속 전극(250)의 중심과, 제1 및 제2 관통 전극(210, 220)의 중심 사이의 거리는 도면부호 D로 표시하였다.
제2 반도체 칩(200)은 전면(211)이 제1 반도체 칩(100)의 후면(112)과 마주본 상태에서 제1 반도체 칩(100) 상에 적층될 수 있다. 보다 구체적으로, 제2 반도체 칩(200)의 제2 접합층(240)이 본딩 공정에 의하여 제1 반도체 칩(100)의 제1 후면 접속 전극(150)에 접합될 수 있다. 이러한 본딩 공정을 진행하는 과정에서 제2 접합층(240)의 형상은 제1 접합층(140)의 형상과 상이하게 변형될 수 있다. 이로써, 제1 반도체 칩(100)과 제2 반도체 칩(200) 사이에는 제1 후면 접속 전극(150), 제2 접합층(240), 및 제2 전면 접속 전극(230)이 형성하는 본딩 구조체(BS)가 형성될 수 있다. 복수의 본딩 구조체(BS)는 제1 방향을 따라 제2 피치(P2)로 배열될 수 있다.
이상으로 설명한 제1 및 제2 반도체 칩(100, 200)의 적층 구조물에서는, 제1 및 제2 관통 전극(120, 220)의 제1 피치(P1)보다 본딩 구조체(BS)의 제2 피치(P2)를 더 크게 할 수 있으므로, 본딩 구조체(BS) 사이의 간격(S1, S2, S3)을 넓게 확보할 수 있다. 보다 구체적으로, 제1 후면 접속 전극(150) 사이의 간격(S1), 제2 접합층(240) 사이의 간격(S2), 및 제2 전면 접속 전극(230) 사이의 간격(S3)을 넓게 확보할 수 있다. 따라서, 제1 반도체 칩(100)과 제2 반도체 칩(200) 사이의 공간을 몰딩 물질 또는 갭필 물질(도 8의 810 참조)로 매립하는 경우, 본딩 구조체(BS) 사이를 채우는 몰딩 물질/갭필 물질의 흐름을 용이하게 할 수 있다. 이를 통해, 본딩 구조체(BS) 사이의 보이드 형성 및 그로 인한 공정 불량을 방지할 수 있다.
본 실시예에서는 두 개의 반도체 칩(100, 200)을 수직 방향으로 적층하는 경우에 대하여 설명하였으나, 본 개시가 이에 한정되는 것은 아니다. 다른 실시예에서, 셋 이상의 반도체 칩이 수직 방향으로 반복하여 적층될 수도 있다. 이로써, 수직 방향으로 복수의 반도체 칩이 적층된 고밀도의 반도체 패키지 구현이 가능하다.
한편 위 실시예들에서는, 제1 방향으로 배열되는 관통 전극, 전면 접속 전극 및 후면 접속 전극의 개수가 세 개인 경우를 설명하였으나, 본 개시가 이에 한정되는 것은 아니며, 이 개수는 다양하게 변형될 수 있다. 이하, 도 3 내지 도 5를 참조하여 예시적으로 설명하기로 한다. 본 실시예들을 설명함에 있어 전술한 실시예들과의 차이점을 중심으로 설명하기로 한다.
도 3은 본 발명의 다른 일 실시예에 따른 반도체 칩의 관통 전극이 배열되는 영역을 보여주는 평면도이다.
도 3을 참조하면, 중앙 영역(CR), 및 일측 및 타측 가장자리 영역(ER1, ER2)을 포함하는 어레이 영역(AR)에 2개의 관통 전극(320)이 제1 방향을 따라 제1 피치(P1)를 갖도록 배열될 수 있다. 2개의 관통 전극(320)은 일측 및 타측 가장자리 영역(ER1, ER2)에 각각 배치될 수 있다. 중앙 영역(CR)에는 관통 전극(320)이 배치되지 않을 수 있다.
전면 접속 전극(330) 및 후면 접속 전극(350)은 바디부(미도시됨)의 전면 및 후면 상에서 관통 전극(320) 각각과 중첩 및 접속하도록 형성될 수 있다. 참고로, 전면 접속 전극(330)은 바디부의 전면 상의 배선부를 통하여 관통 전극(320)과 접속하고, 후면 접속 전극(350)은 관통 전극(320)과 직접 접촉할 수 있다. 그에 따라, 2개의 전면 접속 전극(330)이 일측 및 타측 가장자리 영역(ER1, ER2)에 각각 배치될 수 있고, 2개의 후면 접속 전극(350)이 일측 및 타측 가장자리 영역(ER1, ER2)에 각각 배치될 수 있다. 중앙 영역(CR)에는 전면 접속 전극(330) 및 후면 접속 전극(350)이 배치되지 않을 수 있다.
이때, 제1 방향에서, 일측 및 타측 가장자리 영역(ER1, ER2) 각각의 전면 접속 전극(330) 및 후면 접속 전극(350)의 중심은 일측 및 타측 가장자리 영역(ER1, ER2) 각각의 관통 전극(320)의 중심보다 중앙 영역(CR)으로부터 더 먼 거리에 위치할 수 있다. 예컨대, 제1 방향에서, 일측 가장자리 영역(ER1)의 전면 접속 전극(330) 및 후면 접속 전극(350)의 중심은 일측 가장자리 영역(ER1)의 관통 전극(320)의 중심보다 좌측에 위치할 수 있고, 타측 가장자리 영역(ER2)의 전면 접속 전극(330) 및 후면 접속 전극(350)의 중심은 타측 가장자리 영역(ER2)의 관통 전극(320)의 중심보다 우측에 위치할 수 있다. 이로써, 복수의 전면 접속 전극(330)은 제1 방향을 따라 제1 피치(P1)보다 큰 제2 피치(P2)를 갖도록 배열될 수 있고, 복수의 후면 접속 전극(350)은 제1 방향을 따라 제1 피치(P1)보다 큰 제2 피치(P2)를 갖도록 배열될 수 있다. 전면 접속 전극(330) 및 후면 접속 전극(350)의 중심과 관통 전극(320)의 중심 사이의 거리는 도면부호 D로 표시하였다.
도 4는 본 발명의 다른 일 실시예에 따른 반도체 칩의 관통 전극이 배열되는 영역을 보여주는 평면도이다.
도 4를 참조하면, 중앙 영역(CR), 일측 가장자리 영역(ER11, ER12), 및 타측 가장자리 영역(ER21, ER22)을 포함하는 어레이 영역(AR)에 4개의 관통 전극(420)이 제1 방향을 따라 제1 피치(P1)를 갖도록 배열될 수 있다. 일측 가장자리 영역(ER11, ER12)은 중앙 영역(CR)으로부터의 거리에 따라 순차적으로 배치되는 제1 일측 가장자리 영역(ER11) 및 제2 일측 가장자리 영역(ER12)을 포함할 수 있다. 타측 가장자리 영역(ER21, ER22)은 중앙 영역(CR)으로부터의 거리에 따라 순차적으로 배치되는 제1 타측 가장자리 영역(ER21) 및 제2 타측 가장자리 영역(ER22)을 포함할 수 있다. 4개의 관통 전극(420)은 제1 일측 가장자리 영역(ER11), 제2 일측 가장자리 영역(ER12), 제1 타측 가장자리 영역(ER21), 및 제2 타측 가장자리 영역(ER22)에 각각 배치될 수 있다. 중앙 영역(CR)에는 관통 전극(420)이 배치되지 않을 수 있다.
전면 접속 전극(430) 및 후면 접속 전극(450)은 바디부(미도시됨)의 전면 및 후면 상에서 관통 전극(420) 각각과 중첩 및 접속하도록 형성될 수 있다. 그에 따라, 4개의 전면 접속 전극(430)이 제1 일측 가장자리 영역(ER11), 제2 일측 가장자리 영역(ER12), 제1 타측 가장자리 영역(ER21), 및 제2 타측 가장자리 영역(ER22)에 각각 배치될 수 있고, 4개의 후면 접속 전극(450)이 제1 일측 가장자리 영역(ER11), 제2 일측 가장자리 영역(ER12), 제1 타측 가장자리 영역(ER21), 및 제2 타측 가장자리 영역(ER22)에 각각 배치될 수 있다. 중앙 영역(CR)에는 전면 접속 전극(430) 및 후면 접속 전극(450)이 배치되지 않을 수 있다.
제1 방향에서, 제1 일측 가장자리 영역(ER11) 및 제1 타측 가장자리 영역(ER21) 각각의 전면 접속 전극(430) 및 후면 접속 전극(450)의 중심은 제1 일측 가장자리 영역(ER11) 및 제1 타측 가장자리 영역(ER21) 각각의 관통 전극(420)의 중심보다 중앙 영역(CR)으로부터 더 먼 거리에 위치할 수 있다. 예컨대, 제1 방향에서, 제1 일측 가장자리 영역(ER11)의 전면 접속 전극(430) 및 후면 접속 전극(450)의 중심은 제1 일측 가장자리 영역(ER11)의 관통 전극(420)의 중심보다 좌측에 위치할 수 있고, 제1 타측 가장자리 영역(ER21)의 전면 접속 전극(430) 및 후면 접속 전극(450)의 중심은 제1 타측 가장자리 영역(ER21)의 관통 전극(420)의 중심보다 우측에 위치할 수 있다. 제1 일측 가장자리 영역(ER11) 및 제1 타측 가장자리 영역(ER21) 각각에서 전면 접속 전극(430) 및 후면 접속 전극(450)의 중심과 관통 전극(420)의 중심 사이의 거리를 제1 거리(D1)라 하기로 한다.
또한, 제1 방향에서, 제2 일측 가장자리 영역(ER12) 및 제2 타측 가장자리 영역(ER22) 각각의 전면 접속 전극(430) 및 후면 접속 전극(450)의 중심은 제2 일측 가장자리 영역(ER12) 및 제2 타측 가장자리 영역(ER22) 각각의 관통 전극(420)의 중심보다 중앙 영역(CR)으로부터 더 먼 거리에 위치할 수 있다. 예컨대, 제1 방향에서, 제2 일측 가장자리 영역(ER12)의 전면 접속 전극(430) 및 후면 접속 전극(450)의 중심은 제2 일측 가장자리 영역(ER12)의 관통 전극(420)의 중심보다 좌측에 위치할 수 있고, 제2 타측 가장자리 영역(ER22)의 전면 접속 전극(430) 및 후면 접속 전극(450)의 중심은 제2 타측 가장자리 영역(ER22)의 관통 전극(420)의 중심보다 우측에 위치할 수 있다. 제2 일측 가장자리 영역(ER12) 및 제2 타측 가장자리 영역(ER22) 각각에서 전면 접속 전극(430) 및 후면 접속 전극(450)의 중심과 관통 전극(420)의 중심 사이의 거리를 제2 거리(D2)라 하기로 한다.
이때, 제2 거리(D2)는 제1 거리(D1)보다 클 수 있다. 즉, 중앙 영역(CR)에서 멀어질수록 관통 전극(420)의 중심과 전면 접속 전극(430) 및 후면 접속 전극(450)의 중심 사이의 거리는 증가할 수 있다. 이러한 경우에도, 전면 접속 전극(430) 및 후면 접속 전극(450)의 피치는 실질적으로 일정할 수 있다. 즉, 복수의 전면 접속 전극(430)은 제1 방향을 따라 제1 피치(P1)보다 큰 제2 피치(P2)를 갖도록 배열될 수 있고, 복수의 후면 접속 전극(450)은 제1 방향을 따라 제1 피치(P1)보다 큰 제2 피치(P2)를 갖도록 배열될 수 있다.
도 3 및 도 4를 참조하여, 짝수개의 관통 전극이 어레이 영역에 배열되는 경우를 설명하면 아래와 같다.
어레이 영역은 중앙 영역, 및 중앙 영역 양측 각각에 중앙 영역으로부터의 거리에 따라 순차적으로 배열되는 제1 내지 제N 가장자리 영역(여기서, N은 2 이상의 자연수)을 포함할 수 있다.
짝수개의 관통 전극은, 중앙 영역 일측의 제1 내지 제N 가장자리 영역 및 중앙 영역 타측의 제1 내지 제N 가장자리 영역에 각각 배치될 수 있다. 중앙 영역에는 관통 전극이 배치되지 않을 수 있다. 또한, 짝수개의 관통 전극 각각과 중첩 및 접속하는 전면 및 후면 접속 전극은, 중앙 영역 일측의 제1 내지 제N 가장자리 영역 및 중앙 영역 타측의 제1 내지 제N 가장자리 영역에 각각 배치될 수 있다.
제1 내지 제N 가장자리 영역 각각에서 전면 및 후면 접속 전극의 중심은 관통 전극의 중심보다 중앙 영역으로부터 먼 거리에 위치할 수 있다. 이때, 제k 가장자리 영역(여기서, k는 1 이상 N-1 이하의 자연수)의 전면 및 후면 접속 전극의 중심과 관통 전극의 중심 사이의 거리는, 제k+1 가장자리 영역의 전면 및 후면 접속 전극의 중심과 관통 전극의 중심 사이의 거리보다 작을 수 있다.
이러한 경우에도, 전면 및 후면 접속 전극의 피치는 실질적으로 일정하면서 관통 전극의 피치보다 클 수 있다.
도 5는 본 발명의 다른 일 실시예에 따른 반도체 칩의 관통 전극이 배열되는 영역을 보여주는 평면도이다.
도 5를 참조하면, 중앙 영역(CR), 일측 가장자리 영역(ER11, ER12), 및 타측 가장자리 영역(ER21, ER22)을 포함하는 어레이 영역(AR)에 5개의 관통 전극(520)이 제1 방향을 따라 제1 피치(P1)를 갖도록 배열될 수 있다. 일측 가장자리 영역(ER11, ER12)은 중앙 영역(CR)으로부터의 거리에 따라 순차적으로 배치되는 제1 일측 가장자리 영역(ER11) 및 제2 일측 가장자리 영역(ER12)을 포함할 수 있다. 타측 가장자리 영역(ER21, ER22)은 중앙 영역(CR)으로부터의 거리에 따라 순차적으로 배치되는 제1 타측 가장자리 영역(ER21) 및 제2 타측 가장자리 영역(ER22)을 포함할 수 있다. 5개의 관통 전극(520)은 중앙 영역(CR), 제1 일측 가장자리 영역(ER11), 제2 일측 가장자리 영역(ER12), 제1 타측 가장자리 영역(ER21), 및 제2 타측 가장자리 영역(ER22)에 각각 배치될 수 있다.
전면 접속 전극(530) 및 후면 접속 전극(550)은 바디부(미도시됨)의 전면 및 후면 상에서 관통 전극(520) 각각과 중첩 및 접속하도록 형성될 수 있다. 그에 따라, 5개의 전면 접속 전극(530)이 중앙 영역(CR), 제1 일측 가장자리 영역(ER11), 제2 일측 가장자리 영역(ER12), 제1 타측 가장자리 영역(ER21), 및 제2 타측 가장자리 영역(ER22)에 각각 배치될 수 있고, 5개의 후면 접속 전극(550)이 중앙 영역(CR), 제1 일측 가장자리 영역(ER11), 제2 일측 가장자리 영역(ER12), 제1 타측 가장자리 영역(ER21), 및 제2 타측 가장자리 영역(ER22)에 각각 배치될 수 있다.
제1 방향에서, 중앙 영역(CR)의 전면 접속 전극(530) 및 후면 접속 전극(550)의 중심은 중앙 영역(CR)의 관통 전극(520)의 중심과 실질적으로 일치할 수 있다.
반면, 제1 방향에서, 제1 일측 가장자리 영역(ER11) 및 제1 타측 가장자리 영역(ER21) 각각의 전면 접속 전극(530) 및 후면 접속 전극(550)의 중심은 제1 일측 가장자리 영역(ER11) 및 제1 타측 가장자리 영역(ER21) 각각의 관통 전극(520)의 중심보다 중앙 영역(CR)으로부터 더 먼 거리에 위치할 수 있다. 예컨대, 제1 방향에서, 제1 일측 가장자리 영역(ER11)의 전면 접속 전극(530) 및 후면 접속 전극(550)의 중심은 제1 일측 가장자리 영역(ER11)의 관통 전극(520)의 중심보다 좌측에 위치할 수 있고, 제1 타측 가장자리 영역(ER21)의 전면 접속 전극(530) 및 후면 접속 전극(550)의 중심은 제1 타측 가장자리 영역(ER21)의 관통 전극(520)의 중심보다 우측에 위치할 수 있다. 제1 일측 가장자리 영역(ER11) 및 제1 타측 가장자리 영역(ER21) 각각에서 전면 접속 전극(530) 및 후면 접속 전극(550)의 중심과 관통 전극(520)의 중심 사이의 거리를 제1 거리(D1)라 하기로 한다.
또한, 제1 방향에서, 제2 일측 가장자리 영역(ER12) 및 제2 타측 가장자리 영역(ER22) 각각의 전면 접속 전극(530) 및 후면 접속 전극(550)의 중심은 제2 일측 가장자리 영역(ER12) 및 제2 타측 가장자리 영역(ER22) 각각의 관통 전극(520)의 중심보다 중앙 영역(CR)으로부터 더 먼 거리에 위치할 수 있다. 예컨대, 제1 방향에서, 제2 일측 가장자리 영역(ER12)의 전면 접속 전극(530) 및 후면 접속 전극(550)의 중심은 제2 일측 가장자리 영역(ER12)의 관통 전극(520)의 중심보다 좌측에 위치할 수 있고, 제2 타측 가장자리 영역(ER22)의 전면 접속 전극(530) 및 후면 접속 전극(550)의 중심은 제2 타측 가장자리 영역(ER22)의 관통 전극(520)의 중심보다 우측에 위치할 수 있다. 제2 일측 가장자리 영역(ER12) 및 제2 타측 가장자리 영역(ER22) 각각에서 전면 접속 전극(530) 및 후면 접속 전극(550)의 중심과 관통 전극(520)의 중심 사이의 거리를 제2 거리(D2)라 하기로 한다.
이때, 제2 거리(D2)는 제1 거리(D1)보다 클 수 있다. 즉, 중앙 영역(CR)에서 멀어질수록 관통 전극(520)의 중심과 전면 접속 전극(530) 및 후면 접속 전극(550)의 중심 사이의 거리는 증가할 수 있다. 이러한 경우에도, 전면 접속 전극(530) 및 후면 접속 전극(550)의 피치는 실질적으로 일정할 수 있다. 즉, 복수의 전면 접속 전극(530)은 제1 방향을 따라 제1 피치(P1)보다 큰 제2 피치(P2)를 갖도록 배열될 수 있고, 복수의 후면 접속 전극(550)은 제1 방향을 따라 제1 피치(P1)보다 큰 제2 피치(P2)를 갖도록 배열될 수 있다.
도 1b 및 도 5를 참조하여, 홀수개의 관통 전극이 어레이 영역에 배열되는 경우를 설명하면 아래와 같다.
어레이 영역은 중앙 영역, 및 중앙 영역 양측 각각에 중앙 영역으로부터의 거리에 따라 순차적으로 배열되는 제1 내지 제N 가장자리 영역(여기서, N은 2 이상의 자연수)을 포함할 수 있다.
홀수개의 관통 전극은, 중앙 영역, 중앙 영역 일측의 제1 내지 제N 가장자리 영역, 및 중앙 영역 타측의 제1 내지 제N 가장자리 영역에 각각 배치될 수 있다. 또한, 홀수개의 관통 전극 각각과 중첩 및 접속하는 전면 및 후면 접속 전극은, 중앙 영역, 중앙 영역 일측의 제1 내지 제N 가장자리 영역, 및 중앙 영역 타측의 제1 내지 제N 가장자리 영역에 각각 배치될 수 있다.
중앙 영역에서, 전면 및 후면 접속 전극의 중심은 관통 전극의 중심과 실질적으로 일치할 수 있다. 제1 내지 제N 가장자리 영역 각각에서 전면 및 후면 접속 전극의 중심은 관통 전극의 중심보다 중앙 영역으로부터 먼 거리에 위치할 수 있다. 이때, 제k 가장자리 영역(여기서, k는 1 이상 N-1 이하의 자연수)의 전면 및 후면 접속 전극의 중심과 관통 전극의 중심 사이의 거리는, 제k+1 가장자리 영역의 전면 및 후면 접속 전극의 중심과 관통 전극의 중심 사이의 거리보다 작을 수 있다.
이러한 경우에도, 전면 및 후면 접속 전극의 피치는 실질적으로 일정하면서 관통 전극의 피치보다 클 수 있다.
한편, 전술한 실시예들의 관통 전극은, 제1 방향을 따라 복수의 그룹으로 배치될 수도 있다. 이에 대하여는, 도 6 및 도 7을 참조하여 예시적으로 설명하기로 한다. 본 실시예들을 설명함에 있어 전술한 실시예들과의 차이점을 중심으로 설명하기로 한다.
도 6은 본 발명의 다른 일 실시예에 따른 반도체 칩의 관통 전극이 배열되는 영역을 보여주는 평면도이다. 도 6은, 도 1b의 세 개의 관통 전극을 하나의 그룹이라 할 때, 제1 방향을 따라 두 개의 그룹이 배치된 경우를 보여준다.
도 6을 참조하면, 제1 방향에서 서로 인접하게 배치되는 제1 및 제2 어레이 영역(AR1, AR2)이 제공될 수 있다. 제1 및 제2 어레이 영역(AR1, AR2) 각각은 중앙 영역(CR), 및 일측 및 타측 가장자리 영역(ER1, ER2)을 포함할 수 있다.
제1 어레이 영역(AR1)에는 제1 그룹(G1)의 관통 전극(620)이 배열되고, 제2 어레이 영역(AR2)에는 제2 그룹(G2)의 관통 전극(620)이 배열될 수 있다. 제1 및 제2 그룹(G1, G2) 각각의 관통 전극(620)의 배열은 도 1b의 관통 전극(120)의 배열과 실질적으로 동일할 수 있다. 즉, 제1 및 제2 어레이 영역(AR1, AR2) 각각에서 3개의 관통 전극(620)이 중앙 영역(CR), 및 일측 및 타측 가장자리 영역(ER1, ER2)에 각각 배치되고, 제1 방향을 따라 제1 피치(P1)를 갖도록 배열될 수 있다.
반면, 제1 어레이 영역(AR1)의 타측 가장자리 영역(ER2)의 관통 전극(620), 및 이와 인접한 제2 어레이 영역(AR2)의 일측 가장자리 영역(ER1)의 관통 전극(620)의 중심 사이의 거리(P1')는 제1 피치(P1)보다 클 수 있다. 즉, 제1 어레이 영역(AR1)과 제2 어레이 영역(AR2) 사이에서 관통 전극(620)의 피치 변형이 발생할 수 있다.
제1 어레이 영역(AR1)에는 제1 그룹(G1)의 전면 접속 전극(630) 및 후면 접속 전극(650)이 배열되고, 제2 어레이 영역(AR2)에는 제2 그룹(G2)의 전면 접속 전극(630) 및 후면 접속 전극(650)이 배열될 수 있다. 제1 및 제2 그룹(G1, G2) 각각의 전면 접속 전극(630) 및 후면 접속 전극(650)의 배열은 도 1b의 전면 접속 전극(130) 및 후면 접속 전극(150)의 배열과 실질적으로 동일할 수 있다. 즉, 제1 및 제2 어레이 영역(AR1, AR2) 각각에서 3개의 전면 접속 전극(630) 및 3개의 후면 접속 전극(650)이 중앙 영역(CR), 및 일측 및 타측 가장자리 영역(ER1, ER2)에 각각 배치되고, 제1 방향을 따라 제2 피치(P2)를 갖도록 배열될 수 있다. 특히, 제1 및 제2 어레이 영역(AR1, AR2) 각각에서, 일측 및 타측 가장자리 영역(ER1, ER2) 각각의 전면 접속 전극(630) 및 후면 접속 전극(650)의 중심은 일측 및 타측 가장자리 영역(ER1, ER2) 각각의 관통 전극(620)의 중심보다 중앙 영역(CR)으로부터 더 먼 거리에 위치할 수 있다. 예컨대, 일측 가장자리 영역(ER1)의 전면 접속 전극(630) 및 후면 접속 전극(650)의 중심은 일측 가장자리 영역(ER1)의 관통 전극(620)의 중심보다 좌측에 위치할 수 있고, 타측 가장자리 영역(ER2)의 전면 접속 전극(630) 및 후면 접속 전극(650)의 중심은 타측 가장자리 영역(ER2)의 관통 전극(620)의 중심보다 우측에 위치할 수 있다. 전면 접속 전극(630) 및 후면 접속 전극(650)의 중심과 관통 전극(620)의 중심 사이의 거리는 도면부호 D로 표시하였다.
이때, 제1 어레이 영역(AR1)의 타측 가장자리 영역(ER2)의 전면 접속 전극(630) 및 후면 접속 전극(650)의 중심은 관통 전극(620)의 중심보다 우측에 위치하는 반면, 제2 어레이 영역(AR2)의 일측 가장자리 영역(ER1)의 전면 접속 전극(630) 및 후면 접속 전극(650)의 중심은 관통 전극(620)의 중심보다 좌측에 위치하기 때문에, 제1 어레이 영역(AR1)의 타측 가장자리 영역(ER2)의 전면 접속 전극(630) 및 후면 접속 전극(650)과 제2 어레이 영역(AR2)의 일측 가장자리 영역(ER1)의 전면 접속 전극(630) 및 후면 접속 전극(650) 사이의 거리(S1')가 감소할 가능성이 있다. 그러나, 본 실시예에서는, 전술한 바와 같이 제1 어레이 영역(AR1)의 타측 가장자리 영역(ER2)의 관통 전극(620)과 제2 어레이 영역(AR2)의 일측 가장자리 영역(ER1)의 관통 전극(620)의 중심 사이의 거리(P1')를 제1 피치(P1)보다 증가시킴으로써, 이 거리(S1')의 감소를 방지할 수 있다. 이 거리(S1')는 제1 및 제2 어레이 영역(AR1, AR2) 각각에서의 인접한 전면 접속 전극(630) 사이 및/또는 인접한 후면 접속 전극(650) 사이의 거리(S1)와 실질적으로 동일할 수 있다. 제1 어레이 영역(AR1)과 제2 어레이 영역(AR2) 사이에서 전면 접속 전극(630) 및 후면 접속 전극(650)의 피치를 제2 피치(P2)와 실질적으로 동일하게 유지할 수 있다. 즉, 제1 어레이 영역(AR1)의 타측 가장자리 영역(ER2)의 전면 및 후면 접속 전극(630, 650)의 중심과 제2 어레이 영역(AR2)의 일측 가장자리 영역(ER1)의 전면 및 후면 접속 전극(630, 650)의 중심 사이의 거리는 제2 피치(P2)와 실질적으로 동일할 수 있다.
본 실시예에 의하면, 전술한 실시예의 효과를 전부 획득할 수 있다. 나아가, 제1 방향으로 배열되는 관통 전극(620)의 개수가 많더라도 관통 전극(620)의 중심과 전면 및 후면 접속 전극(630, 650)의 중심 사이의 거리를 여러 단계로 조절할 필요가 없어 공정 난이도가 감소할 수 있다.
도시하지는 않았지만, 세 개 이상의 관통 전극, 및 전면 및 후면 접속 전극의 그룹이 제1 방향을 따라 배열될 수도 있다. 이때, 각 그룹의 배열 및 그룹 사이의 배열은 본 도면에서 설명한 것과 실질적으로 동일할 수 있다.
도 7은 본 발명의 다른 일 실시예에 따른 반도체 칩의 관통 전극이 배열되는 영역을 보여주는 평면도이다. 도 7은, 도 3의 2개의 관통 전극을 하나의 그룹이라 할 때, 제1 방향을 따라 두 개의 그룹이 배치된 경우를 보여준다.
도 7을 참조하면, 제1 어레이 영역(AR1)에는 제1 그룹(G1)의 관통 전극(720)이 배열되고, 제2 어레이 영역(AR2)에는 제2 그룹(G2)의 관통 전극(720)이 배열될 수 있다. 제1 및 제2 그룹(G1, G2) 각각의 관통 전극(720)의 배열은 도 3의 관통 전극(320)의 배열과 실질적으로 동일할 수 있다. 즉, 제1 및 제2 어레이 영역(AR1, AR2) 각각에서 2개의 관통 전극(720)이 중앙 영역(CR)을 제외한 일측 및 타측 가장자리 영역(ER1, ER2)에 각각 배치되고, 제1 방향을 따라 제1 피치(P1)를 갖도록 배열될 수 있다.
반면, 제1 어레이 영역(AR1)의 타측 가장자리 영역(ER2)의 관통 전극(720), 및 이와 인접한 제2 어레이 영역(AR2)의 일측 가장자리 영역(ER1)의 관통 전극(720)의 중심 사이의 거리(P1')는 제1 피치(P1)보다 클 수 있다.
제1 어레이 영역(AR1)에는 제1 그룹(G1)의 전면 접속 전극(730) 및 후면 접속 전극(750)이 배열되고, 제2 어레이 영역(AR2)에는 제2 그룹(G2)의 전면 접속 전극(730) 및 후면 접속 전극(750)이 배열될 수 있다. 제1 및 제2 그룹(G1, G2) 각각의 전면 접속 전극(730) 및 후면 접속 전극(750)의 배열은 도 3의 전면 접속 전극(330) 및 후면 접속 전극(350)의 배열과 실질적으로 동일할 수 있다. 즉, 제1 및 제2 어레이 영역(AR1, AR2) 각각에서 2개의 전면 접속 전극(730) 및 2개의 후면 접속 전극(750)이 중앙 영역(CR)을 제외한 일측 및 타측 가장자리 영역(ER1, ER2)에 각각 배치되고, 제1 방향을 따라 제2 피치(P2)를 갖도록 배열될 수 있다. 특히, 제1 및 제2 어레이 영역(AR1, AR2) 각각에서, 일측 및 타측 가장자리 영역(ER1, ER2) 각각의 전면 접속 전극(730) 및 후면 접속 전극(750)의 중심은 일측 및 타측 가장자리 영역(ER1, ER2) 각각의 관통 전극(720)의 중심보다 중앙 영역(CR)으로부터 더 먼 거리에 위치할 수 있다. 예컨대, 일측 가장자리 영역(ER1)의 전면 접속 전극(730) 및 후면 접속 전극(750)의 중심은 일측 가장자리 영역(ER1)의 관통 전극(720)의 중심보다 좌측에 위치할 수 있고, 타측 가장자리 영역(ER2)의 전면 접속 전극(730) 및 후면 접속 전극(750)의 중심은 타측 가장자리 영역(ER2)의 관통 전극(720)의 중심보다 우측에 위치할 수 있다. 전면 접속 전극(730) 및 후면 접속 전극(750)의 중심과 관통 전극(720)의 중심 사이의 거리는 도면부호 D로 표시하였다.
이때, 제1 어레이 영역(AR1)의 타측 가장자리 영역(ER2)의 전면 접속 전극(730) 및 후면 접속 전극(750)의 중심은 관통 전극(720)의 중심보다 우측에 위치하는 반면, 제2 어레이 영역(AR2)의 일측 가장자리 영역(ER1)의 전면 접속 전극(730) 및 후면 접속 전극(750)의 중심은 관통 전극(720)의 중심보다 좌측에 위치하기 때문에, 제1 어레이 영역(AR1)의 타측 가장자리 영역(ER2)의 전면 접속 전극(730) 및 후면 접속 전극(750)과 제2 어레이 영역(AR2)의 일측 가장자리 영역(ER1)의 전면 접속 전극(730) 및 후면 접속 전극(750) 사이의 거리(S1')가 감소할 가능성이 있다. 그러나, 본 실시예에서는, 전술한 바와 같이 제1 어레이 영역(AR1)의 타측 가장자리 영역(ER2)의 관통 전극(720)과 제2 어레이 영역(AR2)의 일측 가장자리 영역(ER1)의 관통 전극(720)의 중심 사이의 거리(P1')를 제1 피치(P1)보다 증가시킴으로써, 이 거리(S1')의 감소를 방지할 수 있다. 이 거리(S1')는 제1 및 제2 어레이 영역(AR1, AR2) 각각에서의 인접한 전면 접속 전극(730) 사이 및/또는 인접한 후면 접속 전극(750) 사이의 거리(S1)와 실질적으로 동일할 수 있다. 즉, 제1 어레이 영역(AR1)과 제2 어레이 영역(AR2) 사이에서 전면 접속 전극(730) 및 후면 접속 전극(750)의 피치를 제2 피치(P2)와 실질적으로 동일하게 유지할 수 있다.
도시하지는 않았지만, 도 4 및 도 5 중 어느 하나에 포함되는 복수의 관통 전극을 하나의 그룹이라 할 때, 제1 방향을 따라 둘 이상의 그룹이 배치될 수도 있다.
도 8은 본 발명의 일 실시예에 따른 반도체 패키지를 보여주는 단면도이다. 본 실시예의 반도체 패키지는, 수직 방향으로 적층된 복수의 반도체 칩을 포함할 수 있다. 복수의 반도체 칩 각각은, 전술한 실시예들의 반도체 칩과 실질적으로 동일한 반도체 칩을 포함할 수 있다.
도 8을 참조하면, 본 실시예의 반도체 패키지는, 베이스층(800), 및 베이스층(800) 상에 수직 방향으로 적층된 복수의 반도체 칩(100, 200, 300, 400)을 포함할 수 있다. 본 실시예에서는, 4개의 반도체 칩(100, 200, 300, 400)이 적층되는 경우를 도시하였으나, 본 개시가 이에 한정되는 것은 아니며, 수직 방향으로 적층되는 반도체 칩의 개수는 다양하게 변형될 수 있다. 설명의 편의를 위하여, 4개의 반도체 칩(100, 200, 300, 400)을 베이스층(800)으로부터의 거리에 따라 각각 제1 반도체 칩(100), 제2 반도체 칩(200), 제3 반도체 칩(300), 및 제4 반도체 칩(400)이라 하기로 한다.
베이스층(800)은, 복수의 반도체 칩(100, 200, 300, 400)의 적층 구조물을 외부 구성 요소와 연결하기 위하여 회로 및/또는 배선 구조를 갖는 층일 수 있다. 예컨대, 베이스층(800)은 인쇄 회로 기판(Printed Circuit Board: PCB) 등과 같은 기판, 인터포저(interposer), 재배선층 등을 포함할 수 있다. 또는, 베이스층(800)은, 복수의 반도체 칩(100, 200, 300, 400)이 메모리 칩인 경우, 이들 메모리 칩의 동작 예컨대, 메모리 칩의 데이터를 읽거나 메모리 칩으로 데이터를 쓰는 동작을 지원하는 로직 회로를 포함하는 반도체 칩일 수 있다.
베이스층(800)은 복수의 반도체 칩(100, 200, 300, 400)이 배치되는 상면과, 상면과 반대편에 위치하면서 반도체 패키지를 외부 구성 요소와 접속시키기 위한 외부 접속 단자(830)가 배치되는 하면을 가질 수 있다.
제1 내지 제4 반도체 칩(100, 200, 300, 400) 중 최상부에 위치하는 제4 반도체 칩(400)을 제외한 제1 내지 제3 반도체 칩(100, 200, 300) 각각은, 전술한 실시예들의 반도체 칩 중 어느 하나와 실질적으로 동일할 수 있다. 제4 반도체 칩(400)은 최상부에 위치하므로 관통 전극 및 후면 접속 전극을 포함하지 않을 수 있다.
제1 반도체 칩(100)과 베이스층(800) 사이, 제1 반도체 칩(100)과 제2 반도체 칩(200) 사이, 제2 반도체 칩(200)과 제3 반도체 칩(300) 사이, 및 제3 반도체 칩(300)과 제4 반도체 칩(400) 사이의 공간은 갭필 물질(810)로 충진될 수 있다. 갭필 물질(810)는 언더필 물질(underfill material)을 모세관 현상으로 상기 공간에 흘려 넣은 후, 경화하는 방식으로 형성될 수 있다.
또한, 베이스층(800) 및 제1 내지 제4 반도체 칩(100, 200, 300, 400)은 몰딩층(820)에 의하여 둘러싸일 수 있다. 즉, 몰딩층(820)은 베이스층(800)의 상면 상에서 제1 내지 제4 반도체 칩(100, 200, 300, 400)을 덮도록 형성될 수 있다. 몰딩층(820)은 EMC(Epoxy Mold Compound) 등과 같은 다양한 몰딩 물질을 포함할 수 있다. 일례로서, 갭필 물질(810)이 생략되는 경우, 몰딩층(820)이 제1 반도체 칩(100)과 베이스층(800) 사이, 제1 반도체 칩(100)과 제2 반도체 칩(200) 사이, 제2 반도체 칩(200)과 제3 반도체 칩(300) 사이, 및 제3 반도체 칩(300)과 제4 반도체 칩(400) 사이의 공간을 채우도록 형성될 수도 있다.
본 실시예의 반도체 패키지에 의하면, 전술한 실시예들에서 설명한 장점들이 모두 획득될 수 있다. 특히, 관통 전극의 피치보다 전면 접속 전극, 후면 접속 전극 및 그 사이의 접합층이 이루는 본딩 구조체 사이의 피치를 넓게 형성할 수 있어, 본딩 구조체 사이의 간격이 증가할 수 있다. 그 결과, 본딩 구조체 사이에서갭필 물질(810) 또는 몰딩층(820) 내에 보이드가 형성되는 현상 및 그로 인한 공정 불량을 방지할 수 있다.
한편, 위 실시예들에서, 적층 반도체 칩의 전면 접속 전극과 후면 접속 전극은 접합층을 이용하여 접합되는 경우를 설명하였다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 적층 반도체 칩의 전면 접속 전극과 후면 접속 전극은 직접 접합될 수 있다. 이에 대하여는, 도 9를 참조하여 예시적으로 설명하기로 한다.
도 9는 본 발명의 다른 실시예에 따른 적층 반도체 칩을 설명하기 위한 단면도이다. 도 2와의 차이점을 중심으로 설명하기로 한다.
도 9를 참조하면, 제1 반도체 칩(1100) 상에 제2 반도체 칩(1200)이 적층될 수 있다.
제1 반도체 칩(1100)은, 전면(1111) 및 후면(1112)을 갖는 제1 바디부(1110), 제1 바디부(1110)의 전면(1111) 상의 제1 배선부(1115), 제1 바디부(1110)를 관통하는 제1 관통 전극(1120), 제1 배선부(1115) 상에서 제1 배선부(1115)를 통하여 제1 관통 전극(1120)과 접속하는 제1 전면 접속 전극(1130), 제1 배선부(1115) 상에서 제1 전면 접속 전극(1130) 사이를 매립하는 제1 전면 절연층(1135), 제1 바디부(1110)의 후면(1112) 상에서 제1 관통 전극(1120)과 접속하는 제1 후면 접속 전극(1150), 및 제1 바디부(1110)의 후면(1112) 상에서 제1 후면 접속 전극(1150) 사이를 매립하는 제1 후면 절연층(1155)을 포함할 수 있다.
제2 반도체 칩(1200)은, 전면(1211) 및 후면(1212)을 갖는 제2 바디부(1210), 제2 바디부(1210)의 전면(1211) 상의 제2 배선부(1215), 제2 바디부(1210)를 관통하는 제2 관통 전극(1220), 제2 배선부(1215) 상에서 제2 배선부(1215)를 통하여 제2 관통 전극(1220)과 접속하는 제2 전면 접속 전극(1230), 제2 배선부(1215) 상에서 제2 전면 접속 전극(1230) 사이를 매립하는 제2 전면 절연층(1235), 제2 바디부(1210)의 후면(1212) 상에서 제2 관통 전극(1220)과 접속하는 제2 후면 접속 전극(1250), 및 제2 바디부(1210)의 후면(1212) 상에서 제2 후면 접속 전극(1250) 사이를 매립하는 제2 후면 절연층(1255)을 포함할 수 있다.
제1 관통 전극(1120) 및 제2 관통 전극(1220)의 배열, 폭 등은 실질적으로 동일할 수 있다. 특히, 제1 관통 전극(1120) 및 제2 관통 전극(1220)의 중심은 서로 일치할 수 있고, 복수의 제1 관통 전극(1120) 및 복수의 제2 관통 전극(1220)은 제1 방향을 따라 제1 피치(P1)로 배열될 수 있다.
제1 전면 접속 전극(1130), 제1 후면 접속 전극(1150), 제2 전면 접속 전극(1230), 및 제2 후면 접속 전극(1250)의 배열, 폭 등은 실질적으로 동일할 수 있다. 특히, 제1 전면 접속 전극(1130), 제1 후면 접속 전극(1150), 제2 전면 접속 전극(1230), 및 제2 후면 접속 전극(1250)의 중심은 서로 일치할 수 있고, 복수의 제1 전면 접속 전극(1130), 복수의 제1 후면 접속 전극(1150), 복수의 제2 전면 접속 전극(1230), 및 복수의 제2 후면 접속 전극(1250)은 제1 방향을 따라 제2 피치(P2)로 배열될 수 있다.
여기서, 중앙 영역(CR)에서, 제1 전면 접속 전극(1130), 제1 후면 접속 전극(1150), 제2 전면 접속 전극(1230), 및 제2 후면 접속 전극(1250)의 중심은 제1 및 제2 관통 전극(1210, 220)의 중심과 일치할 수 있다. 반면, 일측 가장자리 영역(ER1)에서, 제1 전면 접속 전극(1130), 제1 후면 접속 전극(1150), 제2 전면 접속 전극(1230), 및 제2 후면 접속 전극(1250)의 중심은, 제1 및 제2 관통 전극(1210, 220)의 중심에 비하여, 중앙 영역(CR)으로부터 거리가 더 먼 곳 예컨대, 좌측에 위치할 수 있다. 또한, 타측 가장자리 영역(ER2)에서, 제1 전면 접속 전극(1130), 제1 후면 접속 전극(1150), 제2 전면 접속 전극(1230), 및 제2 후면 접속 전극(1250)의 중심은, 제1 및 제2 관통 전극(1210, 220)의 중심에 비하여, 중앙 영역(CR)으로부터 거리가 더 먼 곳 예컨대, 우측에 위치할 수 있다. 이로써, 제2 피치(P2)가 제1 피치(P1)보다 커질 수 있다. 일측 및 타측 가장자리 영역(ER1, ER2) 각각에서, 제1 전면 접속 전극(1130), 제1 후면 접속 전극(1150), 제2 전면 접속 전극(1230), 및 제2 후면 접속 전극(1250)의 중심과, 제1 및 제2 관통 전극(1210, 220)의 중심 사이의 거리는 도면부호 D로 표시하였다.
제2 반도체 칩(1200)은 전면(1211)이 제1 반도체 칩(1100)의 후면(1112)과 마주본 상태에서 제1 반도체 칩(1100) 상에 적층될 수 있다. 여기서, 제1 후면 접속 전극(1150)은 제2 전면 접속 전극(1230)에 직접 접합되고, 제1 후면 절연층(1155)은 제2 전면 절연층(1235)에 직접 접합될 수 있다. 제1 후면 접속 전극(1150) 및 제2 전면 접속 전극(1230)의 접합은 이들을 형성하는 금속 예컨대, 구리의 상호 확산에 의한 결합에 의해 수행될 수 있다. 또한, 제1 후면 절연층(1155) 및 제2 전면 절연층(1235)의 접합은 이들을 형성하는 절연 물질 예컨대, 실리콘 산화물 또는 실리콘 질화물 사이에 형성되는 공유 결합에 의해 수행될 수 있다. 이로써, 제1 반도체 칩(1100)과 제2 반도체 칩(1200) 사이의 하이브리드 본딩, 즉, 금속과 금속, 절연층과 절연층의 결합이 인시츄(in-situ)로 이루어질 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100: 반도체 칩 110: 바디부
120: 관통 전극 130: 전면 접속 전극
140: 접합층 150: 후면 접속 전극

Claims (20)

  1. 전면 및 후면을 갖는 바디부;
    상기 바디부를 관통하면서, 어레이 영역에서 제1 방향으로 배열되는 복수의 관통 전극;
    상기 바디부의 상기 전면 상에서 상기 복수의 관통 전극과 각각 접속하는 복수의 전면 접속 전극; 및
    상기 바디부의 상기 후면 상에서 상기 복수의 관통 전극과 각각 접속하는 복수의 후면 접속 전극을 포함하고,
    상기 어레이 영역은, 상기 제1 방향에서, 중앙 영역 및 상기 중앙 영역의 양측에 위치하는 가장자리 영역을 포함하고,
    상기 가장자리 영역에 배치되는 상기 전면 접속 전극의 중심 및 상기 후면 접속 전극의 중심은, 대응하는 관통 전극의 중심보다 상기 중앙 영역으로부터의 거리가 더 먼
    반도체 칩.
  2. 제1 항에 있어서,
    상기 중앙 영역에 배치되는 상기 전면 접속 전극의 중심 및 상기 후면 접속 전극의 중심은, 대응하는 관통 전극의 중심과 일치하는
    반도체 칩.
  3. 제1 항에 있어서,
    상기 복수의 관통 전극은, 상기 제1 방향에서 제1 피치를 갖도록 배열되고,
    상기 복수의 전면 접속 전극 및 상기 복수의 후면 접속 전극은, 상기 제1 방향에서 상기 제1 피치보다 큰 제2 피치를 갖도록 배열되는
    반도체 칩.
  4. 제1 항에 있어서,
    상기 가장자리 영역은, 상기 중앙 영역으로부터의 거리에 따라 순차적으로 배치되는 제1 내지 제N 가장자리 영역(여기서, N은 2 이상의 자연수)을 포함하고,
    제k 가장자리 영역(여기서, k는 1 이상 N-1 이하의 자연수)에 배치되는 상기 전면 및 후면 접속 전극의 중심과 대응하는 관통 전극의 중심 사이의 거리는, 제k+1 가장자리 영역에 배치되는 상기 전면 및 후면 접속 전극의 중심과 대응하는 관통 전극의 중심 사이의 거리보다 작은
    반도체 칩.
  5. 전면 및 후면을 갖는 바디부;
    상기 바디부를 관통하면서, 제1 방향에서 서로 인접한 제1 및 제2 어레이 영역 각각에서 상기 제1 방향으로 배열되는 복수의 관통 전극;
    상기 바디부의 상기 전면 상에서 상기 복수의 관통 전극과 각각 접속하는 복수의 전면 접속 전극; 및
    상기 바디부의 상기 후면 상에서 상기 복수의 관통 전극과 각각 접속하는 복수의 후면 접속 전극을 포함하고,
    상기 제1 및 제2 어레이 영역 각각은, 상기 제1 방향에서, 중앙 영역 및 상기 중앙 영역의 양측에 각각 위치하는 일측 및 타측 가장자리 영역을 포함하고,
    상기 제1 및 제2 어레이 영역 각각에서, 상기 일측 및 타측 가장자리 영역에 각각 배치되는 상기 전면 접속 전극의 중심 및 상기 후면 접속 전극의 중심은, 대응하는 관통 전극의 중심보다 상기 중앙 영역으로부터의 거리가 더 먼
    반도체 칩.
  6. 제5 항에 있어서,
    상기 제1 및 제2 어레이 영역 각각에서, 상기 복수의 관통 전극은 상기 제1 방향에서 제1 피치를 갖도록 배열되고, 상기 복수의 전면 접속 전극 및 상기 복수의 후면 접속 전극은 상기 제1 방향에서 상기 제1 피치보다 큰 제2 피치를 갖도록 배열되는
    반도체 칩.
  7. 제6 항에 있어서,
    상기 제1 어레이 영역의 상기 타측 가장자리 영역과 상기 제2 어레이 영역의 상기 일측 가장자리 영역은 서로 인접하고,
    상기 제1 어레이 영역의 상기 타측 가장자리 영역의 상기 관통 전극의 중심과 상기 제2 어레이 영역의 상기 일측 가장자리 영역의 상기 관통 전극의 중심 사이의 거리는 상기 제1 피치보다 큰
    반도체 칩.
  8. 제7 항에 있어서,
    상기 제1 어레이 영역의 상기 타측 가장자리 영역의 상기 전면 및 후면 접속 전극의 중심과 상기 제2 어레이 영역의 상기 일측 가장자리 영역의 상기 전면 및 후면 접속 전극의 중심 사이의 거리는 상기 제2 피치와 동일한
    반도체 칩.
  9. 제5 항에 있어서,
    상기 제1 및 제2 어레이 영역 각각에서, 상기 중앙 영역에 배치되는 상기 전면 접속 전극의 중심 및 상기 후면 접속 전극의 중심은, 대응하는 관통 전극의 중심과 일치하는
    반도체 칩.
  10. 제5 항에 있어서,
    상기 일측 및 타측 가장자리 영역 각각은, 상기 중앙 영역으로부터의 거리에 따라 순차적으로 배치되는 제1 내지 제N 가장자리 영역(여기서, N은 2 이상의 자연수)을 포함하고,
    제k 가장자리 영역(여기서, k는 1 이상 N-1 이하의 자연수)에 배치되는 상기 전면 및 후면 접속 전극의 중심과 대응하는 관통 전극의 중심 사이의 거리는, 제k+1 가장자리 영역에 배치되는 상기 전면 및 후면 접속 전극의 중심과 대응하는 관통 전극의 중심 사이의 거리보다 작은
    반도체 칩.
  11. 전면 및 후면을 갖는 제1 바디부, 상기 제1 바디부를 관통하면서 제1 방향으로 배열되는 복수의 제1 관통 전극, 및 상기 제1 바디부의 상기 후면 상에서 상기 복수의 제1 관통 전극과 각각 접속하는 복수의 제1 후면 접속 전극을 포함하는 제1 반도체 칩; 및
    전면 및 후면을 갖는 제2 바디부, 및 상기 제2 바디부의 상기 전면 상에 배치되는 복수의 제2 전면 접속 전극을 포함하는 제2 반도체 칩을 포함하고,
    상기 복수의 제1 후면 접속 전극과 상기 복수의 제2 전면 접속 전극은 각각 접속하고,
    상기 어레이 영역은, 상기 제1 방향에서, 중앙 영역 및 상기 중앙 영역의 양측에 위치하는 가장자리 영역을 포함하고,
    상기 가장자리 영역에 배치되는 상기 제2 전면 접속 전극의 중심 및 상기 제1 후면 접속 전극의 중심은, 대응하는 제1 관통 전극의 중심보다 상기 중앙 영역으로부터의 거리가 더 먼
    반도체 패키지.
  12. 제11 항에 있어서,
    상기 중앙 영역에 배치되는 상기 제2 전면 접속 전극의 중심 및 상기 제1후면 접속 전극의 중심은, 대응하는 제1 관통 전극의 중심과 일치하는
    반도체 패키지.
  13. 제11 항에 있어서,
    상기 복수의 제1 관통 전극은, 상기 제1 방향에서 제1 피치를 갖도록 배열되고,
    상기 복수의 제2 전면 접속 전극 및 상기 복수의 제1 후면 접속 전극은, 상기 제1 방향에서 상기 제1 피치보다 큰 제2 피치를 갖도록 배열되는
    반도체 패키지.
  14. 제11 항에 있어서,
    상기 가장자리 영역은, 상기 중앙 영역으로부터의 거리에 따라 순차적으로 배치되는 제1 내지 제N 가장자리 영역(여기서, N은 2 이상의 자연수)을 포함하고,
    제k 가장자리 영역(여기서, k는 1 이상 N-1 이하의 자연수)에 배치되는 상기 제2 전면 및 제1 후면 접속 전극의 중심과 대응하는 제1 관통 전극의 중심 사이의 거리는, 제k+1 가장자리 영역에 배치되는 상기 제2 전면 및 제1 후면 접속 전극의 중심과 대응하는 제1 관통 전극의 중심 사이의 거리보다 작은
    반도체 패키지.
  15. 제11 항에 있어서,
    상기 제1 반도체 칩과 상기 제2 반도체 칩 사이의 공간을 매립하는 갭필 물질 또는 몰딩 물질을 더 포함하는
    반도체 패키지.
  16. 제11 항에 있어서,
    상기 제1 후면 접속 전극과 상기 제2 전면 접속 전극을 서로 접합시키는 접합층을 더 포함하는
    반도체 패키지.
  17. 제11 항에 있어서,
    상기 제1 후면 접속 전극과 상기 제2 전면 접속 전극은 직접 접합하는
    반도체 패키지.
  18. 제17 항에 있어서,
    상기 제1 반도체 칩은, 상기 제1 후면 접속 전극의 사이를 매립하는 제1 후면 절연층을 더 포함하고,
    상기 제2 반도체 칩은, 상기 제2 전면 접속 전극의 사이를 매립하는 제2 전면 절연층을 더 포함하고,
    상기 제1 후면 절연층과 상기 제2 전면 절연층은 직접 접합하는
    반도체 패키지.
  19. 제11 항에 있어서,
    상기 제1 방향에서, 상기 관통 전극의 폭은 상기 전면 접속 전극의 폭 및 상기 후면 접속 전극의 폭보다 작은
    반도체 패키지.
  20. 제11 항에 있어서,
    상기 전면 접속 전극 및 상기 후면 접속 전극은 상기 관통 전극의 일단 및 타단 전부와 중첩하는
    반도체 패키지.
KR1020200186901A 2020-12-30 2020-12-30 관통 전극을 포함하는 반도체 칩, 및 이 반도체 칩을 포함하는 반도체 패키지 KR20220095419A (ko)

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