CN113889167A - 存储器装置及其操作方法 - Google Patents

存储器装置及其操作方法 Download PDF

Info

Publication number
CN113889167A
CN113889167A CN202110308746.9A CN202110308746A CN113889167A CN 113889167 A CN113889167 A CN 113889167A CN 202110308746 A CN202110308746 A CN 202110308746A CN 113889167 A CN113889167 A CN 113889167A
Authority
CN
China
Prior art keywords
source
line
memory
voltage
applying
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110308746.9A
Other languages
English (en)
Inventor
黄盛炫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN113889167A publication Critical patent/CN113889167A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564—Miscellaneous aspects
    • G11C2211/5648—Multilevel memory programming, reading or erasing operations wherein the order or sequence of the operations is relevant

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)

Abstract

本发明涉及存储器装置及其操作方法。本技术涉及电子装置。根据本技术，一种操作存储器装置的方法，该存储器装置包括降低了干扰影响的编程操作速度并且包括多个存储器块，每个存储器块包括多个存储器单元串，每个存储器单元串包括串联连接在位线和源极线之间的多个存储器单元、串联连接在源极线和多个存储器单元之间多个源极选择晶体管、以及串联连接在位线和多个存储器单元之间的多个漏极选择晶体管，该方法包括：向源极线施加预充电电压；以及向第一源极选择线施加预充电电压，第一源极选择线连接到多个存储器块当中的未选存储器块中所包括的源极选择晶体管当中的与源极线相邻的源极选择晶体管。

Description

存储器装置及其操作方法
技术领域
本公开涉及电子装置，并且更具体地，涉及存储器装置及操作该存储器装置的方法。
背景技术
储存装置是在诸如计算机或智能电话之类的主机装置的控制下存储数据的装置。储存装置可以包括存储数据的存储器装置和控制该存储器装置的存储器控制器。存储器装置可以分类为易失性存储器装置和非易失性存储器装置。
易失性存储器装置可以是仅在供电时存储数据并且在电源断开时丢失所存储的数据的装置。易失性存储器装置可以包括静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等。
非易失性存储器装置是即使断电也不会丢失数据的装置。非易失性存储器装置包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存等。
发明内容
本公开的实施方式提供了具有降低了干扰影响的编程操作速度的存储器装置及操作该存储器装置的方法。
根据本公开的实施方式，一种操作存储器装置的方法，该存储器装置包括多个存储器块，每个存储器块包括多个存储器单元串，每个存储器单元串包括串联连接在位线和源极线之间的多个存储器单元、串联连接在源极线和多个存储器单元之间的多个源极选择晶体管、以及串联连接在位线和多个存储器单元之间的多个漏极选择晶体管，该方法包括：向源极线施加预充电电压；以及向第一源极选择线施加预充电电压，第一源极选择线连接到多个存储器块当中的未选存储器块中所包括的源极选择晶体管当中的与源极线相邻的源极选择晶体管。
根据本公开的实施方式，一种存储器装置包括：多个存储器块，每个存储器块包括多个存储器单元串，每个存储器单元串包括串联连接在位线和源极线之间的多个存储器单元、串联联接在源极线和多个存储器单元之间的多个源极选择晶体管、以及串联连接在位线与多个存储器单元之间的多个漏极选择晶体管；***电路，该***电路被配置为执行多个编程循环，每个编程循环包括向多个存储器块当中的被选存储器块提供编程电压的编程步骤；以及验证被选存储器块的编程状态的验证步骤；以及编程操作控制器，该编程操作控制器被配置为控制***电路，以在编程步骤中向源极线施加预充电电压，并且向第一源极选择线施加预充电电压，第一源极选择线连接至多个存储器块当中的未选存储器块中所包括的源极选择晶体管当中的与源极线相邻的源极选择晶体管。
根据本公开的实施方式，一种操作存储器装置的方法，该存储器装置包括多个存储器块，每个存储器块包括多个存储器单元串，每个存储器单元串包括串联连接在位线和源极线之间的多个存储器单元、串联连接在源极线和多个存储器单元之间的多个源极选择晶体管、以及串联连接在位线和多个存储器单元之间的多个漏极选择晶体管，该方法包括：向源极线施加预充电电压；以及在源极线被预充电到第一电压电平之后，向第一源极选择线施加预充电电压，第一源极选择线连接到多个存储器块当中的未选存储器块中所包括的源极选择晶体管当中的与拟源极线相邻的源极选择晶体管。
根据本公开的实施方式，一种对非易失性存储器单元串进行编程的方法，该非易失性存储器单元至少联接到源极线并且至少包括源极选择晶体管，该方法包括：在预充电时段期间向源极线施加预充电电压；以及在预充电时段期间，在向源极线施加预充电电压之后，向联接至相邻的源极选择晶体管的源极选择线施加预充电电压，其中，该相邻的源极选择晶体管在源极选择晶体管当中最邻近于源极线。
根据本技术，提供了一种具有降低了干扰影响的编程操作速度的存储器装置及操作该存储器装置的方法。
附图说明
图1是用于描述根据本公开的实施方式的储存装置的图。
图2是用于描述图1的存储器装置的图。
图3是例示了图2的存储器单元阵列的实施方式的图。
图4是例示了图3的存储器块BLK1至BLKz中的任意一个存储器块BLKa的电路图。
图5是例示了图3的存储器块BLK1至BLKz中的任意一个存储器块BLKb的另一实施方式的电路图。
图6是例示了图3的存储器块BLK1至BLKz中的任意一个存储器块BLKi的又一实施方式的电路图。
图7是用于描述图2的存储器装置的编程操作的图。
图8是用于描述图2的存储器装置中所包括的存储器单元被编程的顺序的图。
图9是用于描述根据本公开的实施方式的操作存储器装置的方法的波形图。
图10是用于描述图2的控制逻辑中所包括的编程操作控制器的配置的框图。
图11是用于描述图1的存储器控制器的图。
图12是例示了应用根据本公开的实施方式的储存装置的存储卡***的框图。
图13是例示了应用根据本公开的实施方式的储存装置的固态驱动器(SSD)***的框图。
图14是例示了应用根据本公开的实施方式的储存装置的用户***的框图。
具体实施方式
在本说明书或本申请中所公开的特定结构或功能描述仅是为了描述根据本公开的实施方式而例示的。本公开的实施方式可以以各种形式执行，并且描述不限于在本说明书或本申请中所描述的实施方式。
图1是用于描述根据本公开的实施方式的储存装置的图。
参照图1，储存装置50可以包括存储器装置100和控制该存储器装置的操作的存储器控制器200。储存装置50可以是在诸如蜂窝电话、智能电话、MP3播放器、膝上型计算机、台式计算机、游戏机、TV、平板PC或车载信息娱乐***之类的主机300的控制下存储数据的装置。
根据作为与主机300的通信方法的主机接口，储存装置50可以被制造为各种类型的储存装置之一。例如，储存装置50可以被配置为诸如以下各种类型的储存装置中的任何一种：SSD；MMC、eMMC、RS-MMC和微型MMC形式的多媒体卡；SD、迷你SD和微型SD形式的安全数字卡；通用串行总线(USB)储存装置；通用闪存(UFS)装置；个人计算机存储卡国际协会(PCMCIA)卡型储存装置；***组件互连(PCI)卡型储存装置；PCI-快速(PCI-E)卡型储存装置；紧凑型闪存(CF)卡；智能媒体卡和记忆棒。
储存装置50可以被制造为各种类型的封装件中的任何一种。例如，储存装置50可以被制造为诸如以下各种类型的封装类型中的任何一种：封装体叠层(POP)、***级封装(SIP)、片上***(SOC)、多芯片封装(MCP)、板上芯片(COB)、晶圆级制造封装(WFP)和晶圆级层叠封装(WSP)。
存储器装置100可以存储数据。存储器装置100在存储器控制器200的控制下操作。存储器装置100可以包括存储器单元阵列(未示出)，该存储器单元阵列包括存储数据的多个存储器单元。
存储器单元中的每一个可以配置为存储一个数据位的单级单元(SLC)、存储两个数据位的多级单元(MLC)、存储三个数据位的三级单元(TLC)或能够存储四个数据位的四级单元(QLC)。
存储器单元阵列(未示出)可以包括多个存储器块。一个存储器块可以包括多个页。在实施方式中，页可以是用于将数据存储在存储器装置100中或读取存储器装置100中所存储的数据的单位。存储器块可以是用于擦除数据的单位。
在实施方式中，存储器装置100可以是双倍数据速率同步动态随机存取存储器(DDR SDRAM)、低功率双倍数据速率4(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功率DDR(LPDDR)、Rambus动态随机存取存储器(RDRAM)、NAND闪存、垂直NAND闪存、NOR闪存装置、电阻式随机存取存储器(RRAM)、相变随机存取存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)、自旋转移力矩随机存取存储器(STT-RAM)等。在本说明书中，为了便于描述，存储器装置100是NAND闪存。
存储器装置100被配置为从存储器控制器200接收命令CMD和地址ADDR，并且访问存储器单元阵列中由地址所选择的区域。存储器装置100可以对由地址ADDR所选择的区域执行由命令CMD所指示的操作。例如，存储器装置100可以执行写入操作(编程操作)、读取操作和擦除操作。在编程操作期间，存储器装置100可以将数据编程在由地址ADDR所选择的区域中。在读取操作期间，存储器装置100可以从由地址ADDR所选择的区域读取数据。在擦除操作期间，存储器装置100可以擦除在由地址ADDR所选择的区域中所存储的数据。
存储器控制器200可以控制储存装置50的整体操作。
当电源被施加到储存装置50时，存储器控制器200可以执行固件(FW)。当存储器装置100是闪存装置时，固件(FW)可以包括控制与主机300的通信的主机接口层(HIL)、控制存储器控制器200与主机300之间的通信的闪存转换层(FTL)、以及控制与存储器装置100的通信的闪存接口层(FIL)。
在实施方式中，存储器控制器200可以从主机300接收数据和逻辑块地址(LBA)，并且可以将LBA转换为物理块地址(PBA)，该PBA指示存储器装置100中所包括的数据将要被存储于其中的存储器单元的地址。在本说明书中，LBA和“逻辑地址”或“逻辑的地址”可以用作具有相同的含义。在本说明书中，PBA和“物理地址”可以用作具有相同的含义。
存储器控制器200可以根据主机300的请求，来控制存储器装置100执行编程操作、读取操作、擦除操作等。在编程操作期间，存储器控制器200可以向存储器装置100提供写入命令、PBA和数据。在读取操作期间，存储器控制器200可以向存储器装置100提供读取命令和PBA。在擦除操作期间，存储器控制器200可以向存储器装置100提供擦除命令和PBA。
在实施方式中，存储器控制器200可以与来自主机300的请求无关地，独立地生成命令、地址和数据，并且将该命令、地址和数据发送到存储器装置100。例如，存储器控制器200可以向存储器装置100提供用于执行读取操作和编程操作的命令、地址和数据，以伴随执行损耗均衡、读取回收、垃圾收集等。
在实施方式中，存储器控制器200可以控制至少两个或更多个存储器装置100。在这种情况下，存储器控制器200可以根据交织方法来控制存储器装置100以提高操作性能。交织方法可以是控制至少两个存储器装置100的操作以彼此交叠的方法。
主机300可以使用诸如以下各种通信方法中的至少一种与储存装置50通信：通用串行总线(USB)、串行AT附件(SATA)、串行附接SCSI(SAS)、高速芯片间(HSIC)、小型计算机***接口(SCSI)、***组件互连(PCI)、PCI-快速(PCIe)、快速非易失性存储器(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式存储器模块(DIMM)、带寄存器的DIMM(RDIMM)和减载DIMM(LRDIMM)。
图2是用于描述图1的存储器装置100的图。
参照图2，存储器装置100可以包括存储器单元阵列110、***电路120和控制逻辑130。
存储器单元阵列110包括多个存储器块BLK1至BLKz。多个存储器块BLK1至BLKz通过行线RL连接到行解码器121。多个存储器块BLK1至BLKz可以通过位线BL1至BLm连接到页缓冲器组123。多个存储器块BLK1至BLKz中的每一个包括多个存储器单元。作为实施方式，多个存储器单元是非易失性存储器单元。连接到相同字线的存储器单元可以被定义为一页。因此，一个存储器块可以包括多个页。
行线RL可以包括至少一条源极选择线、多条字线和至少一条漏极选择线。
存储器单元阵列110中所包括的每个存储器单元可以被配置为存储一个数据位的单级单元(SLC)、存储两个数据位的多级单元(MLC)、存储三个数据位的三级单元(TLC)或者存储四个数据位的四级单元(QLC)。
***电路120可以被配置为在控制逻辑130的控制下对存储器单元阵列110的被选区域执行编程操作、读取操作或擦除操作。***电路120可以驱动存储器单元阵列110。例如，***电路120可以在控制逻辑130的控制下向行线RL和位线BL1至BLm施加各种操作电压或者使所施加的电压放电。
***电路120可以包括行解码器121、电压发生器122、页缓冲器组123、列解码器124和输入/输出电路125。
行解码器121通过行线RL连接到存储器单元阵列110。行线RL可以包括至少一条源极选择线、多条字线和至少一条漏极选择线。在实施方式中，字线可以包括正常字线和虚设字线。在实施方式中，行线RL可以进一步包括管式选择线。
行解码器121被配置为响应于控制逻辑130的控制而操作。行解码器121从控制逻辑130接收行地址RADD。
行解码器121被配置为对从控制逻辑130接收的行地址RADD进行解码。行解码器121根据经解码的地址来选择存储器块BLK1至BLKz当中的至少一个存储器块。另外，行解码器121可以根据经解码的地址来选择被选存储器块的至少一条字线，以向所述至少一条字线WL施加由电压发生器122所生成的电压。
例如，在编程操作期间，行解码器121可以向被选字线施加编程电压，并且向未选字线施加电平低于编程电压的编程通过电压。在编程验证操作期间，行解码器121可以向被选字线施加验证电压，并且向未选字线施加高于验证电压的验证通过电压。在读取操作期间，行解码器121可以向被选字线施加读取电压，并且向未选字线施加高于读取电压的读取通过电压。
在实施方式中，以存储器块为单位执行存储器装置100的擦除操作。在擦除操作期间，行解码器121可以根据经解码的地址来选择一个存储器块。在擦除操作期间，行解码器121可以向连接到被选存储器块的字线施加接地电压。
电压发生器122响应于控制逻辑130的控制而操作。电压发生器122被配置为使用提供给存储器装置100的外部电源电压来生成多个电压。具体地，电压发生器122可以响应于操作信号OPSIG而生成用于编程操作、读取操作和擦除操作的各种操作电压Vop。例如，电压发生器122可以响应于控制逻辑130的控制而生成编程电压、验证电压、通过电压、读取电压、擦除电压等。
在实施方式中，电压发生器122可以通过调整外部电源电压来生成内部电源电压。由电压发生器122生成的内部电源电压用作存储器装置100的操作电压。
在实施方式中，电压发生器122可以使用外部电源电压或内部电源电压来生成多个电压。
例如，电压发生器122可以包括接收内部电源电压的多个泵浦电容器，并且可以响应于控制逻辑130的控制而选择性地激活多个泵浦电容器以生成多个电压。
所生成的多个电压可以通过行解码器121被供应到存储器单元阵列110。
页缓冲器组123包括第一页缓冲器PB1至第m页缓冲器PBm。第一页缓冲器PB1至第m页缓冲器PBm分别通过第一位线BL1至第m位线BLm连接到存储器单元阵列110。第一页缓冲器PB1至第m页缓冲器PBm响应于控制逻辑130的控制而操作。具体地，第一页缓冲器PB1至第m页缓冲器PBm可以响应于页缓冲器控制信号PBSIGNALS而操作。例如，在读取操作或验证操作期间，第一页缓冲器PB1至第m页缓冲器PBm可以临时存储通过第一位线BL1至第m位线BLm接收的数据，或者可以感测位线BL1至BLm的电压或电流。
具体地，在编程操作期间，当编程脉冲被施加到被选字线时，第一页缓冲器PB1至第m页缓冲器PBm可以通过第一位线BL1至第m位线BLm向被选存储器单元传送通过输入/输出电路125接收到的数据DATA。根据所传送的数据DATA对被选页的存储器单元进行编程。与施加有编程许可电压(例如，接地电压)的位线连接的存储器单元可以具有增加的阈值电压。与施加有编程禁止电压(例如，电源电压)的位线连接的存储器单元的阈值电压可以被保持。在编程验证操作期间，第一页缓冲器PB1至第m页缓冲器PBm可以通过第一位线BL1至第m位线BLm从被选存储器单元读取页数据。
在读取操作期间，第一页缓冲器PB1至第m页缓冲器PBm通过第一位线BL1至第m位线BLm从被选页的存储器单元读取数据DATA，并且在列解码器124的控制下，将所读取的数据DATA输出到输入/输出电路125。
在擦除操作期间，第一页缓冲器PB1至第m页缓冲器PBm可以使第一位线BL1至第m位线BLm浮置。
列解码器124可以响应于列地址CADD而在输入/输出电路125和页缓冲器组123之间传送数据。例如，列解码器124可以通过数据线DL与第一页缓冲器PB1至第m页缓冲器PBm交换数据，或者可以通过列线CL与输入/输出电路125交换数据。
输入/输出电路125可以向控制逻辑130传送从参照图1描述的存储器控制器200接收的命令CMD和地址ADDR，或者可以与列解码器124交换数据DATA。
在读取操作或验证操作期间，感测电路126可以响应于许可位信号VRYBIT而生成参考电流，并且将从页缓冲器组123接收的感测电压VPB与由参考电流产生的参考电压进行比较以输出通过信号PASS或失败信号FAIL。
控制逻辑130可以响应于命令CMD和地址ADDR而输出操作信号OPSIG、行地址RADD、页缓冲器控制信号PBSIGNALS和许可位VRYBIT，以控制***电路120。另外，控制逻辑130可以响应于通过信号PASS或失败信号FAIL而确定验证操作是通过还是失败。
在实施方式中，控制逻辑130可以包括编程操作控制器131。
编程操作控制器131可以控制***电路120以根据从存储器控制器200输入的编程命令来执行编程操作。将参照图9和图10更详细地描述由编程操作控制器131执行的编程操作。
图3是例示了图2的存储器单元阵列的实施方式的图。
参照图3，存储器单元阵列110包括多个存储器块BLK1至BLKz。每个存储器块可以具有三维结构。每个存储器块包括层叠在基板上的多个存储器单元。这样的多个存储器单元沿着+X方向、+Y方向和+Z方向布置。参照图4和图5更详细地描述每个存储器块的结构。
图4是例示了图3的存储器块BLK1至BLKz当中的任意一个存储器块BLKa的电路图。
参照图4，存储器块BLKa包括多个单元串CS11至CS1m和CS21至CS2m。在实施方式中，多个单元串CS11至CS1m和CS21至CS2m中的每一个可以形成为“U”形状。在存储器块BLKa中，沿行方向(即，+X方向)布置m个单元串。在图4中，沿列方向(即，+Y方向)布置两个单元串。然而，这是为了便于描述，并且可以理解的是，可以沿列方向布置三个或更多个单元串。
多个单元串CS11至CS1m和CS21至CS2m中的每一个包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn、管式晶体管PT和至少一个漏极选择晶体管DST。
选择晶体管SST和DST以及存储器单元MC1至MCn中的每一个可以具有相似的结构。在实施方式中，选择晶体管SST和DST以及存储器单元MC1至MCn中的每一个可以包括沟道层、隧道绝缘膜、电荷储存膜和阻挡绝缘膜。在实施方式中，可以在每个单元串中设置用于提供沟道层的柱。在实施方式中，可以在每个单元串中设置用于提供沟道层、隧道绝缘膜、电荷储存膜和阻挡绝缘膜中的至少一个的柱。
每个单元串的源极选择晶体管SST连接在公共源极线CSL与存储器单元MC1至MCp之间。
在实施方式中，布置在相同行中的单元串的源极选择晶体管连接到在行方向上延伸的源极选择线，并且布置在不同行中的单元串的源极选择晶体管连接到不同的源极选择线。在图4中，第一行的单元串CS11至CS1m的源极选择晶体管连接至第一源极选择线SSL1。第二行的单元串CS21至CS2m的源极选择晶体管连接至第二源极选择线SSL2。
在另一实施方式中，单元串CS11至CS1m和CS21至CS2m的源极选择晶体管可以共同连接至一条源极选择线。
每个单元串的第一存储器单元MC1至第n存储器单元MCn连接在源极选择晶体管SST和漏极选择晶体管DST之间。
第一存储器单元MC1至第n存储器单元MCn可以被划分为第一存储器单元MC1至第p存储器单元MCp和第(p+1)存储器单元MCp+1至第n存储器单元MCn。第一存储器单元MC1至第p存储器单元MCp在与+Z方向相反的方向上依次布置，并且串联连接在源极选择晶体管SST和管式晶体管PT之间。第(p+1)存储器单元MCp+1至第n存储器单元MCn在+Z方向上依次布置，并串联连接在管式晶体管PT和漏极选择晶体管DST之间。第一存储器单元MC1至第p存储器单元MCp和第(p+1)存储器单元MCp+1至第n存储器单元MCn通过管式晶体管PT彼此连接。每个单元串的第一存储器单元MC1至第n存储器单元MCn的栅极分别连接至第一字线WL1至第n字线WLn。
每个单元串的管式晶体管PT的栅极连接到管式线PL。
每个单元串的漏极选择晶体管DST连接在相应位线与存储器单元MCp+1至MCn之间。沿行方向布置的单元串的漏极选择晶体管连接到在行方向上延伸的漏极选择线。第一行的单元串CS11至CS1m的漏极选择晶体管连接至第一漏极选择线DSL1。第二行的单元串CS21至CS2m的漏极选择晶体管连接至第二漏极选择线DSL2。
沿列方向布置的单元串连接至在列方向延伸的位线。在图4中，第一列的单元串CS11和CS21连接到第一位线BL1。第m列的单元串CS1m和CS2m连接到第m位线BLm。
在行方向上布置的单元串中的连接到相同字线的存储器单元构成一页。例如，在第一行的单元串CS11至CS1m当中的连接至第一字线WL1的存储器单元构成一页。在第二行的单元串CS21至CS2m当中的连接至第一字线WL1的存储器单元构成另一页。可以通过选择漏极选择线DSL1和DSL2中的任一条来选择沿一个行方向布置的单元串。可以通过选择字线WL1至WLn中的任何一条来选择被选单元串中的一页。
在另一实施方式中，可以提供偶数位线和奇数位线来代替第一位线BL1至第m位线BLm。另外，在行方向上布置的单元串CS11至CS1m或CS21至SC2m当中的偶数单元串可以分别连接至偶数位线，并且在行方向上布置的单元串CS11至CS1m或CS21至CS2m当中的奇数单元串可以分别连接到奇数位线。
在实施方式中，第一存储器单元MC1至第n存储器单元MCn中的至少一个可以用作虚设存储器单元。例如，提供至少一个虚设存储器单元以减小源极选择晶体管SST与存储器单元MC1至MCp之间的电场。另选地，提供至少一个或更多个虚设存储器单元以减小漏极选择晶体管DST与存储器单元MCp+1至MCn之间的电场。随着提供的虚设存储器单元越多，提高了存储器块BLKa的操作可靠性，但是，存储器块BLKa的尺寸增加。随着提供的存储器单元越少，可以减小存储器块BLKa的尺寸，但是存储器块BLKa的操作可靠性会降低。
为了有效地控制至少一个虚设存储器单元，每个虚设存储器单元可以具有所需的阈值电压。在存储器块BLKa的擦除操作之前或之后，可以对全部或部分虚设存储器单元执行编程操作。当在执行编程操作之后执行擦除操作时，通过控制施加到与各个虚设存储器单元连接的虚设字线的电压，可以使虚设存储器单元具有所需的阈值电压。
图5是例示了图3的存储器块BLK1至BLKz中的任意一个存储器块BLKb的另一实施方式的电路图。
参照图5，存储器块BLKb包括多个单元串CS11′至CS1m′和CS21′至CS2m′。多个单元串CS11′至CS1m′和CS21′至CS2m′中的每一个沿+Z方向延伸。多个单元串CS11′至CS1m′和CS21′至CS2m′中的每一个包括层叠在存储器块BLK1′下面的基板(未示出)上的至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn、以及至少一个漏极选择晶体管DST。
每个单元串的源极选择晶体管SST连接在公共源极线CSL与存储器单元MC1至MCn之间。布置在相同行中的单元串的源极选择晶体管连接到相同的源极选择线。布置在第一行中的单元串CS11′至CS1m′的源极选择晶体管连接到第一源极选择线SSL1。布置在第二行中的单元串CS21′至CS2m′的源极选择晶体管连接到第二源极选择线SSL2。在另一实施方式中，单元串CS11′至CS1m′和CS21′至CS2m′的源极选择晶体管可以共同连接至一条源极选择线。
每个单元串的第一存储器单元MC1至第n存储器单元MCn串联连接在源极选择晶体管SST和漏极选择晶体管DST之间。第一存储器单元MC1至第n存储器单元MCn的栅极分别连接至第一字线WL1至第n字线WLn。
每个单元串的漏极选择晶体管DST连接在相应位线与存储器单元MC1至MCn之间。沿行方向布置的单元串的漏极选择晶体管连接至在行方向上延伸的漏极选择线。第一行的单元串CS11′至CS1m′的漏极选择晶体管连接到第一漏极选择线DSL1。第二行的单元串CS21′至CS2m′的漏极选择晶体管连接到第二漏极选择线DSL2。
结果，除了从每个单元串中排除了管式晶体管PT之外，图5的存储器块BLKb具有与图4的存储器块BLKa类似的等效电路。
在另一实施方式中，可以提供偶数位线和奇数位线来代替第一位线BL1至第m位线BLm。另外，在行方向上布置的单元串CS11′至CS1m′或CS21′至CS2m′中的偶数单元串可以分别连接到偶数位线，并且在行方向上布置的单元串CS11′至CS1m′或CS21′至CS2m′中的奇数单元串可以分别连接至奇数位线。
在实施方式中，第一存储器单元MC1至第n存储器单元MCn中的至少一个可以用作虚设存储器单元。例如，提供至少一个虚设存储器单元以减小源极选择晶体管SST与存储器单元MC1至MCn之间的电场。另选地，提供至少一个虚设存储器单元以减小漏极选择晶体管DST与存储器单元MC1至MCn之间的电场。随着提供的虚设存储器单元越多，提高了存储器块BLKb的操作可靠性，但是，存储器块BLKb的尺寸增加。随着提供的存储器单元越少，可以减小存储器块BLKb的尺寸，但是，存储器块BLKb的操作可靠性会降低。
为了有效地控制至少一个虚设存储器单元，每个虚设存储器单元可以具有所需的阈值电压。在存储器块BLKb的擦除操作之前或之后，可以对全部或部分虚设存储器单元执行编程操作。当在执行编程操作之后执行擦除操作时，通过控制施加到与各个虚设存储器单元连接的虚设字线的电压，可以使虚设存储器单元具有所需的阈值电压。
图6是例示了图3的存储器块BLK1至BLKz中的任意一个存储器块BLKi的又一实施方式的电路图。
参照图6，彼此平行布置的多条字线可以连接在第一选择线和第二选择线之间。这里，第一选择线可以是源极选择线SSL1和SSL2，并且第二选择线可以是漏极选择线DSL。更具体地，存储器块BLKi可以包括连接在位线BL1至BLm与源极线SL之间的多个串ST。位线BL1至BLm可以分别连接到串ST，并且源极线SL可以共同地连接到串ST。由于串ST可以被配置为彼此相同，因此，作为示例，将具体描述连接到第一位线BL1的串ST。
串ST可以包括串联连接在源极线SL与第一位线BL1之间的源极选择晶体管SST1和SST2、多个存储器单元MC1至MC16、以及漏极选择晶体管DST。一个串ST可以包括至少一个或更多个漏极选择晶体管DST，并且可以包括比图中所示的源极选择晶体管SST1和SST2以及存储器单元MC1至MC16的数量更多的源极选择晶体管和存储器单元。
源极选择晶体管SST1和SST2的源极可以连接到源极线SL，而漏极选择晶体管DST的漏极可以连接到第一位线BL1。存储器单元MC1至MC16可以串联连接在源极选择晶体管SST1和SST2与漏极选择晶体管DST之间。不同串ST中所包括的源极选择晶体管SST1和SST2的栅极可以分别连接到多条源极选择线SSL1和SSL2，漏极选择晶体管DST的栅极可以连接到漏极选择线DSL，并且存储器单元MC1至MC16的栅极可以连接至多条字线WL1至WL16。包括在不同串ST中的存储器单元当中的连接到相同字线的一组存储器单元可以被称为页PG。因此，存储器块BLKi可以包括字线WL1至WL16的数量的页PG。
在实施方式中，源极选择晶体管SST1和SST2当中的与源极线SL相邻的源极选择晶体管SST1可以连接到第一源极选择线SSL1。在这种情况下，在第一源极选择线SSL1和源极线SL之间可能发生电容耦合现象。另外，在实施方式中，源极选择晶体管SST1和SST2当中的与源极线SL不相邻的源极选择晶体管SST2可以连接到第二源极选择线SSL2。在这种情况下，在第二源极选择线SSL2和源极线SL之间可能不发生电容耦合现象。此外，可以包括比图中所示的源极选择线SSL1和SSL2的数量更多的源极选择线。
一个存储器单元可以存储一位数据。这通常称为单级单元(SLC)。在这种情况下，一个物理页PG可以存储一个逻辑页(LPG)数据。一个逻辑页(LPG)数据可以包括与一个物理页PG中所包括的单元相同数量的数据位。
一个存储器单元可以存储两位或更多位的数据。在这种情况下，一个物理页PG可以存储两个或更多个逻辑页(LPG)数据。
图7是用于描述图2的存储器装置的编程操作的图。
在图7中，为了便于描述，多个存储器单元中的每一个是存储2位数据的多级单元(MLC)。然而，本公开的范围不限于此，并且多个存储器单元中的每一个可以是存储3位数据的三级单元(TLC)或存储4位数据的四级单元(QLC)。
存储器装置100的编程操作可以包括多个编程循环PL1至PLn。即，存储器装置100可以通过执行多个编程循环PL1至PLn来将被选存储器单元编程为具有与多个编程状态中的任何一个相对应的阈值电压。
多个编程循环PL1至PLn中的每一个可以包括提供编程电压的编程步骤PGM Step和通过施加验证电压来确定存储器单元是否被编程的验证步骤Verify Step。
每个编程循环中所包括的编程步骤PGM Step可以包括预充电时段Precharge、编程时段Program和放电时段Discharge。
预充电时段Precharge可以是对源极线和选择线进行预充电的时段。存储器装置100可以通过向源极线和选择线施加预充电电压来对源极线和选择线进行预充电。
编程时段Program可以是对被选存储器单元进行编程以具有与编程状态相对应的阈值电压的时段。例如，存储器装置100可以向被选字线施加编程电压，并且向未选字线施加电平比编程电压的电平低的编程通过电压。另外，存储器装置100可以向被选位线施加与0V相对应的接地电压，并且向未选位线施加电源电压。因此，存储器装置100可以使被选存储器单元具有与编程状态相对应的阈值电压。
放电时段Discharge可以是用于使施加到字线和选择线的电压放电的时段。存储器装置100可以通过向字线和选择线施加与0V相对应的接地电压来使施加到字线和选择线的电压进行放电。
图8是用于描述图2的存储器装置中所包括的存储器单元被编程的顺序的图。
参照图8，示出了未选存储器单元串。存储器单元串可以包括在位线BL和源极线SL之间串联连接的多个存储器单元。存储器单元可以分别连接到字线。漏极选择晶体管可以连接在存储器单元和位线之间，并且源极选择晶体管可以连接在存储器单元和源极线之间。可以通过漏极选择线来控制漏极选择晶体管，并且可以通过源极选择线来控制源极选择晶体管。
为了便于描述，存储器单元串连接到八条字线WL1至WL8。另外，连接到第五字线WL5至第八字线WL8的存储器单元是被编程存储器单元，并且连接至第一字线WL1至第四字线WL4的存储器单元是被编程之前的存储器单元。另外，存储器单元串包括与源极线SL相邻的第一源极选择线SSL1和与源极线SL不相邻的第二源极选择线SSL2。
在实施方式中，可以从与漏极选择线DSL相邻的第八字线WL8到与源极选择线SSL1和SSL2相邻的第一字线WL1依次执行编程操作。这称为反向顺序。在这种情况下，在预充电时段中，存储器装置100可以通过源极线SL对存储器单元串的沟道进行预充电。存储器装置100可以在施加编程电压之前对未选存储器单元串进行预充电，以减少编程操作期间的干扰。随着预充电到源极线SL的电压电平的增加，可以进一步减少干扰。
因此，在本公开的实施方式中，提供了如下存储器装置及操作该存储器装置的方法，该存储器装置通过在预充电时段中分两步对源极线SL进行预充电而具有减少了干扰影响的编程操作速度。
在下文中，将参照图9详细描述根据本公开的实施方式的编程操作方法。
图9是用于描述根据本公开的实施方式的操作存储器装置的方法的波形图。
例如，可以由图1和图2的存储器装置100执行图9的方法。例如，存储器装置100可以通过图2的控制逻辑130中所包括的编程操作控制器131来执行图9的方法。
在图9中，T0至T4表示编程操作中所包括的编程步骤。存储器装置100可以在T4之后执行验证步骤。
编程步骤可以包括预充电时段Precharge、编程时段PGM和放电时段Discharge。
T0至T2可以是预充电时段Precharge，T2至T3可以是编程时段PGM，并且T3至T4可以是放电时段Discharge。
在图9中，存储器装置100以如参照图8所描述的从与漏极选择线相邻的字线到与源极选择线相邻的字线的反向顺序，依次执行编程操作。因此，连接到位于被选字线和源极选择线之间的未选字线的存储器单元可以是不对其执行编程操作的存储器单元。另外，连接到位于被选字线和漏极选择线之间的未选字线的存储器单元可以是已经对其执行了编程操作的存储器单元。
在图9中，存储器装置100可以包括连接到源极选择晶体管当中的与源极线相邻的源极选择晶体管的第一源极选择线。在这种情况下，在第一源极选择线和源极线之间可能发生电容耦合现象。另外，存储器装置100可以包括连接到源极选择晶体管当中的与源极线不相邻的源极选择晶体管的第二源极选择线。因此，在第二源极选择线和源极线之间可以不发生电容耦合现象。
在T0至T1中，存储器装置100向源极线SL施加预充电电压Vpre。在实施方式中，预充电电压Vpre可以是用于在施加编程电压VPGM之前预先对源极线SL或被选线进行充电以减小编程操作期间产生的干扰的电压。
在实施方式中，存储器装置100可以在预充电电压Vpre被施加到源极线SL的同时，向第一源极选择线UNSEL BLK_SSL1施加接地电压GND，该第一源极选择线UNSEL BLK_SSL1连接至多个存储器块当中的未选存储器块中所包括的源极选择晶体管当中的与源极线相邻的源极选择晶体管。
在从预充电电压Vpre被施加到源极线SL的时间点起经过了参考时间之后的T1至T2中，存储器装置100可以使连接到源极线SL的源极线晶体管截止。因此，存储器装置100可以通过使连接到源极线SL的源极线晶体管截止，将预充电到第一电压电平的源极线SL转换为浮置状态。在实施方式中，参考时间可以是通过施加到源极线SL的预充电电压Vpre而将源极线SL充电到足够电压的时间。例如，参考时间可以是通过施加到源极线SL的预充电电压Vpre而将源极线SL预充电到第一电压电平的时间。具体地，参考时间可以是从T0到T1的时间。
在T1至T2中，存储器装置100向第一源极选择线UNSEL BLK_SSL1施加预充电电压Vpre，该第一源极选择线UNSEL BLK_SSL1连接至多个存储器当中的未选存储器块所包括的源极选择晶体管当中的与源极线SL相邻的源极选择晶体管。
例如，在T1至T2中，存储器装置100可以向第一源极选择线UNSEL BLK_SSL1施加预充电电压Vpre，使得源极线SL被预充电至高于第一电压电平的第二电压电平。在T1至T2中，当向第一源极选择线UNSEL BLK_SSL1施加预充电电压Vpre时，源极线SL的电压电平可由于电容耦合现象而增加。在实施方式中，可以基于耦合比来确定由于电容耦合现象而增加的电压电平的幅值。
在从预充电电压Vpre被施加到源极线SL的时间点起经过了参考时间之后的T1至T2中，存储器装置100可以向第一源极选择线UNSEL BLK_SSL1施加预充电电压Vpre。例如，在从预充电电压Vpre被施加到源极线SL的时间点起经过了参考时间之后的T1至T2中，存储器装置100可以向在T1之前处于接地状态的第一源极选择线UNSEL BLK_SSL1施加预充电电压Vpre。
因此，存储器装置100可以在向源极线SL施加预充电电压Vpre之后，通过向与源极线SL相邻的第一源极选择线UNSEL BLK_SSL1施加预充电电压Vpre，来通过电容耦合现象增加在源极线SL中充电的电压电平。因此，存储器装置100可以减少在编程操作期间产生的干扰。
在T0至T2期间，存储器装置100可以向连接到多个存储器块当中的被选存储器块中所包括的存储器单元的字线SEL BLK_SEL WL和SEL BLK_UNSEL WL施加接地电压GND。例如，在预充电时段中，存储器装置100可以向连接到被选存储器块中所包括的存储器单元的字线SEL BLK_SEL WL和SEL BLK_UNSEL WL施加接地电压GND。
另外，在T0至T2中，存储器装置100可以向多个存储器块当中的被选存储器块中所包括的源极选择晶体管所连接的源极选择线SEL BLK_SSL施加预充电电压Vpre。例如，在预充电时段中，存储器装置100可以向连接到被选存储器块中所包括的源极选择晶体管的源极选择线SEL BLK_SSL施加预充电电压Vpre。在T0至T2中，在实施方式中，可以向连接到被选存储器块中所包括的源极选择晶体管的源极选择线SEL BLK_SSL施加预充电电压Vpre，并且可以向被选存储器块中所包括的未选源极选择线(未示出)施加接地电压GND。
另外，在T0至T2中，存储器装置100可以向多个存储器块当中的被选存储器块中所包括的漏极选择晶体管所连接的漏极选择线SEL BLK_DSL施加接地电压GND。例如，在预充电时段中，存储器装置100可以向被选存储器块中所包括的漏极选择晶体管所连接的漏极选择线SEL BLK_DSL施加接地电压GND。因此，在预充电时段中，存储器装置100可以向连接到被选存储器块中所包括的漏极选择晶体管的漏极选择线SEL BLK_DSL施加接地电压GND，从而可以通过在源极线SL中充电的电压对存储器单元串的沟道进行预充电。
另外，在T0至T2中，存储器装置100可以向第二源极选择线UNSEL BLK_SSL2施加接地电压GND，该第二源极选择线UNSEL BLK_SSL2连接到多个存储器块当中的未选存储器块中所包括的源极选择晶体管当中的与源极线SL不相邻的源极选择晶体管。例如，在预充电时段中，存储器装置100可以向第二源极选择线UNSEL BLK_SSL2施加接地电压GND。
因此，存储器装置100可以通过向第二源极选择线UNSEL BLK_SSL2施加接地电压GND来阻断源极线SL与未选存储器块中所包括的存储器单元串之间的连接。另外，存储器装置100可以通过阻断存储器单元串和源极线SL之间的连接，来自由地控制向第一源极选择线UNSEL BLK_SSL1所施加的预充电电压Vpre。
在T2至T3中，存储器装置100可以向被选存储器块提供编程电压。
例如，在通过向第一源极选择线UNSEL BLK_SSL1所施加的预充电电压Vpre将源极线SL预充电到高于第一电压电平的第二电压电平之后，存储器装置100可以向被选存储器块提供编程电压。
具体地，在预充电电压Vpre被施加到第一源极选择线UNSEL BLK_SSL1之后的T2到T3中，存储器装置100可以向连接到被选存储器中所包括的存储器单元的被选字线SELBLK_SEL WL施加编程电压VPGM。另外，在T2至T3中，存储器装置100可以向连接到被选存储器块中所包括的存储器单元的未选字线SEL BLK_UNSEL WL施加电平低于编程电压VPGM的电平的通过电压Vpass。因此，存储器装置100可以使被选存储器单元具有与编程状态相对应的阈值电压。
另外，在时段T2到T3期间，存储器装置100可以向未选存储器中所包括的源极选择晶体管当中的、与源极线SL相邻的源极选择晶体管所连接的第一源极选择线UNSEL BLK_SSL1施加预充电电压Vpre，并且向未选存储器块中所包括的源极选择晶体管当中的、与源极线SL不相邻的源极选择晶体管所连接的第二源极选择线UNSEL BLK_SSL2施加接地电压GND。
另外，在T2至T3中，存储器装置100可以向连接到被选存储器块中所包括的源极选择晶体管的源极选择线SEL BLK_SSL施加接地电压GND，并且向连接到被选存储模块中所包括的漏极选择晶体管的漏极选择线SEL BLK_DSL施加漏极选择电压VDSL。向源极选择线SELBLK_SSL施加接地电压GND和向漏极选择线SEL BLK_DSL施加漏极选择电压VDSL可以用于以如参照图8所描述的从与漏极选择线SEL BLK_DSL相邻的字线(例如，第八字线WL8)到与源极选择线SEL BLK_SSL相邻的字线(例如，第一字线WL1)的反向顺序依次执行编程操作。
在T3至T4中，存储器装置100可以向被选存储器块提供放电电压。
例如，在编程电压VPGM被提供给被选存储器块之后的T3至T4中，存储器装置100可以向被选存储器块提供放电电压。在实施方式中，放电电压可以是用于使连接到被选存储器块中所包括的存储器单元的字线SEL BLK_SEL WL和SEL BLK_UNSEL WL放电到0V的接地电压GND。
根据图9的实施方式，根据本公开的实施方式的存储器装置100可以在编程步骤的预充电时段中分两步对源极线SL的电压进行预充电。即，存储器装置100可以向源极线SL施加预充电电压Vpre，然后向与源极线SL相邻的第一源极选择线UNSEL BLK_SSL1施加预充电电压Vpre。因此，源极线SL可以通过源极线SL和第一源极选择线UNSEL BLK_SSL1之间的电容耦合现象进行预充电，以具有高电压电平。
图10是用于描述图2的控制逻辑中所包括的编程操作控制器的配置的框图。
在图10中，存储器装置100可以包括存储器单元阵列110、行解码器121、电压发生器122和编程操作控制器1000。存储器单元阵列110、行解码器121和电压发生器122可以分别与参照图2描述的存储器单元阵列110、行解码器121和电压发生器122相同地配置和操作。编程操作控制器1000可以指示图2的编程操作控制器131。
编程操作控制器1000可以被包括在参照图2描述的控制逻辑130中。
参照图10，编程操作控制器1000可以包括预充电电压控制信号发生器1010、源极选择线控制器1030和源极线控制器1050。
预充电电压控制信号发生器1010可以生成指示生成编程步骤中使用的多个电压的编程电压控制信号。例如，预充电电压控制信号发生器1010可以生成用于生成作为在预充电时段中使用的各种电平的电压的预充电相关电压的预充电电压控制信号OPSIG(预充电)，并且可以将所生成的预充电电压控制信号OPSIG(预充电)提供给电压发生器122。电压发生器122根据预充电电压控制信号OPSIG(预充电)生成在预充电时段中使用的各种预充电相关电压Vop，并且可以将所生成的预充电相关电压Vop提供给行解码器121。
源极线控制器1050可以控制施加到源极线的预充电电压。具体地，源极线控制器1050可以向存储器单元阵列110的源极线施加预充电电压SL(预充电)。
源极选择线控制器1030可以控制施加到源极选择线的电压。具体地，源极选择线控制器1030可以向行解码器121提供用于向源极选择线施加预充电电压的源极选择线控制信号SSL(预充电)。行解码器121可以根据源极选择线控制信号SSL(预充电)向存储器单元阵列110提供由电压发生器122生成的预充电相关电压Vop。
图11是用于描述图1的存储器控制器的图。
参照图1和图11，存储器控制器200可以包括处理器220、RAM 230、纠错电路240、ROM 260、主机接口270和闪存接口280。
处理器220可以控制存储器控制器200的整体操作。RAM 230可以用作存储器控制器200的缓冲器存储器、高速缓冲存储器、操作存储器等。
ROM 260可以存储存储器控制器200以固件形式操作所需的各种信息。
存储器控制器200可以通过主机接口270与外部装置(例如，主机300、应用处理器等)通信。
存储器控制器200可以通过闪存接口280与存储器装置100通信。存储器控制器200可以向存储器装置100发送命令CMD、地址ADDR、控制信号CTRL等，并通过闪存接口280接收数据DATA。例如，闪存接口280可以包括NAND接口。
图12是例示了应用根据本公开的实施方式的储存装置的存储卡***的框图。
参照图12，存储卡***2000包括存储器控制器2100、存储器装置2200和连接器2300。
存储器控制器2100连接到存储器装置2200。存储器控制器2100被配置为访问存储器装置2200。例如，存储器控制器2100可以被配置为控制存储器装置2200的读取操作、写入操作、擦除操作和后台操作。存储器控制器2100被配置为提供存储器装置2200和主机之间的接口。存储器控制器2100被配置为驱动用于控制存储器装置2200的固件。存储器控制器2100可以与参照图1描述的存储器控制器200等同地实现。存储器装置2200可以与参照图2描述的存储器装置100等同地实现。
例如，存储器控制器2100可以包括诸如随机存取存储器(RAM)、处理器、主机接口、存储器接口和纠错器之类的组件。
存储器控制器2100可以通过连接器2300与外部装置通信。存储器控制器2100可以根据特定通信标准与外部装置(例如，主机)通信。例如，存储器控制器2100被配置为通过诸如以下各种通信标准中的至少一种与外部装置通信：通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(MCM)、***组件互连(PCI)、PCI-快速(PCI-E)、高级技术附件(ATA)、串行ATA、并行ATA、小型计算机***接口(SCSI)、增强型小型磁盘接口(ESDI)、集成驱动电子器件(IDE)、FireWire(火线)、通用闪存(UFS)、Wi-Fi、蓝牙和NVMe。例如，连接器2300可以按照上述各种通信标准中的至少一种定义。
例如，存储器装置2200可以由诸如以下各种非易失性存储器元件构成：电可擦除可编程ROM(EEPROM)、NAND闪存、NOR闪存、相变RAM(PRAM)、电阻RAM(ReRAM)、铁电RAM(FRAM)和自旋力矩磁RAM(STT-MRAM)。
存储器控制器2100和存储器装置2200可以集成到一个半导体装置中以配置存储卡。例如，存储器控制器2100和存储器装置2200可以集成到一个半导体装置中，以配置诸如以下的存储卡：PC卡(个人计算机存储卡国际协会(PCMCIA))、紧凑型闪存卡(CF)、智能媒体卡(SM或SMC)、记忆棒、多媒体卡(MMC、RS-MMC、微型MMC或eMMC)、SD卡(SD、迷你SD、微型SD或SDHC)和通用闪存(UFS)。
图13是例示了应用根据本公开的实施方式的储存装置的固态驱动器(SSD)***的框图。
参照图13，SSD***3000包括主机3100和SSD 3200。SSD 3200通过信号连接器3001与主机3100交换信号SIG，并通过电源连接器3002接收电源PWR。SSD 3200包括SSD控制器3210、多个闪存3221至322n、辅助电源装置3230和缓冲器存储器3240。
根据本公开的实施方式，SSD控制器3210可以执行参照图1描述的存储器控制器200的功能。
SSD控制器3210可以响应于从主机3100接收到的信号SIG而控制多个闪存3221至322n。例如，信号SIG可以是基于主机3100和SSD 3200之间的接口的信号。例如，信号SIG可以是按照诸如以下接口中的至少一种而定义的信号：通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(MCM)、***组件互连(PCI)、PCI快速(PCI-E)、高级技术附件(ATA)、串行ATA、并行ATA、小型计算机***接口(SCSI)、增强型小型磁盘接口(ESDI)、集成驱动电子器件(IDE)、FireWire(火线)、通用闪存(UFS)、Wi-Fi、蓝牙和NVMe。
辅助电源装置3230通过电源连接器3002连接到主机3100。辅助电源装置3230可以从主机3100接收电源PWR并且可以对电源充电。当来自主机3100的电源供应不平稳时，辅助电源装置3230可以向SSD 3200提供电源。例如，辅助电源装置3230可以位于SSD 3200中或者可以位于SSD 3200外部。例如，辅助电源装置3230可以位于主板上并且可以向SSD 3200提供辅助电源。
缓冲器存储器3240作为SSD 3200的缓冲器存储器而操作。例如，缓冲器存储器3240可以临时存储从主机3100接收的数据或从多个闪存3221至322n接收到的数据，或者可以临时存储闪存3221至322n的元数据(例如，映射表)。缓冲器存储器3240可以包括诸如DRAM、SDRAM、DDR SDRAM、LPDDR SDRAM和GRAM之类的易失性存储器，或者诸如FRAM、ReRAM、STT-MRAM和PRAM之类的非易失性存储器。
图14是例示了应用根据本公开的实施方式的储存装置的用户***的框图。
参照图14，用户***4000包括应用处理器4100、存储器模块4200、网络模块4300、储存模块4400和用户接口4500。
应用处理器4100可以驱动用户***4000中所包括的组件、操作***(OS)、用户程序等。例如，应用处理器4100可以包括控制用户***4000中所包括的组件的控制器、接口、图形引擎等。应用处理器4100可以被提供为片上***(SoC)。
存储器模块4200可以用作用户***4000的主存储器、操作存储器、缓冲器存储器或高速缓冲存储器。存储器模块4200可以包括诸如DRAM、SDRAM、DDR SDRAM、DDR2 SDRAM、DDR3 SDRAM、LPDDR SDARM、LPDDR2 SDRAM和LPDDR3 SDRAM之类的易失性随机存取存储器，或者诸如PRAM、ReRAM、MRAM和FRAM之类的非易失性随机存取存储器。例如，应用处理器4100和存储器模块4200可以基于封装体叠层(POP)而封装并且被提供为一个半导体封装件。
网络模块4300可以与外部装置通信。例如，网络模块4300可以支持诸如以下的无线通信：码分多址(CDMA)、全球移动通信***(GSM)、宽带CDMA(WCDMA)、CDMA-2000、时分多址(TDMA)、长期演进、Wimax、WLAN、UWB、蓝牙和Wi-Fi。例如，网络模块4300可以被包括在应用处理器4100中。
储存模块4400可以存储数据。例如，储存模块4400可以存储从应用处理器4100接收的数据。另选地，储存模块4400可以向应用处理器4100发送储存模块4400中所存储的数据。例如，储存模块4400可以被实现为诸如相变RAM(PRAM)、磁RAM(MRAM)、电阻RAM(RRAM)、NAND闪存、NOR闪存和三维NAND闪存之类的非易失性半导体存储器元件。例如，储存模块4400可以被提供为用户***4000的诸如存储卡的可移动储存装置(可移动驱动器)以及外部驱动器。
例如，储存模块4400可以包括多个非易失性存储器装置，并且多个非易失性存储器装置可以与参照图1描述的存储器装置100等同地操作。储存模块4400可以与参照图1描述的储存装置50等同地操作。
用户接口4500可以包括用于向应用处理器4100输入数据或指示的接口或者用于向外部装置输出数据的接口。例如，用户接口4500可以包括诸如以下的用户输入接口：键盘、小键盘、按钮、触摸面板、触摸屏、触摸板、触摸球、相机、麦克风、陀螺仪传感器、振动传感器和压电元件。用户接口4500可以包括诸如以下的用户输出接口：液晶显示器(LCD)、有机发光二极管(OLED)显示装置、有源矩阵OLED(AMOLED)显示装置、LED、扬声器和监视器。
相关申请的交叉引用
本申请要求于2020年7月3日提交的韩国专利申请No.10-2020-0082372的优先权，其全部内容通过引用合并于此。

Claims (20)

1.一种操作存储器装置的方法，该存储器装置包括多个存储器块，每个存储器块包括多个存储器单元串，每个存储器单元串包括串联连接在位线和源极线之间的多个存储器单元、串联连接在所述源极线和所述多个存储器单元之间的多个源极选择晶体管、以及串联连接在所述位线和所述多个存储器单元之间的多个漏极选择晶体管，该方法包括以下步骤：
向所述源极线施加预充电电压；以及
向所述多个存储器块当中的未选存储器块中所包括的源极选择晶体管当中的、与所述源极线相邻的源极选择晶体管所连接的第一源极选择线施加所述预充电电压。
2.根据权利要求1所述的方法，其中，向所述第一源极选择线施加所述预充电电压的步骤包括以下步骤：在从所述预充电电压被施加到所述源极线的时间点开始经过参考时间之后，向所述第一源极选择线施加所述预充电电压。
3.根据权利要求2所述的方法，其中，向所述第一源极选择线施加所述预充电电压的步骤还包括以下步骤：在经过所述参考时间之后，使连接到所述源极线的源极线晶体管截止。
4.根据权利要求3所述的方法，其中，向所述第一源极选择线施加所述预充电电压的步骤还包括以下步骤：在向所述源极线施加所述预充电电压的同时，向所述第一源极选择线施加接地电压。
5.根据权利要求4所述的方法，其中，向所述第一源极选择线施加所述预充电电压的步骤还包括以下步骤：在经过所述参考时间后，向处于接地状态的所述第一源极选择线施加所述预充电电压。
6.根据权利要求5所述的方法，该方法还包括以下步骤：在向所述源极线和所述第一源极选择线施加所述预充电电压的同时，向所述未选存储器块中所包括的所述源极选择晶体管当中的、与所述源极线不相邻的源极选择晶体管所连接的第二源极选择线施加接地电压。
7.根据权利要求1所述的方法，该方法还包括以下步骤：在向所述源极线和所述第一源极选择线施加所述预充电电压的同时，向所述多个存储器块当中的被选存储器块中所包括的源极选择晶体管所连接的源极选择线施加所述预充电电压。
8.根据权利要求7所述的方法，该方法还包括以下步骤：在向所述被选存储器块中所包括的所述源极选择晶体管所连接的所述源极选择线施加所述预充电电压的同时，向与所述被选存储器块中所包括的存储器单元连接的字线施加所述接地电压。
9.根据权利要求8所述的方法，该方法还包括以下步骤：在向所述第一源极选择线施加所述预充电电压之后，向所述被选存储器块施加编程电压。
10.根据权利要求9所述的方法，该方法还包括以下步骤：在向所述被选存储器块提供所述编程电压之后，向所述被选存储器块提供放电电压。
11.一种存储器装置，该存储器装置包括：
多个存储器块，每个存储器块包括多个存储器单元串，每个存储器单元串包括串联连接在位线与源极线之间的多个存储器单元、串联联接在所述源极线与所述多个存储器单元之间的多个源极选择晶体管、以及串联连接在所述位线与所述多个存储器单元之间的多个漏极选择晶体管；
***电路，该***电路被配置为执行多个编程循环，每个编程循环包括向所述多个存储器块当中的被选存储器块提供编程电压的编程步骤以及验证所述被选存储器块的编程状态的验证步骤；以及
编程操作控制器，该编程操作控制器被配置为控制所述***电路，以在所述编程步骤中向所述源极线施加预充电电压，并且向所述多个存储器块当中的未选存储器块中所包括的源极选择晶体管当中的、与所述源极线相邻的源极选择晶体管所连接的第一源极选择线施加所述预充电电压。
12.根据权利要求11所述的存储器装置，其中，所述编程操作控制器包括生成编程电压控制信号的编程电压控制信号发生器，所述编程电压控制信号指示生成在所述编程步骤中使用的多个电压。
13.根据权利要求12所述的存储器装置，其中，所述编程操作控制器还包括源极线控制器，所述源极线控制器控制施加到所述源极线的所述预充电电压。
14.根据权利要求13所述的存储器装置，其中，所述编程操作控制器还包括源极选择线控制器，所述源极选择线控制器控制施加到与所述多个源极选择晶体管连接的所述源极选择线的电压。
15.一种操作存储器装置的方法，该存储器装置包括多个存储器块，每个存储器块包括多个存储器单元串，每个存储器单元串包括串联连接在位线和源极线之间的多个存储器单元、串联连接在所述源极线与所述多个存储器单元之间的多个源极选择晶体管、以及串联连接在所述位线与所述多个存储器单元之间的多个漏极选择晶体管，该方法包括以下步骤：
向所述源极线施加预充电电压；以及
在所述源极线被预充电到第一电压电平之后，向所述多个存储器块当中的未选存储器块中所包括的源极选择晶体管当中的、与所述源极线相邻的源极选择晶体管所连接的第一源极选择线施加所述预充电电压。
16.根据权利要求15所述的方法，其中，向所述第一源极选择线施加所述预充电电压的步骤包括以下步骤：在所述源极线被预充电到所述第一电压电平之后，使连接到所述源极线的源极线晶体管截止。
17.根据权利要求16所述的方法，其中，向所述第一源极选择线施加所述预充电电压的步骤还包括以下步骤：在向所述源极线施加所述预充电电压的同时，向所述第一源极选择线施加接地电压。
18.根据权利要求17所述的方法，其中，向所述第一源极选择线施加所述预充电电压的步骤还包括以下步骤：在所述源极线被预充电到所述第一电压电平之后，向处于接地状态的所述第一源极选择线施加所述预充电电压。
19.根据权利要求18所述的方法，该方法还包括以下步骤：在向所述源极线和所述第一源极选择线施加所述预充电电压的同时，向所述未选存储器块中所包括的所述源极选择晶体管当中的、与所述源极线不相邻的源极选择晶体管所连接的第二源极选择线施加接地电压。
20.根据权利要求19所述的方法，该方法还包括以下步骤：在所述源极线被预充电到比所述第一电压电平高的第二电压电平之后，向所述多个存储器块当中的被选存储器块施加编程电压。
CN202110308746.9A 2020-07-03 2021-03-23 存储器装置及其操作方法 Pending CN113889167A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2020-0082372 2020-07-03
KR1020200082372A KR20220004482A (ko) 2020-07-03 2020-07-03 메모리 장치 및 그 동작 방법

Publications (1)

Publication Number Publication Date
CN113889167A true CN113889167A (zh) 2022-01-04

Family

ID=79013114

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110308746.9A Pending CN113889167A (zh) 2020-07-03 2021-03-23 存储器装置及其操作方法

Country Status (3)

Country Link
US (1) US11417399B2 (zh)
KR (1) KR20220004482A (zh)
CN (1) CN113889167A (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230253049A1 (en) * 2022-02-08 2023-08-10 Sandisk Technologies Llc Celsrc voltage separation between slc and xlc for slc program average icc reduction

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110120467A (ko) 2010-04-29 2011-11-04 주식회사 하이닉스반도체 반도체 메모리 장치 및 이의 동작방법
KR102415401B1 (ko) * 2015-05-21 2022-07-01 삼성전자주식회사 3차원 반도체 메모리 장치 및 그것의 동작 방법
KR20200084262A (ko) 2019-01-02 2020-07-10 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법

Also Published As

Publication number Publication date
US11417399B2 (en) 2022-08-16
US20220005532A1 (en) 2022-01-06
KR20220004482A (ko) 2022-01-11

Similar Documents

Publication Publication Date Title
US11056176B2 (en) Memory device and operating method thereof
US10607688B2 (en) Memory device and operating method thereof
KR20200046807A (ko) 메모리 컨트롤러 및 그 동작 방법
CN112037835B (zh) 存储器装置及其操作方法
CN113035254A (zh) 存储装置及其操作方法
KR20210155660A (ko) 메모리 장치 및 이의 제어 방법
CN115705893A (zh) 用于执行读取操作的存储器装置及其操作方法
CN114121104A (zh) 存储器设备及其操作方法
US11404100B2 (en) Memory device and method of operating the same
US20230253058A1 (en) Memory device and method of operating the same
US11417399B2 (en) Memory device and method of operating the same
US20220392538A1 (en) Memory device and operating method thereof
CN112825260B (zh) 存储器装置及其操作方法
CN112908371B (zh) 存储器装置和操作该存储器装置的方法
CN114496045A (zh) 存储器设备和操作存储器设备的方法
KR20220048377A (ko) 저장 장치 및 그 동작 방법
US20230018605A1 (en) Memory device and method of operating the memory device
US11475965B2 (en) Memory device and operating method thereof
US20230393759A1 (en) Memory device and method of operating the same
JP2023108588A (ja) メモリ装置及びその動作方法
CN116844610A (zh) 存储器设备及其操作方法
KR20230167533A (ko) 메모리 장치 및 그것의 동작 방법
KR20220016762A (ko) 스토리지 장치 및 그 동작 방법
TW202207232A (zh) 記憶體裝置和包括其之儲存裝置
KR20220140368A (ko) 메모리 장치 및 그 동작 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination