CN113875138A - 超宽带（uwb）发射器和接收器电路 - Google Patents

超宽带（uwb）发射器和接收器电路 Download PDF

Info

Publication number
CN113875138A
CN113875138A CN202080022544.1A CN202080022544A CN113875138A CN 113875138 A CN113875138 A CN 113875138A CN 202080022544 A CN202080022544 A CN 202080022544A CN 113875138 A CN113875138 A CN 113875138A
Authority
CN
China
Prior art keywords
mosfet
gate
transistor
source
voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202080022544.1A
Other languages
English (en)
Inventor
弗雷德里克·奈卜克
多米尼克·德斯兰德斯
米希尔·索伊尔
加布里埃尔·莫林-拉波特
***·塔希尔扎德-萨尼
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Duo MinikeDesilandesi
Jia BuliaierMolin Labote
Mi XierSuoyier
Mu HanmodeTaxierzhade Sani
Fu LeidelikeNaiboke
Original Assignee
Duo MinikeDesilandesi
Jia BuliaierMolin Labote
Mi XierSuoyier
Mu HanmodeTaxierzhade Sani
Fu LeidelikeNaiboke
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Duo MinikeDesilandesi, Jia BuliaierMolin Labote, Mi XierSuoyier, Mu HanmodeTaxierzhade Sani, Fu LeidelikeNaiboke filed Critical Duo MinikeDesilandesi
Publication of CN113875138A publication Critical patent/CN113875138A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G16—INFORMATION AND COMMUNICATION TECHNOLOGY [ICT] SPECIALLY ADAPTED FOR SPECIFIC APPLICATION FIELDS
    • G16H—HEALTHCARE INFORMATICS, i.e. INFORMATION AND COMMUNICATION TECHNOLOGY [ICT] SPECIALLY ADAPTED FOR THE HANDLING OR PROCESSING OF MEDICAL OR HEALTHCARE DATA
    • G16H10/00—ICT specially adapted for the handling or processing of patient-related medical or healthcare data
    • G16H10/60—ICT specially adapted for the handling or processing of patient-related medical or healthcare data for patient-specific data, e.g. for electronic patient records
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/20—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers
    • H03F3/24—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers of transmitter output stages
    • G—PHYSICS
    • G16—INFORMATION AND COMMUNICATION TECHNOLOGY [ICT] SPECIALLY ADAPTED FOR SPECIFIC APPLICATION FIELDS
    • G16H—HEALTHCARE INFORMATICS, i.e. INFORMATION AND COMMUNICATION TECHNOLOGY [ICT] SPECIALLY ADAPTED FOR THE HANDLING OR PROCESSING OF MEDICAL OR HEALTHCARE DATA
    • G16H40/00—ICT specially adapted for the management or administration of healthcare resources or facilities; ICT specially adapted for the management or operation of medical equipment or devices
    • G16H40/20—ICT specially adapted for the management or administration of healthcare resources or facilities; ICT specially adapted for the management or operation of medical equipment or devices for the management or administration of healthcare resources or facilities, e.g. managing hospital staff or surgery rooms
    • G—PHYSICS
    • G16—INFORMATION AND COMMUNICATION TECHNOLOGY [ICT] SPECIALLY ADAPTED FOR SPECIFIC APPLICATION FIELDS
    • G16H—HEALTHCARE INFORMATICS, i.e. INFORMATION AND COMMUNICATION TECHNOLOGY [ICT] SPECIALLY ADAPTED FOR THE HANDLING OR PROCESSING OF MEDICAL OR HEALTHCARE DATA
    • G16H40/00—ICT specially adapted for the management or administration of healthcare resources or facilities; ICT specially adapted for the management or operation of medical equipment or devices
    • G16H40/60—ICT specially adapted for the management or administration of healthcare resources or facilities; ICT specially adapted for the management or operation of medical equipment or devices for the operation of medical equipment or devices
    • G16H40/67—ICT specially adapted for the management or administration of healthcare resources or facilities; ICT specially adapted for the management or operation of medical equipment or devices for the operation of medical equipment or devices for remote operation
    • G—PHYSICS
    • G16—INFORMATION AND COMMUNICATION TECHNOLOGY [ICT] SPECIALLY ADAPTED FOR SPECIFIC APPLICATION FIELDS
    • G16H—HEALTHCARE INFORMATICS, i.e. INFORMATION AND COMMUNICATION TECHNOLOGY [ICT] SPECIALLY ADAPTED FOR THE HANDLING OR PROCESSING OF MEDICAL OR HEALTHCARE DATA
    • G16H50/00—ICT specially adapted for medical diagnosis, medical simulation or medical data mining; ICT specially adapted for detecting, monitoring or modelling epidemics or pandemics
    • G16H50/30—ICT specially adapted for medical diagnosis, medical simulation or medical data mining; ICT specially adapted for detecting, monitoring or modelling epidemics or pandemics for calculating health indices; for individual health risk assessment
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/02—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/38—Transceivers, i.e. devices in which transmitter and receiver form a structural unit and in which at least one part is used for functions of transmitting and receiving
    • H04B1/40—Circuits
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04W—WIRELESS COMMUNICATION NETWORKS
    • H04W52/00—Power management, e.g. TPC [Transmission Power Control], power saving or power classes
    • H04W52/02—Power saving arrangements
    • H04W52/0209—Power saving arrangements in terminal devices
    • H04W52/0261—Power saving arrangements in terminal devices managing power supply demand, e.g. depending on battery level
    • H04W52/0287—Power saving arrangements in terminal devices managing power supply demand, e.g. depending on battery level changing the clock frequency of a controller in the equipment
    • H04W52/029—Power saving arrangements in terminal devices managing power supply demand, e.g. depending on battery level changing the clock frequency of a controller in the equipment reducing the clock frequency of the controller
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D30/00—Reducing energy consumption in communication networks
    • Y02D30/70—Reducing energy consumption in communication networks in wireless communication networks

Landscapes

  • Engineering & Computer Science (AREA)
  • Health & Medical Sciences (AREA)
  • Biomedical Technology (AREA)
  • Medical Informatics (AREA)
  • Public Health (AREA)
  • General Health & Medical Sciences (AREA)
  • Epidemiology (AREA)
  • Primary Health Care (AREA)
  • Business, Economics & Management (AREA)
  • General Business, Economics & Management (AREA)
  • Signal Processing (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Power Engineering (AREA)
  • Data Mining & Analysis (AREA)
  • Databases & Information Systems (AREA)
  • Pathology (AREA)
  • Amplifiers (AREA)
  • Transmitters (AREA)

Abstract

超宽带(UWB)无线技术在很宽的频谱上在短距离内以非常低的功率传输作为调制编码脉冲的数字数据。为了支持扩展操作，特别是通过电池电源，发明人已经建立了UWB装置，当这些装置利用超低功耗的低频时钟源时，这些装置支持从深度睡眠模式唤醒。此外，可以通过利用晶体管或所谓的复合MOSFET结构(它们的有效增益和输出电阻超过任何单个晶体管，而不管长度如何)或者通过在跨导运算放大器内利用无偏置低功率差分(指数)跨导级来提供非常高增益的低功率放大级来降低功耗。此外，发明人已经建立了消耗非常低电流(几nA)的电压参考源和超低功率低压差稳压器。

Description

超宽带(UWB)发射器和接收器电路
相关申请的交叉引用
本申请要求于2019年3月18日提交的名称为“超宽带(UWB)发射器和接收器电路(Ultra Wideband(UWB)Transmitter and Receiver Circuits)”的美国临时专利申请62/819,847的优先权的权益，该专利申请的全部内容通过引用并入本文。
技术领域
本发明涉及超宽带无线通信***，并且更具体地涉及用于这种超宽带无线通信***的超宽带发射器和超宽带接收器。
背景技术
超宽带(UWB)技术是在很宽的频谱上在短距离内以非常低的功率传输作为调制编码脉冲的大量数字数据的无线技术。此类基于脉冲的传输是使用正弦波进行传输的替代方案，该正弦波随后被打开或关闭以呈现数字状态，如在诸如IEEE 802.11(Wi-Fi)、IEEE802.15无线个人区域网(PAN)、IEEE 802.16(WiMAX)、通用移动电信***(UMTS)、全球移动通信***(GSM)、通用分组无线业务(GPRS)以及那些接入工业、科学和医用(ISM)频带的网络和国际移动远程通信2000(IMT-2000)的当今无线通信标准和***中所采用的。
UWB***非常适合于各种环境中的短距离应用，诸如图1中所描述的环境，包括由第一住宅环境110所例示的***和装置互连、由第二住宅环境120所例示的传感器网络、由工业环境130所例示的控制和通信、由医学成像150所例示的医学***以及由个人区域网(PAN)140所例示的PAN。由于监管机构允许的低发射水平，此类UWB***倾向于短距离室内应用，但是很明显的是，在放宽此类监管限制和/或不存在此类监管限制的情况下可以考虑多种其他应用，从而解决例如个人、电子装置、控制中心和电子***之间通信的军事和民用需求。
因此，对于UWB发射器、UWB接收器和UWB收发器有益的是精确地知道何时在深度睡眠模式中唤醒，即使是这些装置利用低频时钟源来实现超低功耗。
有益的是，在可能的情况下，利用晶体管或所谓复合MOSFET(compounded MOSFET)结构(它们的有效增益和输出电阻超过任何单个晶体管，而不管长度如何)，通过减少电流消耗，形成无线电波(wireless radio)的电子电路支持低功率操作。
有益的是，通过在跨导运算放大器(operational transconductanceamplifiers)内采用无偏置低功率差分(指数)跨导级以提供非常高增益的低功率放大级，形成无线电波的电子电路和其它装置支持低功率操作。
有益的是，通过采用消耗非常低电流(几nA)的电压基准源，形成无线电波的电子电路支持低功率操作。
有益的是，通过采用超低功耗低压差稳压器，形成无线电波的电子电路支持低功耗操作。
在结合附图阅读本发明的具体实施例的以下描述时，本发明的其他方面和特征对于本领域普通技术人员将变得明显。
发明内容
本发明的一个目的是减轻现有技术中关于超宽带无线通信***更具体地是用于这种超宽带无线通信***的超宽带发射器和超宽带接收器的限制。
根据本发明的实施例，提供了一种方法，包括：
提供至少包括DC-DC转换器的电子电路；
建立与将电子电路断电而进入睡眠模式有关的睡眠信号；
根据睡眠信号的建立而关闭DC-DC转换器；
建立PLL时钟计数器，以对睡眠信号上升的时刻与DC-DC转换器关闭的时刻之间的PLL时钟周期的数量进行计数；
在睡眠模式期间保持该PLL时钟计数器的值；
从与何时唤醒电子电路退出睡眠模式有关的预定延迟中减去根据该保持的PLL时钟计数器值建立的时间值。
根据本发明的实施例，提供了一种电路，包括：
端口，用于接收第一信号并且耦接到电路；
PMOS栅极和NMOS栅极，并联地电连接到端口并且各自彼此连接；
电路的第一部分，电连接到PMOS栅极；和
电路的第二部分，电连接到NMOS栅极；其中，
端口以与不存在PMOS栅极和NMOS栅极的相同方式起作用；和
电路的第一部分和第二部分现在具有端口的电压阈值的两倍。
根据本发明的实施例，提供了一种方法，包括：
提供用于接收第一信号并且耦接到电路的端口；
提供并联地电连接到端口并且各自彼此连接的PMOS栅极和NMOS栅极；
提供电路的电连接到PMOS栅极的第一部分；和
提供电路的电连接到NMOS栅极的第二部分；其中，
对于第一信号内的缓慢上升转换，在NMOS栅极和电路的第二部分之间的第一节点开始电压上升并然后变为导通之前，实际输入电压已经上升了NMOS栅极的阈值电压；
当NMOS栅极的栅极连接部连接到PMOS栅极的漏极连接部时，第一节点的电压滞后于PMOS栅极与电路的第一部分之间的第二节点的电压；
NMOS栅极和PMOS栅极之间的作用是第一信号内的下降转换。
根据本发明的实施例，提供了一种方法，包括：
提供包括第一漏极、第一栅极、第一源极和第一基板连接部的第一MOSFET；
提供包括第二漏极、第二栅极、第二源极和第二基板连接部的第二MOSFET；
提供电连接到第一栅极、第二栅极和第一基板连接部的第一端口；
提供电连接到第一漏极的第二端口；和
提供电连接到第二源极和第二基板连接部的第三端口；其中，
第一MOSFET和第二MOSFET是相同的，并且是n沟道MOSFET和p沟道MOSFET中的一种。
根据本发明的实施例，提供了一种跨导运算放大器，包括：
复合MOSFET的至少一个差分对，每个复合MOSFET包括：
第一MOSFET，包括第一漏极、第一栅极、第一源极和第一基板连接部；
第二MOSFET，包括第二漏极、第二栅极、第二源极和第二基板连接部；
第一端口，电连接到第一栅极、第二栅极和第一基板连接部；
第二端口，电连接到第一漏极；
第三端口，电连接到第二源极和第二基板连接部；和
电连接部，位于第一源极和第二漏极之间；其中，
第一MOSFET和第二MOSFET是相同的类型，并且是n沟道MOSFET和PMOS MOSFET中的至少一种。
根据本发明的实施例，提供了一种电流镜，包括：
第一至第四复合MOSFET，每个复合MOSFET包括
第一MOSFET，包括第一漏极、第一栅极、第一源极和第一基板连接部；
第二MOSFET，包括第二漏极、第二栅极、第二源极和第二基板连接部；和
第三MOSFET，设置在第一MOSFET和第二MOSFET之间，并且包括第三漏极、第三栅极、第三源极和第三基板连接部；其中，
第一端口电连接到第一栅极、第二栅极、第三栅极以及第一基板连接部；
第二端口电连接到第一漏极；
第三端口电连接到第二源极和第二基板连接部；
第三漏极连接到第一源极；
第三源极连接到第二漏极；和
第三基板连接部连接到第三漏极，使得第三n沟道MOSFET的偏置电压在第一n沟道MOSFET和第二n沟道MOSFET的偏置电压之间；其中，
第一MOSFET、第二MOSFET和第三MOSFET均是n沟道MOSFET或p沟道MOSFET。
根据本发明的实施例，提供了一种电路，包括：
无偏置差分(指数)跨导级，包括：
一对差分信号输入端口；
第一NMOS栅极和第二NMOS栅极，均耦接到差分信号输入端口中的一个；
第一PMOS栅极和第二PMOS栅极，均耦接到差分信号输入端口中的一个；其中，
或者：
第一NMOS晶体管和第二NMOS晶体管中的每个的源极以及第一PMOS栅极和第二PMOS栅极的源极全部连接在一起；
或者
第一NMOS晶体管和第二NMOS晶体管的源极在电路的第一节点处连接在一起，第一PMOS栅极和第二PMOS栅极的源极在电路的第二节点处连接在一起。
根据本发明的实施例，提供了一种包括无偏置差分(指数)跨导级的运算放大器，该跨导级包括：
一对差分信号输入端口；
第一NMOS栅极和第二NMOS栅极，均耦接到差分信号输入端口中的一个；
第一PMOS栅极和第二PMOS栅极，均耦接到差分信号输入端口中的一个；其中，
或者：
第一NMOS晶体管和第二NMOS晶体管中的每个的源极以及第一PMOS栅极和第二PMOS栅极的源极全部连接在一起；
或者
第一NMOS晶体管和第二NMOS晶体管的源极在电路的第一节点处连接在一起，第一PMOS栅极和第二PMOS栅极的源极在电路的第二节点处连接在一起。
根据本发明的实施例，提供了一种形成电子电路的一部分的电压源，包括：
电流源；和
多个晶体管，沿着N个电节点的阶梯设置；其中，
节点0是接地；
多个晶体管中的第i个晶体管的栅极连接到节点(i-1)；
多个晶体管中的第i个晶体管的源极连接到节点i；
多个晶体管中的第i个晶体管的漏极连接到节点(i+1)；和
电流源设置在节点0和节点1之间的电流路径中留下的间隙内。
根据本发明的实施例，提供了一种提供形成电子电路的一部分的电压源的方法，包括：
在串联阵列中提供多个N个原生晶体管；其中，
多个N个原生晶体管中的原生晶体管i的源极耦接到多个N个有源晶体管中的原生晶体管(i-1)的漏极，其中i＝2,…,N；
多个N个原生晶体管中的第一原生晶体管的源极耦接到接地；
多个N个原生晶体管中的原生晶体管j的基板耦接到接地，其中j＝1,…,N；和
多个N个原生晶体管中的原生晶体管k的栅极耦接到位于多个N个有源晶体管中的晶体管(k-1)的源极和多个N个有源晶体管中的原生晶体管(k-2)的漏极之间的节点，其中k＝3,…,N并且k是整数。
根据本发明的实施例，提供了一种提供用于电子电路的低压差稳压器的方法，包括：
提供高阻抗参考电压源；
提供一对第一晶体管以将参考电压电路的输出与从第二晶体管的源极馈送到第二晶体管的栅极的任何数字噪声隔离；其中，
第一上晶体管和第一下晶体管串联设置在上电源轨和接地之间；
第一上晶体管的漏极连接到上电源轨，第一下晶体管的源极连接到接地；
第二晶体管的栅极、第一上晶体管的源极和第一下晶体管的漏极全部耦接到公共节点；和
高阻抗参考电压源耦接到第一下晶体管的栅极和第一上晶体管的栅极。
根据本发明的实施例，提供了一种电子电路，包括
多个电子电路元件；和
具有锁存比较器的动态偏置前置放大器，包括：
NMOS输入差分对，设置在一对差分输入端口之间；
PMOS输入差分对，设置在该对差分输入端口之间；和
动态偏置电路，耦接到PMOS输入差分对的源极。
通过结合附图回顾本发明的具体实施例的以下描述，本发明的其它方面和特征对于本领域普通技术人员将变得明显。
附图说明
现在将参考附图仅通过示例的方式描述本发明的实施例，其中：
图1描绘了根据本发明实施例的UWB发射器、接收器和***的应用；
图2描绘了根据本发明实施例的UWB发射器的框图；
图3A描绘了根据本发明实施例的支持双相相位加扰的UWB发射器的框图；
图3B描绘了根据本发明实施例的采用动态可配置和可编程脉冲序列的UWB发射器的框图；
图3C示意性地描绘了根据本发明实施例的多脉冲符号UWB协议；
图4描绘了根据本发明实施例的UWB接收器的框图；
图5描绘了根据本发明实施例的UWB接收器/收发器的接收器电路示意图；
图6描绘了根据本发明实施例的UWB收发器的电路示意图；
图7示意性地描绘了根据本发明实施例的在UWB无线电波的示例性定时场景中从附加延迟中减去的在深度睡眠电平期间保持的计数器的使用；
图8描绘了根据本发明的实施例的连接到传统施密特触发器的CMOS交叉电流减小级；
图9A描绘了根据本发明实施例的UWB接收器；
图9B描绘了根据本发明实施例的“复合MOSFET”；
图10描绘了根据本发明实施例的采用图9的复合MOSFET的电流镜的示意图；
图11描绘了根据本发明实施例的包括参考电路的定制电流源的全电路示意图；
图12和图13描绘了根据本发明实施例的图11的定制电流源的扩展(spread)以及最终期望的“平坦度”；
图14描绘了根据本发明实施例的相对于来自采用图10所描绘的复合MOSFET的跨导运算放大器(OTA)的小差分输入信号的迟滞传递函数；
图15和图16描绘了根据本发明实施例的跨导运算放大器在单位增益配置中的仿真结果；
图17显示了来自根据本发明实施例的OTA的输出，其中在输入之间具有DC电压偏移；
图18描绘了根据本发明实施例的跨导运算放大器的仿真结果，该跨导运算放大器表现出76dB的开环增益和25MHz的增益带宽积；
图19描绘了根据本发明实施例的跨导运算放大器的噪声模拟的功率谱密度；
图20描绘了根据本发明实施例的跨导运算放大器的上升时间/下降时间仿真结果；
图21描绘了根据本发明实施例的采用无偏置低功率差分(指数)跨导级的运算放大器的示例性示意图；
图22描绘了根据本发明实施例的如图21所描绘的采用无偏置低功率差分(指数)跨导级的运算放大器的直流传递函数，其中开环直流增益～85dB，输入范围在V_SS+0.2V和V_DD-0.7V之间；
图23描绘了根据本发明实施例的如图21所描绘的采用无偏置低功率差分(指数)跨导级的运算放大器的连续电流结果；
图24至图27描绘了根据本发明实施例的如图21所描绘的采用无偏置低功率差分(指数)跨导级的运算放大器的瞬态操作结果；
图28描绘了根据本发明实施例的图21中的跨导级的瞬态功耗；
图29描绘了根据本发明实施例的MOSFET电路；
图30描绘了根据本发明实施例的采用原生/负阈值MOSFET图腾的示例性电路布局；
图31和图32描绘了图30所描绘的原生/负阈值MOSFET图腾的直流响应和直流分析；
图33描绘了根据本发明实施例的具有取决于参考阶梯的电源的电阻器阶梯；
图34描绘了根据本发明实施例的原生/负阈值MOSFET图腾的参考电压扩展与温度的关系；
图35描绘了图33所描绘的示例性原生/负MOSFET图腾的瞬态噪声性能；
图36描绘了根据本发明实施例的超低功率低压差稳压器的示例性示意图；
图37A描绘了根据本发明实施例的自含式动态比较器电路；和
图37B描绘了根据本发明实施例的再生锁存器，以提供创新超低功率低压差稳压器的上下文。
具体实施方式
本发明涉及超宽带无线通信***，并且更具体地涉及用于这种超宽带无线通信***的超宽带发射器和超宽带接收器。
后面的描述仅提供示例性实施例，并不旨在限制本公开的范围、适用性或配置。相反，后面对示例性实施例的描述将向本领域技术人员提供用于实现示例性实施例的使能性描述。应当理解的是，在不脱离所附权利要求书中所阐述的精神和范围的情况下，可以对元件的功能和布置进行各种改变。
0.脉冲无线电超宽带***
如上所述，上述UWB提供许多潜在的优势，诸如高数据速率、低成本实现以及低发射功率、测距、多径抗扰性和低干扰。美国联邦通信委员会(FCC)关于UWB的法规为室内UWB无线通信***保留了3.1GHz和10.6GHz之间的未授权频段，其中低调节发射功率允许此类UWB***与其他已授权和未授权的窄带***共存。因此，可以更有效地利用有限的频谱资源。另一方面，具有其超宽带宽的UWB***对于短距离应用的容量远高于当前的窄带***。实现UWB通信的两种可能技术是脉冲无线电(IR)UWB和多载波或多带(MB)UWB。IR-UWB利用超短(纳秒量级)脉冲的传输，但是某些情况下是为了增加处理增益，多于一个的脉冲代表一个符号。相反，MB-UWB***使用正交频分复用(OFDM)技术在子带中的每个子带上传输信息。尽管OFDM具有若干理想的特性，包括高频谱效率、对射频和多径干扰的鲁棒性。但是，它具有若干缺点，诸如上变频和下变频，需要混频器及其相关联的高功耗，并且对频率、时钟和相位的不准确性非常敏感。类似地，非线性放大破坏了OFDM的正交性。因此，MB-UWB不适合于低功率和低成本的应用。
相比之下，IR-UWB具有若干优点，包括若干千兆赫兹频谱的未授权使用，提供频谱使用的极大的灵活性，并且自适应收发器设计可以用于根据数据速率、操作范围、可用功率、所需服务质量和用户偏好来优化***性能。此外，在非常短距离上进行多Gb/s数据速率传输是可能的，并且由于IR-UWB内的超短脉冲，它对多径干扰有很强的鲁棒性，并且在一些实现中，可以在接收器处解析更多的多径分量，从而产生更高的性能。此外，超短脉冲支持亚厘米级测距，同时缺乏上变频和下变频允许降低实现成本和较低功率收发器实现。有益的是，超短脉冲和低功率传输使得IR-UWB通信难以被窃听。
如下文参照图2和图3中关于本发明的实施例所述的IR-UWB发射器分别利用脉冲发生器以及之后的按需振荡器，以便从所产生的脉冲对脉冲进行上变频，同时避免对单独混频器的需求。通过可在标准CMOS逻辑中实现，脉冲发生器和按需振荡器均可数字调谐，以便提供对脉冲带宽和中心频率的控制。此外，通过利用用于按需振荡器的数字控制环形振荡器，IR-UWB发射器被设计成允许在脉冲重复率(PRR)的量级上非常快速的频率调整。有利地，该技术在频谱可配置性方面提供与MB-OFDM相同的优点，这是通过使用跳频方案顺序地改变发射频谱而实现的，同时保持IR-UWB的优点。此外，通过提供具有与开-关移位键控(OOK)调制相结合的快速上电时间的高级占空比，根据本发明的实施例的IR-UWB通过利用UWB符号的低占空比和仅一半符号需要发送能量而允许显著降低功耗。
除了定义UWB***的工作频率范围之外，不同的监管机构都为UWB通信指定并执行特定的功率谱密度(PSD)掩码。可以针对本发明的实施例采用的PSD掩码是FCC掩码，对于该掩码，下面的表1总结了3100MHz-10600MHz(3.1GHz-10.6GHz)范围的掩码数据。
Figure BDA0003269388710000111
表1：不同频带下室内和室外FCC掩码
因此，很明显，3.1GHz-10.6GHz频率范围内的-41.3dB/MHz的上限与为不干扰其它无线电而对给定频率的无意辐射施加的限值相同。基本上，对于给定频率，UWB无线电在允许的噪声水平下工作，这在Ep、每脉冲的发射能量、最大频谱功率S、带宽B、比特率Rb和每比特的脉冲数Nppb之间产生公式(1)中所呈现的关系。
Ep·Nppb·Rb≤S·B (1)
IEEE已经发布了用于个人区域网(IEEE 802.15.4a-2007)、体域网(IEEE802.15.4a-2007)和射频识别(IEEE 802.15.4f-2012)中的UWB无线电的物理层(PHY)的一些标准。这些标准主要使用相对较大的脉冲，从而产生相对较窄的带宽，该带宽被上变频到特定的中心频率，以便填充预定的信道。数据采用脉冲位置调制(PPM)进行编码，双相移键控(BPSK)用于编码冗余数据。每一位由根据目标数据速率进行相位加扰的一个或多个脉冲组成。这些标准允许在信道可用性和数据速率方面具有相当大的灵活性。该标准还定义了数据包的前导码、报头和测距协议。
这些IEEE标准在设计时考虑到多个用户，使用不同的信道来传输数据，从而对脉冲带宽施加严格的约束，并限制了传输的能量。关于非标准发射器的现有技术试图通过使用窄脉冲来更好地利用可用频谱，因此具有更大的带宽，从而根据公式(1)增加最大发射能量。因此，这些发射器是非标准的，并且还针对不同的数据速率、频率、脉宽等设计。此外，它们还使用各种编码方案，最值得注意的是PPM、OOK或BPSK。
在下面描述的工作中，发明人已经建立了关于UWB***、UWB发射器和基于能量的UWB接收器的改进，这些改进能够产生和适应各种IR-UWB脉冲和位编码方案，从而支持来自符合IEEE标准以及非标准两者的IR-UWB发射器的通信。这些改进是针对UWB发射器、UWB接收器、UWB收发器和UWB***进行的，诸如发明人在以下文献中描述和描绘的：WO/2019/000075UWB“高能效超宽带脉冲无线电***和方法”(2018年6月29日提交的PCT/CA2018/000,135)；WO 2016/191851“具有可扩展数据速率的频谱高效和高能效超宽带脉冲无线电的***和方法”(2016年5月31日提交的PCT/CA2016/000,161)；和WO/2015/103,692“与包括动态频率和带宽跳变的超宽带广播有关的***和方法”(2015年1月7日提交的PCT/CA2015/000,007)。
1.IR-UWB发射器电路
参考图2，示意性地描绘了根据本发明实施例的IR-UWB发射器200的示例性架构，其由五个主块加上天线组成。首先，当来自于与门210的数据信号基于提供给与门210的控制信号为高电平时，脉冲发生器230以时钟间隔产生可编程脉冲。然后，来自脉冲发生器230的脉冲被可编程多环数字控制环形振荡器(DCRO)240上变频。然后，来自DCRO 240的输出耦接到可变增益放大器(VGA)250，以便补偿脉冲幅度的任何频率依赖性。最后，驱动器260向天线270馈电，从而克服典型的封装寄生效应，诸如由于将收发器封装在四方扁平无引线(QFN)封装件内而产生的寄生效应。为了进一步减少根据本发明的实施例的IR-UWB发射器(IR-UWB-Tx)200的功耗，功率循环控制器220在数据信号为低电平时动态地接通或断开这些功能块。
现在参考图3A，示意性地描绘了根据本发明实施例的支持双相相位加扰的示例性IR-UWB发射器的框图300。与图2中的用于根据本发明的实施例的IR-UWB的没有双相相移的IR-UWB发射器200相比，双相相移IR-UWB(BPS-IR-UWB)发射器不是由五个主块加上天线组成，而是包括6个主块。首先，当来自于与门310的数据信号基于提供给与门310的控制信号为高电平时，脉冲发生器330以时钟间隔产生可编程脉冲。然后利用可编程多环数字控制环形振荡器(DCRO)340对来自脉冲发生器330的脉冲进行上变频。然后，来自DCRO 340的输出耦接到双输出放大器(VGA)350，以便补偿脉冲幅度的任何频率依赖性，并且还产生耦接到开关360的双相移输出信号，该开关在施加到开关360的开关控制信号“S”的作用下选择将两个信号中的一个耦接到输出功率放大器(驱动器)380。注意，可以通过影响DCRO 340的启动条件来实现类似的相位选择方案，以便提供两个相位。这将以在DCRO 340上增加控制启动条件控制信号为代价而排除对开关360的需要。
输出功率放大器380向天线370馈电，从而克服典型的封装寄生效应，诸如由于将收发器封装在四方扁平无引线(QFN)封装件内而产生的寄生效应。为了减少根据本发明实施例的由框图300表示的BPS-IR-UWB发射器的功耗，功率循环控制器320在数据信号“PC”为低电平时动态地接通或断开这些功能块。因此，根据本发明实施例的BPS-IR-UWB发射器基于施加到开关360的控制信号“S”发射具有或不具有相移的脉冲。如果现在从随机数据发生器或伪随机数据发生器馈送该控制信号，则耦接到BPS-IR-UWB发射器的天线的所得脉冲将被伪随机或随机相移。
现在参考图3B，示意性地描绘了根据本发明实施例的示例性IR-UWB发射器的框图3000。如所描绘的，脉冲模式块3010保持用于表示当前符号的脉冲的配置。由延迟锁定环(DLL)3030根据符号速率时钟(即，20MHz)生成多个相位。每个时钟相位的上升沿表示符号脉冲束中的一个脉冲的开始。多路复用器3020由时钟相位的边沿触发，并从脉冲模式块3010中选择当前脉冲的配置。脉冲发生器(Pulser，脉冲发生器)3050产生具有由多路复用器3020设置的脉冲宽度的脉冲，并且启用数字控制振荡器(DCO)3040和功率放大器(PA)3060。当启用时，DCO 3040产生频率由多路复用器3020设置的高斯形状脉冲，该脉冲随后由PA 3060放大并由天线3070辐射。
因此，脉冲模式块3010为符号或符号序列建立脉冲。以这种方式，更新脉冲模式块3010调整用于每个符号的脉冲序列，并且因此，可以基于一个或多个因素来动态更新脉冲模式块3010，所述一个或多个因素包括但不限于网络环境数据、预定序列、日期、时间、地理位置、接收信号的信噪比(SNR)和监管掩码。
参考图3C，示意性地描绘了根据本发明实施例的多脉冲符号UWB协议。参考第一图像3100A，描绘了包括一系列子脉冲3160A至3160C的位3160，每个子脉冲处于频率f1；f2；f3。因此，符号(位3160)的多脉冲频谱3180被描绘在第二图像3100B中，其通过将子脉冲3160A至3160C的各个脉冲频谱相加而概念性地获得(为了清楚起见，省略了相位加扰)，这与单脉冲现有技术方法相比，在增加总符号持续时间的同时增加带宽，同时保持UWB掩码3120以下的最大功率。这允许符号能量最大化，同时放宽接收器所需的定时要求和同步水平。具有不同参数组的任意数量的脉冲可以包括在束内，以使脉冲频谱定制为符合给定的要求。
2.IR-UWB接收器
参考图4，示意性地描绘了根据本发明的实施例的IR-UWB接收器400的架构。因此，来自IR-UWB发射器的信号经由天线410被接收并耦接到低噪声放大器(LNA)420，然后是耦接到第一放大器430，其中所得信号由平方电路440平方，以便评估信号中能量的量。然后，平方电路440的输出被第二放大器450放大，被积分电路460积分，并由闪存ADC 470评估以生成输出信号。还描绘了功率循环控制器480，其以与图2中IR-UWB发射器200的功率循环控制器220类似的方式，分别动态地对LNA 420、第一放大器430和第二放大器450、平方电路440和闪存ADC 470上电和断电，以根据电路要求进一步降低功耗。
参考图5，描绘了根据本发明实施例的接收器500的示意图。来自天线510的RF信号最初由低噪声放大器(LNA)520放大，然后被传递到两级RF放大器(AMP1)530。第一平方混频器(MIX1)540将信号与自身相乘以转换为中频(IF)。三级可变增益放大器(VGA)550进一步放大信号并实现带通滤波器功能。然后，VGA 550输出耦接到第二平方混频器(MIX2)560，该第二平方混频器将信号下变频到基带频率。并联积分器(INT1和INT2)对信号能量进行求和，信号能量在数字处理器内由模数转换器(ADC1和ADC2)进行数字化(为清楚起见未描绘出)。
3.IR-UWB接收器
如WO/2019/000075和WO 2016/191851中所述，发明人通过建立定制集成DC/DC转换器和占空比收发器电路，建立了从睡眠模式开始的毫秒范围启动时间和从空闲模式开始的微秒范围启动时间的设计参数，所述定制集成DC/DC转换器和占空比收发器电路能够在低(1kbps)和中等数据速率(10Mbps)下实现快速电路启动/关闭以获得最佳功耗。
为了保持良好的能量效率，总UWB收发器的元件(诸如根据本发明的实施例的图6中的收发器600所描绘的)已经被设计用于低静态睡眠电流和快速启动/睡眠时间。参考图6，电池(3.0V≤VBATT≤3.6V)(为清楚起见未描绘出)为低频晶体振荡器615、睡眠计数器620和带隙基准610供电，尽管带隙基准610可以在本发明的其它实施例中进行占空比而不改变所要求保护的发明的范围，但低频晶体振荡器、睡眠计数器和带隙基准全部通常总是可操作的。它们的功耗将***的最小功耗限制在亚微瓦级。当***不处于睡眠模式时，集成降压DC-DC转换器605由电池供电，并且这以高转换效率向***的其余部分提供电源电压。DC-DC转换器605的启动时间为若干符号周期的量级，以便使得浪费的能量最小化。在睡眠周期之间，PLL 655激活以为***提供基本时钟。接收器625和DLL 660具有专用的断电控制器并且仅在帧发射/接收期间被激活。此外，发射器还通过其全数字架构进行功率循环，该全数字架构未描述为具有单独的控制器。由于基本时钟较低(例如20MHz)，数字合成模块的功耗较低。
原则上，功率循环收发器实现功耗随数据速率线性缩放，从而实现恒定的能量效率。在固定帧大小的情况下，通过调整睡眠周期的长度来获得多个数据速率，其中可达到的最大数据速率由帧本身中的符号速率确定。为了保存能量效率，睡眠期间的功耗必须低于平均功耗。对于高数据速率，当PLL的功耗不会显著降低整体效率时，不需要PLL断电。对于低数据速率，除带隙基准、晶体振荡器和睡眠计数器外，整个***都可以在睡眠模式期间关闭。在这种情况下，PLL的毫秒范围启动时间与睡眠周期相比可能微不足道，并且整体效率也不会显著下降。
如所描绘的，UWB收发器600还包括接收/发射开关690，该接收/发射开关耦接到天线，以分别在发射和接收期间选择性地将发射器6000或接收器625耦接到天线。UWB收发器600还包括频谱配置电路665(等同于图3B中发射器3000中的脉冲模式3010)、PHY处理电路650、链路控制器645、缓冲器和接口电路640以及PHY格式化电路635。UWB收发器600经由链路控制器645与客户端605通信。这样，链路控制器645例如可以使用有线协议与客户端605通信。
4.晶体时钟漂移补偿
本发明人在WO/2019/000075和WO 2016/191851中描述的UWB发射器、UWB接收器和UWB收发器中，通过电子电路本身的基本设计考虑、低频时钟的利用以及根据装置的状态和在每个状态中执行特定功能所需的电子电路的那些部分来实现电子电路的部分的积极睡眠循环来实现超低功耗。
在这些装置中，锁相环(PLL)产生高速时钟，高速时钟的工作明显快于晶体振荡器，提供电子电路的底层基本频率。因此，电子电路利用PLL对低功率低频时钟进行上变频并产生所需的子时钟，而不是使用高功率高频时钟并对其分频以产生所需的子时钟。
然而，当电子电路进入低功耗模式时，其中甚至DC-DC转换器(诸如图6中的DC-DC转换器605)在发明人称为“DCDC睡眠”的状态下被断电，则PLL时钟信号不传播到电子电路的数字部分，因此不能用于确定何时再次唤醒电子电路并因此唤醒包括这些电子电路的无线电波。在该DCDC睡眠中，传播的唯一时钟是32kHz晶体时钟信号，如果单独使用该时钟信号，则关于何时唤醒电子电路和无线电波将提供可能超过30s的误差。虽然根据本发明的实施例的无线电路的其它“深度”睡眠功率模式可以存在，但是本文描述的解决方案解决了当前情况和这些深度睡眠模式。限制在于，在本发明涉及的睡眠模式中，不再有PLL时钟实现包含PLL时钟计数器的数字电路。
因此，为了缓解这个问题，实现了PLL时钟计数器，其对进入睡眠的信号上升的时刻和DC-DC转换器实际关闭的时刻之间的PLL时钟周期数进行计数。由于电子电路的设计，这始终处于下一晶振时钟周期的预定边沿，例如图7所描绘的上升沿。该计数器的值在深度睡眠电平期间被保留，并且在DC-DC转换器唤醒之后，从图7中场景#1下标记为收发器唤醒延迟710和图7中场景#2下标记为延迟720的额外延迟中减去。因此，电子电路和无线电波的睡眠持续时间现在独立于当睡眠信号上升时晶体时钟周期内的点，并且电子电路和无线电波关闭。虽然如WO/2019/000075和WO 2016/191851中所述，已经关于32kHz时钟描述了本发明的实施例，但明显的是可以采用其它基本时钟频率，并且所描述的方法也独立于时钟(例如晶体时钟)的相位。DC-DC转换器在晶体时钟周期的预定边沿关闭。
5.CMOS交叉电流减小级
在利用互补金属氧化物半导体(CMOS)技术的UWB发射器、UWB接收器和UWB收发器中，有益的是许多应用根据要求提供超低功耗。因此，最小化CMOS电路内的电流是要求，并且任何减小有益于整个电子电路。根据本发明的实施例，在图8中标识为晶体管M8和M9的双晶体管结构被***到输入中，以提高任何电压转换的所需分数，从而导通所连接的数字输入的晶体管。双晶体管结构用于将数字输入的有效电压阈值加倍，其益处是在输入处在长电压转换期间减小交叉电流。该电路对于施密特触发器也是有益的，并且可以取代施密特触发器，尽管将该电路置于施密特触发器之前是有益的。
因此，参考图8，数字输入以相同的方式工作，但现在仿佛它之前连接的晶体管(即M0和M1)具有两倍的电压阈值。而双晶体管结构实际上不会将泄露电流降低到其标称水平以外，在Vgs＝0时，它在任何电压转换期间调整能量效率。因此，电节点pmos_gate和nmos_gate之间的电压差大约是双晶体管结构中使用的晶体管(即M8和M9)的电压阈值的一倍，因此，只要结果高于0伏，将晶体管M0和M1的Vgs减小一个电压阈值。而在图8中，M8和M9的体触点不必连接到VDD或VSS。这些体触点可替代地连接到晶体管M8和M9的对应源极或漏极。
因此，结果是，对于每个(缓慢)上升转换，实际输入电压将必须在节点nmos_gate开始电压上升之前上升达NMOS M9的阈值电压，这是因为晶体管M9必须首先变为导通。然后因为它的栅极通过节点pmos_gate连接到M8的漏极，所以节点nmos_gate的电压“滞后”于pmos_gate的电压。这是因为它必须等待pmos_gate节点进一步对M9的栅极充电，以允许节点nmos_gate在转换期间保持电压上升。对于下降转换，在M8和M9之间，角色简单地互换，并且基本构思是相同的。
因此，该设计的主要益处是，当输入电压处于转换中间且M0和M1均导通时，交叉电流减小，就如同电源电压少了一个晶体管Vth一样，因此在缓慢的数字状态转换期间浪费更少的能量。这种双晶体管结构布局的次要益处是没有晶体管栅极直接电连接到输入节点IN。图8中的晶体管M4和M5在输入对双晶体管结构中不起任何作用。此外，通过仅有晶体管源极触点连接到电子模块的外部，该设计对于ESD损坏也更加稳健。
6.体触点交叉耦接晶体管堆叠体对
在高层面上，在本节的以下详细描述中描述的基本构思可以应用于任何一对匹配的晶体管，以便明显地提升它们的有效漏极阻抗，一般地提升到无穷大附近，并且在某些区域中进入负阻抗的领域。本发明构思的应用包括但不限于：
·电流镜/基准，其中此类电路元件的品质因数由电流镜达到其饱和(高阻抗)区域所需的过驱动有多小以及对于任何给定电压电流响应有多平坦(即阻抗有多高)来限定；以及
·B)运算放大器(OpAmps)，其中构思可实现很高增益和很高能量效率。
本发明构思基于两个核心思想：
·1)堆叠具有相同电压阈值的一对晶体管，并将堆叠体的漏极侧晶体管的体触点和栅极触点连接在一起，同时源极侧的晶体管的阱触点(well contact)连接到其源极或接地；以及
·2)调整体触点以产生具有更高输出阻抗的无偏置级联(cascode，共源共栅)型晶体管结构。
本发明构思的一个折衷是，它们不能用于大的Vgs。本质上，本发明构思是用于近阈值晶体管操作。
6A.概述
参考图9A，描绘了根据本发明的实施例的UWB接收器900A，允许UWB接收器900A检测由天线905接收的脉冲，该脉冲已经由根据本发明的实施例的发射器发射。因此，天线接收脉冲UWB信号，该信号由根据快速包络被脉冲化的载波信号组成。该接收到的信号最初耦接到低噪声放大器910，该低噪声放大器放大该信号，其中经放大的信号由第一滤波器915进行带通滤波以抑制带外干扰。可选地，其它放大器可以在混频器920之前存在于该RF级。例如，第一滤波器915可以是带通滤波器。
接下来，同相正交混频器920将接收到的经滤波和放大的信号与方波时钟(squareclock)相乘，从而将脉冲下变频到不确定的中间频率IF1，其中IF1频率是脉冲载波频率与时钟频率之间的差。由于UWB接收器900A是能量接收器，因此需要路径正交(异相90度)，使得在根据RF信号和时钟之间的相位差在两个路径之间分离同相信号I和正交信号Q的情况下，保留脉冲的总能量。即使UWB接收器900A不是能量接收器，也需要两条路径来避免使用单个路径I或Q的场景，并且接收的RF信号和时钟异相以在单个路径中不产生信号。
I臂和Q臂内的IF1信号分别由第一信号处理电路940和第二信号处理电路950处理。这些滤波器中的每个包括放大器925，使得经混合和下变频的IF1信号被放大，并且这些信号随后被第二滤波器930滤波，所述第二滤波器例如是根据接收器当前工作所位于的UWB频带建立的锐化(sharp)低通滤波器或带通滤波器。然后通过第一平方器935执行的平方运算对每个第二滤波器930的输出进行平方，以便提取该路径上的瞬时功率。分别来自第一信号处理电路940和第二信号处理电路950的输出由求和电路945求和为总瞬时功率。然后将求和电路945的输出耦接到放大级955。然后，该经放大的信号被第三滤波器960滤波，被第二平方器965执行的平方运算进行平方，然后由积分器970积分。放大级955、第三滤波器960、第二平方器965和积分器970形成第三信号处理电路980。
来自求和电路945的信号跟随去除了RF载波的脉冲信号的包络。因此，在不知道确切的脉冲载波频率的情况下，仍可以在应用锐化滤波的同时接收信号。第一信号处理电路940和第二信号处理电路950中的每个内的放大器以及第三信号处理电路980的放大器可以是固定增益放大器或可变增益放大器。在采用可变增益的本发明实施例中，可以采用可变增益来将信号放大到全强度，这与带通滤波结合以允许去除窄带干扰信号。
分别需要第一信号处理电路940和第二信号处理电路950中的每个内的放大器925来放大来自混频器920的低信号以用于后续处理。因此，对于根据本发明实施例的UWB接收器，放大器925具有诸如下面表2中列出的那些性能要求。在下面的描述中，描述了使用跨导运算放大器(OTA)的放大器925的实现，该跨导运算放大器旨在用于利用0.13μm技术的商业工厂CMOS工艺。
Figure BDA0003269388710000201
表2：目标OTA性能
额外设计目标是在开环配置中建立大约10kHz和100MHz下的主导拉普拉斯(Laplace)极点，尽管实际极点位置只是指导规则，因为该准则的唯一实际要求是稳定性和等效增益带宽(GBW)积(在这种情况下，应高于10MHz)。此外，建立该设计的相对品质因数的主要标准是功耗，使其成为关键的区分参数。在下面的描述中，该标准和不存在严格的硅面积要求是用于OTA的设计决策的动机。
6B.选定的运算放大器(Op-Amp)电路
明显的是，有不同的方法来建立满足表1所列标准的电路。用于满足这些要求的OTA的传统模型是典型的2级放大器，其中PMOS差分输入对与NMOS电流操纵镜连接，后边是简单的共源NMOS电压放大器。然而，在不同的电流支路上使用多级涉及考虑和放置标准列表中已经规定的至少两个极点，并且涉及使用无源组件进行补偿，从而引起的设计稳定性问题。试图推动这种2级放大器最后一级的极点需要尽可能多地降低输出电阻，这是因为输出电容应至少为500fF。由于输出极点的频率遵循公式(1)中给出的简单RC常数定律，因此，对于第二极点至少为100MHz(即ωp2＝628.3Mrad/s)且电容至少应为500fF并且输出的晶体管漏极具有一些额外电容，RO必须低于3183Ω，这意味着对功率受限的设计具有严格的约束。
Figure BDA0003269388710000211
3kΩ的输出阻抗意味着输出节点充电或放电1伏，输出电流必须(线性)变化1/3000安培。考虑到电源电压为1.2V，因此输出电流必须在轨与轨之间变化大约400μA。在没有最小静态电流为200μA的标称电流源的情况下，这在物理上是不可能的，当最终稳定电压为0.6V且起始电压为0伏时，标称电流源最多产生200μA的源电流。最后一级的增益必须很低，使得用作最后一级的电流源的PMOS必须用电阻器代替，并且即使这样，所需的200μA的静态电流也需要240μW的静态功耗，该静态功耗本身已超过了OTA的整个功率预算。面对传统运算放大器设计不可能同时满足表1中的目标标准，必须探索能够满足所有这些标准的新架构。
传统运算放大器最简单、最直接的能够帮助满足速度要求的调整是在500fF负载和最后一个电压放大级之间***公共漏极作为第三级，这将对于给定电流产生低得多的输出阻抗。通过早期仿真，可以将最后两级中的每级的所需电流降至大约40μA，这确保关于极点频率和静态功耗的性能标准组合不再遥不可及。然而，共漏极级的输出的高度非线性阻抗适合于电压运算放大器，而不适合于所需的跨导运算放大器。两者的区别在于输出信号的性质；一个输出信号是电压，另一个输出信号是电流，因此，电流响应必须对于至少一半电源电压或多或少是线性的。此外，对于共漏极级，要放置三个极点而不是两个，这使得单位增益配置的稳定性要求更加复杂。
解决所有多极不稳定问题以及必要地随之而来的功率要求的一种方法是将OTA设计成单电流分支。为此，OTA必须由单个差分对构成，但只有一个主导极点。因此，该极点必须设置在仅10kHz下作为唯一的主导极点，而不是在100MHz下作为次级极点，这在功率要求和可接受的电容性负载方面存在明显差异。此外，原则上，不需要无源补偿网络来获得稳定性。要求10kHz下的极点并且最小DC增益为60dB是因为需要增益带宽积至少为10MHz。该值成为***的转换频率，在电容性负载的情况下，差分对的偏置电流缩窄到有限的值范围内，可根据该值范围开发初步设计。转换频率始终由公式(2)限定。
ωt＝gm/Cload (3)
因此，由于OTA本身的寄生电容而Cload略大于500fF且ωt明显高于62.83MHz(2π×10MHz)，gm为40μA/V是足够的。由于MOSFET在亚阈值工作时锐化的电流传递函数，因此在差分对的总偏置电流低于5μA的情况下可以获得该跨导指标。然而，由于对噪声约束和失真的关注，以8μA的偏置电流开始对优化设计的增量式搜索。
当从单电流分支(或支路)构建所有内容时，新的困难出现了。通过两个级联级很容易获得的DC增益现在在仅差分对和1.2伏电源电压的情况下变得更具挑战性。使问题进一步复杂化的是，一半电源电压范围必须落在输出的线性工作范围内，并使OTA失真上限低于0.2％。
基本上有一种方法使晶体管(在其gm固定时)的增益倍增到超过长MOSFET沟道所能达到的水平，即增加晶体管的有效漏极阻抗(这就是级联的作用)。然而，传统的级联结构在低电压过程中提供非常小的电压摆动，因为它们具有非常高的过驱动电压。此外，传统的级联级需要额外的偏置电压，在差分对的情况下，这些偏置电压必须与输入信号不同，并且必须紧密跟随输入信号的共模电压，以始终具有最大的可用输出电压量。过驱动问题的常见折衷是将两个或更多晶体管串联堆叠，并连接它们以共享相同的栅极电压。尽管该结构的过驱动电压并不明显高于其单个晶体管等效件的过驱动电压，但该技术的益处很小，并且不足以满足目标OTA的要求。这种增益的无效增加提高了，是因为只有其漏极直接连接到输出的晶体管不是在其三极管偏置区域中方形地工作；堆叠体的所有其他晶体管的漏极-源极电压都太低。如果同一堆叠体的多个晶体管必须共享相同的栅极电压(这对于OTA的差分对是必需的)，则堆叠晶体管的益处将不可避免地受到该上述效应的限制，除非它们都具有不同的电压阈值。因此，将第一晶体管的漏极串联到电压阈值比第一晶体管低的第二晶体管的源极是方便且常见的做法。在这种情况下，第一晶体管的漏极-源极电压要高得多，允许其在其饱和区中或饱和区附近工作，并获得级联的大部分益处，而无需额外偏置电压，对结构几乎没有额外的过驱动。
然而，该方法使用额外的光刻掩模用于额外的掺杂步骤，所述步骤通常具有高可变性，并且将导致多Vt堆叠体的晶体管之间的阈值电压差明显变化，这继而使得级联性能不可靠并且制造成本更高。然而，对于此的替代方案是所有晶体管都在低过驱动电压下工作，这允许精确可靠地偏移(shift)堆叠体中任何晶体管的电压阈值。晶体管的体触点有多种用途，其中大多数用途涉及背栅效应。该效应产生电压阈值的偏移，并且如图9B所描绘的连接两个晶体管(发明人称为复合MOSFET 900B)允许产生复合MOSFET结构，该结构的有效增益和输出电阻超过任何单个晶体管，而不管长度如何。以这种方式极化晶体管确实会引起第二晶体管中p-n结的正向极化，但是因为在将使用这种结构的条件下，偏置电流始终被限制在非常低的值，所以该正向电压很少高于0.2伏，并且结泄漏通常低于或大约等于相同晶体管的栅极泄漏的幅值，因此对电路性能没有负面影响。如图9B所描绘的，复合MOSFET由一对N沟道MOSFET组成。
发明人已经通过***明这在提高有效增益和输出阻抗方面是有效的，但是用图9B中的等效件代替OTA差分对的每个单个晶体管仍然会产生低于目标60dB增益要求的OTA。因此，可以进一步调整该复合MOSFET 900B以显著增加增益，而不显著增加最小漏极-源极工作电压。这种调整仅可用于以某种方式与另一个相同晶体管(该晶体管既用于差分对，也适用于任何电流镜)配对的晶体管。因此，为了进一步增加图9B中的复合MOSFET 900B的漏极阻抗而不增加其最小沟道工作电压，第三晶体管被引入堆叠体中的中间位置，其中第三晶体管的体-源极偏置电压(body-source bias voltage)也必须在堆叠体中已经存在的两个其它晶体管的体-源极偏置电压之间。为了实现这一点，本发明人将中间晶体管的体触点连接到它的漏极，并且由于它的漏极电压不比它的源极电压高很多(因为它们被挤压在两个其它晶体管之间)，所以中间晶体管的体-源极结电压对于任何明显泄漏也不足够高。然而，将体触点连接到相同晶体管的漏极使其表现得像与二极管连接的晶体管一样弱，因为体触点表现得像弱栅极，并且与二极管连接的晶体管不通过其漏极呈现高阻抗，这在这种情况下破坏了具有第三晶体管的目的。这是配对晶体管发挥作用的情况，并且与二极管连接的效应的缺点变成了优点。由于配对晶体管是指相对于彼此而表现，所以如图10所描绘的将中间晶体管的体触点连接到配对晶体管堆叠体的相反侧的中间晶体管的漏极使与二极管连接的效应有利于、而不是不利于更高的漏极阻抗。
对于图10所示的电流镜，它以如下方式对漏极电压的变化起作用。晶体管M6B的漏极至源极电压的增加使得该晶体管的电流响应略微增加，直到其源极电压也下降为止，这是因为M5B和M4B在此时刻不提供相同的电流。到目前为止，这是每个级联分支背后的原理。M6B的绝对源极电压的这种略微下降直接涉及晶体管M5A的体-源极电压的相等增加，这具有略微降低M5A的有效电压阈值并略微增加其导电性的效果。因此，当M5A的导电性增加时，晶体管堆叠体M4A至M6A中的电流流动暂时增加，直到其与二极管连接的栅极-源极电压减小以补偿它，这继而相等地减小晶体管堆叠体M4B至M6b的栅极-源极电压。因此，这种电流镜的输出侧的漏极-源极电压的增加应引起整个电流镜的栅极-源极电压的成比例减小，并且补偿晶体管M6B的沟道调制效应，并且允许晶体管堆叠体M4B至M6B呈现更接近无穷大的有效输出阻抗。事实上，发明人已经通过实验确定，给定正确的器件尺寸，该输出阻抗甚至可以是负的。差分输入对采用了相同的总体思想，如图10所描绘的，并基于相同的基本原理工作。在下面的表3中给出了本发明的示例性实施例中的晶体管的尺寸。
Figure BDA0003269388710000251
Figure BDA0003269388710000252
Figure BDA0003269388710000253
Figure BDA0003269388710000254
Figure BDA0003269388710000261
表3：OTA的示例性晶体管参数
使用NMOS差分对代替PMOS的决策是基于以下事实：该OTA没有第二电流支路，NMOS性能更好，并且通过仿真发现通过NMOS实现线性行为所需的漏极-源极电压更低。因此，包括NMOS晶体管的差分对是将两个NMOS晶体管和仅一个PMOS晶体管置于电流路径中的电流分支的一部分，而PMOS差分对将处于相反的情况，并且原则上需要更高的工作电压。
因此，图11描绘了包括基准电路的定制电流源的全电路原理图，该原理图也使用了启发差分对设计的相同构思，因为它们适用于大多数低极化、低速晶体管应用。这提供了电流基准，它具有出色的输出电阻和非常小的最小工作电压，这是任何现有技术的电流镜像电路都不可能实现的。上面的表2列出了图10和图11的两个电路的每个MOSFET的尺寸，其中实例名称M1到M6指的是带有后缀A和B的两个单元，两个单元匹配且意味着相同，因此在表中保持相同的值。“W”是指总宽度。
6C.电流源分析
为了受益于实现良好的总谐波失真(THD)指数所必需的最大输入和输出电压摆动，当前OTA必须具有最小的最小工作电压。另一方面，为了受益于最佳的共模抑制比(也可能导致失真)，同一电流源必须在其输出电压两端吸收尽可能恒定的电流，这相当于最高阻抗。这两个相互矛盾的要求涉及到对高质量电流源的需求。
进入图11的Iref端子的电流主要由晶体管堆叠体M7A至M9A通过相同种类的复合MOSFET结构吸收，这种结构现在是该OTA的标志。然而，通过仿真发现，在最小工作电压最低的情况下，对输出电压最“线性”的电流响应并不是最平坦的响应(最接近无限大阻抗)。换句话说，使阻抗在最宽电压范围内保持恒定的器件参数不是最高可能的阻抗，但是幸运的是约-20MΩ的负阻抗。因此，可以将当连接到输出时呈现总+20MΩ的电流支路与-20MΩ的主电流源并联，由于电流支路不必提供与主电流源相同的电流，但可以是小得多的电流源，因此实现～20MΩ的阻抗并不困难。这些次级电流源通过晶体管M14吸收约95nA，通过M13发出约400nA，这些电流略有变化，以补偿吸收约7.2μA的M9A的漏极产生的负阻抗。
在对OTA设计进行评估时，对外部因素的偏置敏感度并不是方案的一部分。晶体管M16至M19以及1MΩ的理想电阻器构成了基本的偏置源，该偏置源限定了整个OTA的所有其他分支中的电流，但在电源电压范围内不会有太大的变化。图12示出了电源电压的所有值下定制电流源的范围以及最终期望的“平坦度”。图13描绘了电流在输出电压范围内的变化程度，并且在120mV至1V内的变化小于3nA(<标称电流的400ppm)，示出了该电流源在0.13μmCMOS内的高性能。极低的过驱电压对于在低频下获得足够的输出电压摆动和显著的失真指数非常重要。
6D.直流分析
鉴于定制电流源所构造的超高阻抗结构也构成了整个OTA，优化的MOSFET参数使OTA处于其输出阻抗也为负的状态。因此，在图10中在OTA的输出端增加了电阻器Ro1和Ro2以补偿负阻抗，但电阻器由于其最佳值根据反馈路径的增益系数β而变化，而保留为未限定的值。然而，对于β＝1(单位增益配置中)，最佳电阻性网络阻抗约为15MΩ，中性电压为0.3V，此电压下，离开分压器的净电流为零。这两个值表示在1.2V的期望电源电压下，用于Ro1和Ro2的公式(3)和(4)。
Figure BDA0003269388710000271
3Ro1＝Ro2 (5)
在公式(3)中，用“3/Ro2”替换“1/Ro1”得到“4/Ro2＝1/15MΩ”，从而得到Ro2＝60MΩ和Ro1＝20MΩ。此后，除非另有说明，对于所有仿真结果，通过使Ro1和Ro2分别为20MΩ和60MΩ，此分压器的总阻抗为Ro＝15MΩ。
OTA在开环中自身具有负输出阻抗防止了其大信号传递函数显示出确定的可识别的直流增益。相反，图14描绘了来自Vcm＝0.5V附近的小差分输入信号的迟滞传递函数，幸运的是，该信号仅出现在开环操作中。这是因为该OTA并不意味着在开环中操作，因为该设计是在假设OTA将不需要在开环中操作的情况下执行的。尽管没有被定义为OTA设计的标准，给定期望的开环增益必须是高于60dB的任何值且不在窄的值范围内，其本身意味着OTA周围应该存在某种负反馈，以便一旦被集成到另一电路中，OTA能按预期工作，因此，上述假设是合理的。即使没有补偿电阻器Ro1和Ro2，传递函数中的迟滞“开口”跨度小于2毫伏的差分输入信号，并且即使反馈系数较弱(β<0.01)，也被完全抑制。
图14中标记为“PMOS镜像栅极”和“差分对源极”的两个相对恒定的电压可用于直接提供可用输入共模范围的线索。在不同共模电压至0.5V标称值下进行的快速仿真显示，迟滞扩展对共模电压不敏感，因此，只要在工作输入电压范围内，图14的结果均成立，与Vcm无关。此外，图15和图16更详细地展示了OTA在单位增益配置中的表现以及其“严格”和“宽松”工作范围的程度。OTA进入其最佳工作范围，在该范围内，电流被最大化并在超过0.3伏共模的某处是稳定的，因为PMOS镜像栅极电压在超过该点时是恒定的，并且差分输入对的源极端子的电压忠实地跟随输入信号的变化。此电压范围在1V附近结束，在该处，图15中的传递函数不可避免地开始下降。
此外，图16通过绘制图15的输出曲线的导数，可以更精确地确定OTA的最佳工作范围的起点和终点。最后表明，补偿电阻器略微缩小了该最佳范围，但这得益于在输入信号输出更精确的再现，因为曲线“RO＝15MΩ”在理想单位增益传递曲线的50ppm以内。除了迟滞效应，图16表明开环增益超过20kV/V，即超过86dB。这简单地通过分离公式(5)中的Aopen-loop得到。
Figure BDA0003269388710000281
在不需要通过补偿电阻器调整的仿真开环增益的情况下，在没有这些电阻器的情况下，电压范围会稍微宽一些；至少从0.3V至0.92V，而下限降低至0.32V，并且输出电阻补偿为15MΩ。这为评估失真指数所需的半电源电压正弦波留下了足够的范围。
至于有效偏移，由于迟滞效应，仅用图14的传递函数无法精确确定有效偏移。因此，图17显示了与图13和图14完全相同的情况下两个输入之间的电压差。可以预测，在15MΩ补偿的整个最佳范围内，偏移为恒定的+0.4mV。
6E.交流分析
在没有处于最佳直流传输斜率的稳定直流偏置点的情况下，开环交流分析可能显得无关紧要。然而，为了符合分配要求以及仍需进行增益带宽积仿真，在0.4mV信号偏移(以及输出补偿电阻为15MΩ)的情况下进行了小信号交流仿真，以获得合理的偏置点。这些仿真结果如图18所描绘的，其中开环增益为76dB，GBW为25MHz。没有严格遵守极点放置，但必须处于10kHz的约4kHz的低频极点由非常高的直流增益和10MHz以上的GBW来补偿。通过刚好低于其对应幅度的相位图，可以看到相位裕度刚好低于74度，这刚好超过理想相位裕度，并且通常利用仅具有一个主极点而不是两个主极点的OTA获得该相位裕度。
噪声仿真的功率谱密度描绘在图19中，表明它产生的结果低于1MHz下目标100nV/√Hz容许的最大值。
6F.瞬态分析
该OTA的所有瞬态分析均在单位增益配置下进行，其中补偿输出电阻为15MΩ。对于转换速率(slew rate)，图20显示上升时间(～20ns)比下降时间(～200ns)短得多，这与传统设计的OTA的性能相反。这种OTA的转换速率也要慢得多，这是因为无论如何都需要实现超低电流消耗指数的折衷。因此，考虑到功耗被指定为主要的(且唯一的)区分参数，同时没有指定对转换速率的约束，转换速率和功耗之间的折衷是相对直接的。
这些转换速率指数还显示了电压摆动的程度，如图15所示。这里的主要区别在于，图20显示了可以达到给定电压的速度。因此，如果没有时序约束，可以合理预期在没有补偿电阻器时输出信号从～25mV摆动至～1.08V，或在15MΩ补偿时从～85mV摆动至～1.08V。如果存在时序约束，则下边界可提高至～0.2V。这始终响应于全电源量程输入信号和折扣失真。
Figure BDA0003269388710000291
Figure BDA0003269388710000301
表4：根据失真分析的THD结果
关于失真指数，表4列出了当信号是中心为620mV的600mVpp正弦波时，关键信号频率点的总谐波失真值。10Hz时的值用于表明，直流传递函数对失真的贡献可以忽略不计，只有高频效应是失真的原因。10kHz时的THD是工作最感兴趣的，因为在开环中，THD在运算放大器带宽的边沿附近最重要。因此，标称THD指数(OTA的标准考虑的指数)约为0.000518％。尽管开环带宽低于10kHz，但THD的预期带宽和感兴趣频率仍为10kHz。这么小的指数是由于OTA本身非常高的增益(即使在补偿电阻器的情况下)。对于最后两个数据点，它们表明，没有足够的增益和转换速率，THD指数会急剧下降。
6G.总结
这种OTA的潜在限制是输出电压范围可能是可变的，并限于输入共模电压，但幸运的是，并非总是如此。在单位增益配置中，由于输出电压直接连接到输入电压，因此OTA在此配置中产生出色的THD指数，因此物理上不可能将输出电压拉至输入电压以下。明显的是，不同候选拓扑得到的OTA以中等硅面积成本超过了最低要求，尽管这不是设计参数。
7.无偏置低功率差分(指数)跨导级
这一创新构思包括仅从两个输入之间的电压差产生差分电流。
图21通过晶体管M0、M1、M4和M7描绘了本发明实施例的示例性示意图。在图21中，注意到NMOS晶体管是原生晶体管(native transistor)，因此在Vgs接近0伏时仍然导通。
该电路的工作原理类似于输出短接在一起的两个AB类功率放大级。当一个输入具有高于另一个输入的电压时，它所连接的晶体管趋向于在其源极处将电压拉高，此时NMOS晶体管将传导多一点的电流，而PMOS晶体管将传导少一点的电流。对于电压较低的输入，情况正好相反，如果晶体管完全匹配，则一个输入的PMOS将始终吸收另一个输入源的NMOS的确切电流。如果存在这种对称性，则在第一配置中，所有四个晶体管源极可以短接在一起，就像图26的中心节点(net023)一样，因为所有四个晶体管源极之间的电压无论如何都是相同的。在本发明的第二实施例中，M4的源极仅连接到M1的源极(和块)，并且M7和M0的源极将是单独节点的一部分。
在本发明的实施例中，该配置可以在图21所描绘的运算放大器内实现。其以如下方式执行：当正输入的电压高于负输入的电压时，晶体管M4和M1中的电流变得可以忽略不计，而M7和M0中的电流呈指数上升，这将节点net15拉低，节点net07拉高，使PMOS电流镜饥饿(或耗尽，starve)，并使NMOS电流镜过馈。net15和net13都具有较低的电压，以关断输出NMOS和导通输出PMOS。
与现有技术相比，这种思想的益处是在gm级中，首先和最重要的是静态电流非常低，但可提供大增益和对大电压差的强电流响应。此外，它这样做不需要偏置电路。
图22至图28分别描绘了本发明实施例的仿真结果，其中这些仿真结果包括：
·图22描绘了直流传递函数，开环直流增益＝～85dB，输入范围在VSS+0.2V至VDD-0.7V之间；
·图23描绘了在输出饱和时，最大静态电流为500nA，典型电流仅为6nA的连续电流结果；
·图24至图27描绘了瞬态操作，其中非线性电流允许从1V到2V的非常陡峭的转换，反之亦然(大信号响应)，其中运算放大器通过具有电容性负载的串联电阻进行优化；和
·图28描绘了瞬态功耗，其中对于给定负载，功耗的效率更高。
8.原生/负阈值MOSFET图腾
在根据本发明实施例的示例性UWB发射器电路、UWB接收器电路和UWB收发器电路中，存在对电压基准的要求。然而，诸如采用“带隙”基准模块的现有技术的电流消耗低至数百nA。因此，有益的是提供仅消耗几nA的参考电压源。本发明的示例性实施例利用原生(和耗尽模式，即负Vth)晶体管的能力，即使当它们的Vgs为负时，也传导低但可用的电流。
该构思基于沿着电气节点的“阶梯(ladder)”从接地电压电平到电路所需的最高参考电压堆叠原生(或耗尽)晶体管。如果阶梯的每个节点是编号从0到N的“梯级”(其中节点0是接地)，则对于原生晶体管，其栅极的电节点等于i–1，其源极的电节点＝i，其漏极的电节点＝i+1，其中i是从1到N的晶体管编号。接下来，可调谐电流源被放置在节点(梯级)0和1之间的电流路径中留下的间隙内，因为对于另一个原生晶体管的栅极触点没有-1节点。对电流源的调谐使得校准基准电压源，通过晶体管“阶梯”拉动或多或少的电流，这取决于电流源的设计可以通过数字方式实现。明显的是，可调谐电流源可以通过一系列设计来实现。有益的是，该设计由于显著的晶体管堆叠而对电源变化不敏感，并且对温度变化不敏感，只要电流源以与阶梯内的原生晶体管类似的方式受到影响。因此，所需要的只是校准过程变化。
考虑到最初的问题，则在高电压(即3.3V)内，数字域晶体管是大的，这是由于需要大的厚氧化物晶体管，这是将静态电流泄漏保持在合理水平(～100snA而不是～10suA)所必需的。因此，深度睡眠功耗由带隙电压基准电路主导，有时由串并接口(SPI)接口上的活动和时钟(在使用时)主导。解决这一问题的初步方法是用1.8V输入/输出晶体管取代3.3V输入/输出晶体管，1.8V输入/输出晶体管具有最小通道长度(几乎是3.3V晶体管的一半)，但仍具有相同的Vth，从而产生相同的低通道泄漏。
因此，除了减少还具有较低寄生电容的裸片面积，从而减少动态功耗和传播延迟，后者允许使用更快的SPI时钟。因此，即使数字电路电源通过线性稳压器调节，对每单位电容的电压节点充电所需的低电压摆动和少电荷也进一步降低了功耗。此外，较低的电压意味着静态电流泄漏也减少。然而，芯片的工作电压范围现在必须限制在～1.8V，或者必须针对厚氧化物数字电路进行调节，以允许较宽的工作范围(例如高达～3.6V)。
因此，没有将仅消耗数十nA或更少静态电流的电压稳压解决方案，实际上没有节省总能量预算，并且没有适当的注意，通过解决方案，该设计甚至可能浪费更多能量。有益的是，对稳压器的要求是宽松的，即：
·要求极低的电压精度(它是供电数字电路)
·需要极低的电流供应(当无线电波采用全速SPI和调制解调器操作时，平均值高达数十μA。
最初，分立晶体管被认为是因为当晶体管处于饱和状态并且最适合连接到外部电压源时，漏极电流对漏极电压不敏感。此外，由于源极具有非常低的阻抗，因此它非常适合提供宽范围的电流需求。此外，通过固定栅极电压，源极电压可以抑制在几百mV以内。采用此构思的示例性电路布局描绘在图29中。
但是，这种简单的解决方案也有一些缺点，这些缺点是：
·沟道调制效应与每一个附加级相加；
·温度变化在0至85℃范围内引起亚阈值晶体管中的多个量级幅度的电流变化，并倾向于使基准电压明显变化；和
·输出电压随工艺(或过程，process)变化而明显变化！(～±40％)
因此，发明人建立了原生晶体管图腾的构思，其中不是对电压中的每个“升压”使用一个电流支路，并且由于对于电压升压的每个原生晶体管需要相互不重叠的最小电压降，它们可以串联并共享相同的电流。节点的最终电压完全取决于原生晶体管的电压阈值和支路的电流源。此外，在Vctrl＝0V时，不需要外部电压基准或精确的电压供应。该电路描绘在图30中，而图31和图32分别描述了其中Vb＝Vctrl时Vb的直流响应和直流分析。
要考虑的典型模拟设计问题包括：
·瞬态工作稳定性：最小电容性去耦是足够的；
·瞬态噪声：由于由晶体管源极驱动而超低；
·对电压供应变化的敏感性(电源抑制比，PSRR)：通过复合级联效应来防止；
·温度变化：这些变化在很大程度上被与每个变化相反作用的温度影响所补偿，因此大部分被抵消；
·工艺变化：这些变化不能用这种方法解决，因此需要设计解决方案；
·组件匹配：可在裸片布局中解决；和
·组件老化：这不是问题，因为这是组件在长时间的高电压应力下产生的。
然而，工艺变化是固定的特性，并且在集成电路的整个寿命中不会改变，这可以用来解决工艺变化。用于解决工艺变化问题的示例性实施例是具有取决于参考阶梯本身的电源的电阻器阶梯。此类电路在图33中描绘。这提供了若干益处，包括：
·由于底部晶体管的电流遵循所需的控制电压的指数曲线，因此覆盖了宽的调谐范围；
·不需要工厂校准，可在包含该电路的无线电波启动时自动校准；
·独立于电源电压；
·包括负反馈环路，这进一步降低了剩余温度引起的变化。
图34描绘了根据本发明实施例的如图33所描绘的示例性原生/负MOSFET图腾的参考电压扩展与温度的关系，而图35描绘了图33所描绘的示例性原生/负MOSFET图腾的瞬态噪声性能。因此，图33所描绘的示例性原生/负MOSFET图腾的编译(compiled)特性为：
·最大参考电压扩展为～26mV/1V；
·瞬态噪声典型地为～1mVpp，85℃时为2-3mVpp；
·直流电流消耗典型地为12nA，最大电流<300nA；和
·用于去耦(不包括调谐支路)的裸片面积为～11x～22m。
9.超低功率低压差调节器
根据本发明实施例的无线电波装置(如上所述，UWB接收器、UWB发射器和UWB收发器电路)支持积极的双循环，以便提供功率非常低的设计。为了实现这种积极功率降低，内部电压转换器(如线性电压参考缓冲器和DC-DC转换器)还应断电，以达到低于一微安的睡眠状态功耗，同时确保SPI接口和电路的所有重要数字部分保持供电。因此，始终开启(always-on)数字电路上的这些电路部分被限制在极低的泄露电流(～100nA)，因此必须包括厚栅极氧化物输入/输出晶体管。然而，由于芯片的主工作电压的范围是从1.8V到3.6V，因此没有电压稳压的数字晶体管必须很大，从而占用大量的裸片面积并表现出过大的动态功耗。因此，发明人已经建立了创新的无反馈低压差(LDO)稳压器，该稳压器不必执行明显的电压稳压，但是其输出电压将足够低并且足够独立于主芯片电源，从而用于始终开启数字核的晶体管足够小。
此外，较低的电源电压降低了每个数字信号翻转所需的所有寄生电容的充放电程度，从而产生非常低的动态功耗。此外，为了实际上整体节省能量，LDO应具有非常低的静态电流(量级为几个毫微安培(nanoamp))，因此它不需要或不包含反馈。参考图36所描绘的电路，根据工作条件、数字核时钟速率和活动，输出的变化可能远超过一百毫伏，但由于这仅为数字电路供电，只要输出电压精度不会下降为低至使电路变得过慢，对于电路的正常工作，输出电压精度并不特别重要。在图36中，LDO在上下文中示出，并由晶体管M15、M31和M32构成。如所描绘的，这些晶体管设置在基准带隙电路和数字电路的其余部分之间。
因此，类似于上文关于7节描述的无偏置低功率差分(指数)跨导级，前两个晶体管M15和M31体现为CMOS AB类功率放大器的等效件，该等效件在重电容性去耦(C28)的帮助下将带隙输出处的敏感高阻抗节点与从大晶体管M32的源极馈送到其栅极的任何数字噪声隔离。除此噪声外，晶体管M15和M31的中间电流支路没有活动，仅有静态电流消耗(典型地为3nA)。这是阻止LDO达到100％电流效率的唯一电流，但隔离了敏感输入节点，并且由于原生NMOS M31的电压阈值比M15的阈值低得多，使从1.3伏的带隙输出电压进行略微电压增加。在这种情况下，M32晶体管工作在亚阈值或近阈值区域，在该区域，从Vgs到电流的传递函数基本上是指数型的，允许电流需求在一个瞬态到另一个瞬态发生若干幅度量级的变化，而不会产生不超过几百mV的电压降，尽管使用该输出的电路对此不敏感。
10.具有锁存比较器的动态偏置前置放大器
在图37A中，创新电路被描绘为自含式(独立式，self-contained)电路，其中图37B中描绘的再生锁存器仅用于提供新创新电路的上下文并解释其功能。
在设计动态前置放大级时，电路设计人员始终的难题是功耗和精度之间的权衡。由于MOSFET中不可避免的电流噪声源，尤其是热噪声，因此需要通过差分对NMOS、PMOS(本例中为两者)晶体管吸收大量电流，以对电流噪声“进行平均(average out)”并提供精确比较。但是，电流吸收的越多，能量消耗越高。
因此，有益的是相对于差分对中的总电流将gm(跨导因子)最大化。因此，参考图37A，通过提供共同形成类似于电流不足反相器的结构的NMOS和PMOS输入差分对二者(即，分别为M0/M1和M4/M5)来解决这一问题。最初，PMOS晶体管旨在直接连接到VDD，并使其稍弱于NMOS晶体管，使得输出节点最终被拉低到足以导通锁存器的输入晶体管(包括M33和M35)。这使得一定量的静态电流浪费在在锁存器的输入PMOS晶体管导通后等待再生锁存器“做决策”上。
因此，为了解决这一问题以及需要调整各种电源电压/参考电压的强度(有效宽度)，则针对PMOS差分对(M4/M5)而不是NMOS差分对(M0/M1)实施“动态偏置”技术。这将使得当差分输入电压(INp-INn)为非零时，两个PMOS晶体管之间不均匀(默认情况下)吸收的电荷量已经受限，从而使得降低能量消耗，这有助于进一步放大前置放大器输出之间的差。通过该动态偏置，只要PMOS晶体管的启动强于NMOS晶体管，节点OUTp和OUTn的电压将保持为高，直到从动态偏置电容器C10吸收足够的电流。当C10被足够地消耗并且没有足够的Vgs来保持PMOS晶体管比NMOS晶体管更强的导通时，则PMOS晶体管将状态从三极管改变到饱和，并且PMOS晶体管之间最轻微的电压差将导致其中一个PMOS略微在另一个PMOS之前进入饱和，从而允许漏极电压更快地被拉低。为了进一步放大输出之间的差，漏极(前置放大器输出)电压将比其对应电压更快地被拉低，因为PMOS的较低Vgs意味着NMOS的较高Vgs，因为它们共享相同的栅极电压，因此这是“搏斗”电流。因此，一个节点在另一个节点之前开始下降并且还以比其对应节点更快的速率被消耗，这有助于产生做出更精确决策的比较器电路。
参考图37A，没有到节点nwell和pwell的明确驱动连接，由于可选择将其连接到任何公共电压节点或将其偏置，则明显的是，有多个选项可用于实现这一点，这些选项可结合图37A的电路来实现。此外，晶体管M20和M21是可选的，前提是它们的漏极在移除之前与它们各自的源极短路，并且它们的唯一目的是防止OUTp和OUTn节点在PMOS差分对进入它们的饱和状态(此时Vds大致>100mV)(此时差分对实际有效地放大差分信号)之前下降得过低。对于本领域的技术人员明显的是，为了清楚起见，没有描述在比较之后将节点OUTp和OUTn to再充电至VDD所需的一对PMOS晶体管，该对PMOS晶体管应当将其栅极连接到时钟“clk”节点。
可选地，在本发明的另一实施例中，用于PMOS晶体管的公共源极节点可以被分成具有两个单独但相等的电容器的两个单独节点。这种可选配置的益处是，可能是没有动态偏置的NMOS晶体管实际上决定了从每个输出节点吸收多少电流。以这种方式，可以通过分离必须在两个NMOS晶体管之间吸收的电荷来实现更大的输出电压差或至少等效的输出电压差，使得吸收更多电流的一个NMOS晶体管不会无意中吸收比预定由另一较慢的NMOS吸收的电荷更多的电荷。因此，在设定在另一节点之前电压下降的节点上倾卸更多电荷将事与愿违。
在上述描述中给出了具体细节，以提供对实施例的透彻理解。然而，应当理解，可以在没有这些具体细节的情况下实践实施例。例如，可以在框图中示出电路，以便不以不必要细节使得实施例模糊。在其它实例中，可以在没有不必要细节的情况下示出公知的电路、过程、算法、结构和技术，以避免使得实施例模糊。
可以以各种方式完成上述技术、块、步骤和装置的实现。例如，这些技术、块、步骤和装置可以在硬件、软件或它们的组合中来实现。对于硬件实现，处理单元可以在一个或多个专用集成电路(ASIC)、数字信号处理器(DSP)、数字信号处理装置(DSPD)、可编程逻辑装置(PLD)、现场可编程门阵列(FPGA)、处理器、控制器、微控制器、微处理器、被设计为执行上述功能的其他电子单元和/或它们的组合内实现。
为了说明和描述的目的，已经给出了本发明的示例性实施例的前述公开内容。其不旨在是穷尽的或将本发明限制于所公开的精确形式。根据上述公开内容，对于本领域普通技术人员来说，本文描述的实施例的许多变化和修改将是明显的。本发明的范围仅由所附权利要求及它们的等同物限定。
此外，在描述本发明的代表性实施例时，说明书可能已经将本发明的方法和/或过程提供为特定的步骤序列。然而，在该方法或过程不依赖于本文阐述的特定步骤顺序的程度上，该方法或过程不应限于所描述的特定步骤序列。如本领域普通技术人员将理解的，其它步骤序列也是可能的。因此，说明书中阐述的特定步骤顺序不应被解释为对权利要求的限制。此外，针对本发明的方法和/或过程的权利要求不应限于按所书写的顺序执行它们的步骤，本领域技术人员可以容易地理解，所述序列可以变化并且仍然保持在本发明的精神和范围内。

Claims (24)

1.一种方法，包括：
提供至少包括DC-DC转换器的电子电路；
建立与将电子电路断电而进入睡眠模式有关的睡眠信号；
根据睡眠信号的建立而关闭DC-DC转换器；
建立合成时钟计数器，以对睡眠信号上升的时刻与DC-DC转换器关闭的时刻之间的合成时钟周期的数量进行计数；
在睡眠模式期间保持该合成时钟计数器的值；
从与何时唤醒电子电路退出睡眠模式有关的预定延迟中减去根据该保持的合成时钟计数器值建立的时间值。
2.根据权利要求1所述的方法，其中，
在形成电子电路的一部分的低频时钟的预定边沿，关闭DC-DC转换器。
3.根据权利要求2所述的方法，其中，
低频时钟是在32kHz的频率下工作的至少一个时钟，并且由晶体振荡器产生。
4.一种电路，包括：
端口，用于接收第一信号并且耦接到电路；
PMOS栅极和NMOS栅极，并联地电连接到端口并且各自彼此连接；
电路的第一部分，电连接到PMOS栅极；和
电路的第二部分，电连接到NMOS栅极；其中，
端口以与不存在PMOS栅极和NMOS栅极的相同方式起作用；和
电路的第一部分和第二部分现在具有端口的电压阈值的两倍。
5.根据权利要求4所述的电路，其中，
NMOS栅极和PMOS栅极执行以下内容中的至少一个：
实质上用作施密特触发器；和
降低第一信号内任何电压转换期间的电流消耗。
6.一种方法，包括：
提供用于接收第一信号并且耦接到电路的端口；
提供并联地电连接到端口并且各自彼此连接的PMOS栅极和NMOS栅极；
提供电路的电连接到PMOS栅极的第一部分；和
提供电路的电连接到NMOS栅极的第二部分；其中，
对于第一信号内的缓慢上升转换，在NMOS栅极和电路的第二部分之间的第一节点开始电压上升并然后变为导通之前，实际输入电压已经上升了NMOS栅极的阈值电压；
当NMOS栅极的栅极连接部连接到PMOS栅极的漏极连接部时，第一节点的电压滞后于PMOS栅极与电路的第一部分之间的第二节点的电压；
对于第一信号内的下降转换，第二节点的电压滞后于第一节点的电压。
7.一种方法，包括：
提供包括第一漏极、第一栅极、第一源极和第一基板连接部的第一MOSFET；
提供包括第二漏极、第二栅极、第二源极和第二基板连接部的第二MOSFET；
提供电连接到第一栅极、第二栅极和第一基板连接部的第一端口；
提供电连接到第一漏极的第二端口；和
提供电连接到第二源极和第二基板连接部的第三端口；其中，
第一MOSFET和第二MOSFET是相同的类型，并且是n沟道MOSFET或p沟道MOSFET。
8.根据权利要求7所述的方法，还包括
第三MOSFET，设置在第一MOSFET和第二MOSFET之间，并且包括第三漏极、第三栅极、第三源极和第三基板连接部；其中，
第一端口还耦接到所述第三栅极；
第三漏极连接到第一源极；
第三源极连接到第二漏极；
第三基板连接部连接到第三漏极，使得第三MOSFET的偏置电压在第一MOSFET和第二MOSFET的偏置电压之间；
第三MOSFET与第一MOSFET类型相同。
9.一种跨导运算放大器，包括：
复合MOSFET的至少一个差分对，每个复合MOSFET包括：
第一MOSFET，包括第一漏极、第一栅极、第一源极和第一基板连接部；
第二MOSFET，包括第二漏极、第二栅极、第二源极和第二基板连接部；
第一端口，电连接到第一栅极、第二栅极和第一基板连接部；
第二端口，电连接到第一漏极；
第三端口，电连接到第二源极和第二基板连接部；和
电连接部，位于第一源极和第二漏极之间；其中，
第一MOSFET和第二MOSFET是相同的类型，并且是n沟道MOSFET和PMOS MOSFET中的一种。
10.根据权利要求9所述的跨导运算放大器，还包括：
第三MOSFET，设置在第一n沟道MOSFET和第二MOSFET之间，并且包括第三漏极、第三栅极、第三源极和第三基板连接部；其中，
第一端口还耦接到第三栅极；
第三漏极连接到第一源极；
第三源极连接到第二漏极；
第三基板连接部连接到第三漏极，使得第三MOSFET的偏置电压在第一MOSFET和第二MOSFET的偏置电压之间；其中，
第三MOSFET与第一MOSFET类型相同。
11.根据权利要求10所述的运算放大器，其中，
每对复合MOSFET中的第三MOSFET的第三漏极连接到该复合MOSFET差分对中的另一复合MOSFET的第一源极和第三漏极。
12.一种电流镜，包括
第一至第四复合MOSFET，每个复合MOSFET包括
第一MOSFET，包括第一漏极、第一栅极、第一源极和第一基板连接部；
第二MOSFET，包括第二漏极、第二栅极、第二源极和第二基板连接部；和
第三MOSFET，设置在第一MOSFET和第二MOSFET之间，并且包括第三漏极、第三栅极、第三源极和第三基板连接部；其中，
第一端口电连接到第一栅极、第二栅极、第三栅极以及第一基板连接部；
第二端口电连接到第一漏极；
第三端口电连接到第二源极和第二基板连接部；
第三漏极连接到第一源极；
第三源极连接到第二漏极；和
第三基板连接部连接到第三漏极，使得第三n沟道MOSFET的偏置电压在第一n沟道MOSFET和第二n沟道MOSFET的偏置电压之间；其中，
第一MOSFET、第二MOSFET和第三MOSFET均是n沟道MOSFET或p沟道MOSFET。
13.根据权利要求12所述的电流镜，其中
第一复合MOSFET和第二复合MOSFET的第二端口耦接到上电源轨(power rail)；
第三复合MOSFET和第四复合MOSFET的第三端口经由电流源耦接到下电源轨；
第三复合MOSFET和第四复合MOSFET的第一端口耦接到差分输入端口；
第一复合MOSFET和第二复合MOSFET的第三端口耦接到第三复合MOSFET和第四复合MOSFET的第一端口；
第一复合MOSFET的第一端口耦接到第一复合MOSFET的第三端口；
第二复合MOSFET的第一端口耦接到第一复合MOSFET的第三端口；和
输出耦接到第二复合MOSFET的第三输出端口和第三复合MOSFET的第二输出端口。
14.一种电路，包括：
无偏置差分(指数)跨导级，包括：
一对差分信号输入端口；
第一NMOS栅极和第二NMOS栅极，均耦接到差分信号输入端口中的一个；
第一PMOS栅极和第二PMOS栅极，均耦接到差分信号输入端口中的一个；其中，
或者：
第一NMOS晶体管和第二NMOS晶体管中的每个的源极以及第一PMOS栅极和第二PMOS栅极的源极全部连接在一起；
或者：
第一NMOS晶体管和第二NMOS晶体管的源极在电路的第一节点处连接在一起，第一PMOS栅极和第二PMOS栅极的源极在电路的第二节点处连接在一起。
15.一种运算放大器，包括：
无偏置差分(指数)跨导级，包括：
一对差分信号输入端口；
第一NMOS栅极和第二NMOS栅极，均耦接到差分信号输入端口中的一个；
第一PMOS栅极和第二PMOS栅极，均耦接到差分信号输入端口中的一个；其中，
或者：
第一NMOS晶体管和第二NMOS晶体管中的每个的源极以及第一PMOS栅极和第二PMOS栅极的源极全部连接在一起；
或者：
第一NMOS晶体管和第二NMOS晶体管的源极在电路的第一节点处连接在一起，第一PMOS栅极和第二PMOS栅极的源极在电路的第二节点处连接在一起。
16.一种电压源，该电压源形成电子电路的一部分，包括：
电流源；和
多个晶体管，沿着N个电节点的阶梯设置；其中，
节点0是接地；
多个晶体管中的第i个晶体管的栅极连接到节点(i-1)；
多个晶体管中的第i个晶体管的源极连接到节点i；
多个晶体管中的第i个晶体管的漏极连接到节点(i+1)；和
电流源设置在节点0和节点1之间的电流路径中留下的间隙内。
17.根据权利要求16所述的电压源，其中，
每个晶体管是原生晶体管或耗尽模式晶体管。
18.根据权利要求16所述的电压源，还包括：
调谐电路，用于调谐电流源以允许校准电压源。
19.一种提供形成电子电路一部分的电压源的方法，包括：
在串联阵列中提供多个N个晶体管；其中，
多个N个原生晶体管中的原生晶体管i的源极耦接到多个N个有源晶体管中的原生晶体管(i-1)的漏极，其中i＝2,…,N；
多个N个原生晶体管中的第一原生晶体管的源极耦接到接地；
多个N个原生晶体管中的原生晶体管j的基板耦接到接地，其中j＝1,…,N；和
多个N个原生晶体管中的原生晶体管k的栅极耦接到位于多个N个有源晶体管中的晶体管(k-1)的源极和多个N个有源晶体管中的原生晶体管(k-2)的漏极之间的节点，其中k＝3,…,N并且k是整数。
20.根据权利要求19所述的方法，其中，
多个N个晶体管中的每个晶体管是原生晶体管或耗尽模式晶体管。
21.一种提供用于电子电路的低压差稳压器的方法，包括：
提供高阻抗参考电压源；
提供一对第一晶体管以将参考电压电路的输出与从第二晶体管的源极馈送到第二晶体管的栅极的任何数字噪声隔离；其中，
第一上晶体管和第一下晶体管串联设置在上电源轨和接地之间；
第一上晶体管的漏极连接到上电源轨，第一下晶体管的源极连接到接地；
第二晶体管的栅极、第一上晶体管的源极和第一下晶体管的漏极全部耦接到公共节点；和
高阻抗参考电压源耦接到第一下晶体管的栅极和第一上晶体管的栅极。
22.根据权利要求21所述的方法，其中，
高阻抗参考电压源为带隙基准。
23.根据权利要求21所述的方法，其中，
第一上晶体管及第二晶体管为NMOS晶体管；和
第一下晶体管是PMOS晶体管。
24.一种电子电路，包括
多个电子电路元件；和
具有锁存比较器的动态偏置前置放大器，包括：
NMOS输入差分对，设置在一对差分输入端口之间；
PMOS输入差分对，设置在该对差分输入端口之间；和
动态偏置电路，耦接到PMOS输入差分对的源极。
CN202080022544.1A 2019-03-18 2020-03-18 超宽带（uwb）发射器和接收器电路 Pending CN113875138A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201962819847P 2019-03-18 2019-03-18
US62/819,847 2019-03-18
PCT/CA2020/000030 WO2020186333A1 (en) 2019-03-18 2020-03-18 Ultra wideband (uwb) transmitter and receiver circuits

Publications (1)

Publication Number Publication Date
CN113875138A true CN113875138A (zh) 2021-12-31

Family

ID=72519439

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202080022544.1A Pending CN113875138A (zh) 2019-03-18 2020-03-18 超宽带（uwb）发射器和接收器电路

Country Status (6)

Country Link
US (2) US11908554B2 (zh)
EP (1) EP3942682A4 (zh)
CN (1) CN113875138A (zh)
SG (1) SG11202110122WA (zh)
TW (1) TW202137697A (zh)
WO (1) WO2020186333A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114826844A (zh) * 2022-04-13 2022-07-29 清华大学 一种非对称脉冲超宽带发射机***

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11514975B2 (en) 2021-03-18 2022-11-29 Elite Semiconductor Microelectronics Technology Inc. Amplifier and LPDDR3 input buffer
TWI781598B (zh) * 2021-04-28 2022-10-21 晶豪科技股份有限公司 放大器以及lpddr3輸入緩衝器
JP7470084B2 (ja) * 2021-09-10 2024-04-17 株式会社東芝 電子回路、電子システム及び駆動方法
US11569865B1 (en) * 2021-09-24 2023-01-31 Qualcomm Incorporated Reconfigurable baseband filter
CN116346047A (zh) * 2021-12-24 2023-06-27 圣邦微电子（北京）股份有限公司 轨到轨运算放大器及其输入级结构

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6088602A (en) * 1998-03-27 2000-07-11 Lsi Logic Corporation High resolution frequency calibrator for sleep mode clock in wireless communications mobile station
US6667642B1 (en) 2002-09-18 2003-12-23 Cypress Semicondutor Corporation Method and circuit for reducing the power up time of a phase lock loop
US20090004981A1 (en) * 2007-06-27 2009-01-01 Texas Instruments Incorporated High efficiency digital transmitter incorporating switching power supply and linear power amplifier
US8391819B2 (en) * 2010-02-23 2013-03-05 Texas Instruments Incorporated Narrow band RF filter circuits, devices and processes using impedance translation
ES2779317T3 (es) 2014-01-09 2020-08-14 Gestion Valeo Soc En Commandite (Valeo Managem Lp) Sistemas relacionados con la radiodifusión de banda ultra ancha que comprenden un salto dinámico de frecuencia y de ancho de banda
US9571098B2 (en) * 2014-08-11 2017-02-14 Samsung Electronics Co., Ltd. Signal receiving circuits including termination resistance having adjustable resistance value, operating methods thereof, and storage devices therewith
US10608699B2 (en) 2015-06-01 2020-03-31 Transfert Plus Societe En Commandite Systems and methods for spectrally efficient and energy efficient ultra-wideband impulse radios and scalable data rates
CN112994711B (zh) 2017-06-30 2022-11-15 转移附加公司 高效节能的超宽带脉冲无线电***和方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114826844A (zh) * 2022-04-13 2022-07-29 清华大学 一种非对称脉冲超宽带发射机***
CN114826844B (zh) * 2022-04-13 2024-01-30 清华大学 一种非对称脉冲超宽带发射机***

Also Published As

Publication number Publication date
WO2020186333A1 (en) 2020-09-24
US11908554B2 (en) 2024-02-20
EP3942682A1 (en) 2022-01-26
US20220173761A1 (en) 2022-06-02
TW202137697A (zh) 2021-10-01
SG11202110122WA (en) 2021-10-28
US20240212805A1 (en) 2024-06-27
EP3942682A4 (en) 2023-02-22

Similar Documents

Publication Publication Date Title
CN113875138A (zh) 超宽带（uwb）发射器和接收器电路
de Streel et al. SleepTalker: A ULV 802.15. 4a IR-UWB transmitter SoC in 28-nm FDSOI achieving 14 pJ/b at 27 Mb/s with channel selection based on adaptive FBB and digitally programmable pulse shaping
US10462737B2 (en) Methods and systems relating to ultra wideband transceivers
US10804946B2 (en) Low power wake-up receiver
EP2557686B1 (en) System and method for improving power efficiency of a transmitter
EP2557685B1 (en) System and method for preserving input impedance of a current-mode circuit
US7979036B2 (en) Fully integrated ultra wideband transmitter circuits and systems
Zarate-Roldan et al. 0.2-nJ/b fast start-up ultralow power wireless transmitter for IoT applications
US10990117B2 (en) P-type metal-oxide-semiconductor (PMOS) low drop-out (LDO) regulator
Van Helleputte et al. A 70 pJ/pulse analog front-end in 130 nm CMOS for UWB impulse radio receivers
Huang et al. An ultra-low-power 9.8 GHz crystal-less UWB transceiver with digital baseband integrated in 0.18 µm BiCMOS
US8811527B2 (en) Ultra-wideband impulse radio transmitter with modulation
US20130039434A1 (en) System and method for a dual-path transmitter
US9197174B2 (en) Analog baseband filter for radio transceiver
Vigraham et al. An ultra low power, compact UWB receiver with automatic threshold recovery in 65 nm CMOS
Kim et al. A 1.04-4V, digital-intensive dual-mode BLE 5.0/IEEE 802.15. 4 transceiver SoC with extended range in 28nm CMOS
Daoud et al. A non-coherent high speed IR-UWB receiver for biomedical implants
Ayers et al. A low power BFSK super-regenerative transceiver
O’Donnell A baseband, impulse ultra-wideband transceiver front-end for low power applications
Bol et al. An 802.15. 4 IR-UWB transmitter SoC with adaptive-FBB-based channel selection and programmable pulse shape
Ayers et al. Tradeoffs in the design of cmos receivers for low power wireless sensor networks
US7471074B2 (en) Re-referencing a reference voltage
Parvizi Ultra-low power and ultra-low voltage RF CMOS circuits and system design techniques
Schrüfer et al. A Low-Power Integrating and Sampling Demodulator for 3-5 GHz IR-UWB Applications
Mangal Energy-Detecting Receivers for Wake-Up Radio Applications

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination