TWI781598B

TWI781598B - 放大器以及lpddr3輸入緩衝器

Info

Publication number: TWI781598B
Application number: TW110115245A
Authority: TW
Inventors: 粘書瀚
Original assignee: 晶豪科技股份有限公司
Priority date: 2021-04-28
Filing date: 2021-04-28
Publication date: 2022-10-21
Also published as: TW202243392A

Abstract

一種放大器，其輸入級包含：一第一電流鏡；一第一輸入差動對，耦接該第一電流鏡；一第一電流源；一第二電流源；一第二輸入差動對，其中第一輸入差動對以及第二輸入差動對接收一參考電壓；一第二電流鏡；以及一壓控傳輸電路。其中當預定電壓高於一第一預定值，第一電流鏡中形成一額外電流路徑且流過第一電流鏡中的額外電流路徑的電流流經第二電流鏡到地電位。當預定電壓低於一第二預定值，第二電流鏡中形成一額外電流路徑且流過第二電流鏡中的額外電流路徑的電流流經第一電流鏡到預定電壓源。

Description

放大器以及LPDDR3輸入緩衝器

本發明有關於放大器以及LPDDR3輸入緩衝器，特別有關於可降低參考電壓的變動所造成影響的放大器以及LPDDR3輸入緩衝器。

低功耗DDR(雙倍資料率同步動態隨機存取記憶，Double Data Rate Synchronous Dynamic Random Access Memory)中的LPDDR3的輸入緩衝器會接收一參考電壓，而輸入緩衝器會根據此參考電壓產生輸出電壓給之後的電路使用。然而，輸出電壓可能會對應參考電壓的變動而漂動。

因此，需要一種補償機制來改善這樣的問題。

因此，本發明一目的為提供一種放大器，其可補償由參考電壓的變動所引起的輸出電壓漂移。

本發明另一目的為提供一種LPDDR3輸入緩衝器，其可補償由參考電壓的變動所引起的輸出電壓漂移。

本發明一實施例揭露了一種放大器，具有一輸入級，該輸入級包含：一第一電流鏡，耦接一預定電壓源；一第一輸入差動對，耦接該第一電流鏡；一第一電流源，耦接該第一輸入差動對；一第二電流源；一第二輸入差動對，耦接該第二電流鏡，其中該第一輸入差動對以及該第二輸入差動對用以接收一參考電壓；一第二電流鏡，耦接該第二輸入差動對以及一地電位；以及一壓控傳輸電路，被一參考電壓控制。其中當預定電壓高於一第一預定值，該第一電流鏡中形成一額外電流路徑且流過該第一電流鏡中的該額外電流路徑的電流流經該第二電流鏡到該地電位。其中當該預定電壓低於一第二預定值，該第二電流鏡中形成一額外電流路徑且流過該第二電流鏡中的該額外電流路徑的電流流經該第一電流鏡到該預定電壓源。

在一實施例中，前述放大器使用在LPDDR3緩衝器且參考電壓對應ODT(on die termination，片內終結)電阻而變動。

根據上述實施例，可以補償由參考電壓的變動所引起的放大器的輸出電壓的漂移。因此，可以改善現有技術中的問題。

100:輸入級

101:壓控傳輸電路

VDD:預定電壓源

CM1:第一電流鏡

CM2:第二電流鏡

DI1:第一輸入差動對

DI2:第二輸入差動對

CS1:第一電流源

CS2:第二電流源

T1,T2:端點

MPa、MPb、P1、P2:PMOS

MNa、MNb、MNc、MNd、N1、N2:NMOS

第1圖為繪示了根據本發明一實施例的放大器的方塊圖。

第2圖為繪示了根據本發明一實施例的第1圖中的放大器的電路圖。

第3圖為繪示了根據本發明一實施例的第1圖中的壓控傳輸電路的電路圖。

第4圖繪示了根據本發明一實施例的第2圖中的放大器的動作的波形圖。

第5圖為繪示了根據本發明另一實施例的第1圖中的壓控傳輸電路的電路圖。

以下描述中以多個實施例做為例子來說明本發明的概念。還請留意，以下描述中的”第一”、”第二”以及類似描述僅用來定義不同的元件、參數、資料、訊號或步驟。並非用以限定其次序。舉例來說，第一裝置以及第二裝置僅代表這些裝置可具有相同的結構但為不同的裝置。

第1圖為繪示了根據本發明一實施例的放大器的方塊圖，這放大器包含了具寬輸入範圍的輸入級。運算放大器通常可以分為輸入級100和輸出級(未示出)。如第1圖所示，輸入級100包含：耦接到預定電壓源VDD的第一電流鏡CM1，第一輸入差動對DI1，第一電流源CS1，耦接到地電位的第二電流鏡CM2，第二輸入差動對DI2，第二電流源CS2以及壓控傳輸電路101。第一輸入差動對DI1耦接到第一電流鏡CM1，且第一電流源CS1耦接到第一輸入差動對DI1。第二輸入差動對DI2耦接到第二電流鏡CM2，且第二電流源CS2耦接到第二輸入差動對DI2。第一輸入差動對DI1和第二輸入差動對DI2用以接收輸入信號IN和參考電壓REF。壓控傳輸電路101由參考電壓REF控制。

在實施運作中，當參考電壓REF高於第一預定值時，在第一電流鏡CM1中會形成額外電流路徑，且流過此額外電流路徑的電流會通過第二電流鏡CM2流向地電位。另外，當參考電壓REF低於第二預定值時，在第二電流鏡CM2中會形成額外的電流路徑，且流過第二電流鏡CM2中的額外電流路徑的電流會通過第一電流鏡CM1並流到預定電壓源VDD。

於一實施例中，額外電流路徑是指第一電流鏡CM1以及第二電流鏡CM2原先已具有電流路徑。但當參考電壓REF高於第一預定值或低於第二預定值時，會在第一電流鏡CM1或第二電流鏡CM2中再形成電流路徑。

在一實施例中，第一預定值和第二預定值是壓控傳輸電路101中的電晶體的開啟/關閉電壓。稍後將更詳細描述壓控傳輸電路101的細節。

在一實施例中，輸入級100包含在LPDDR3輸入緩衝器中。在這種情況下，參考電壓REF是DQ，DM輸入的參考電壓，其電壓位準隨ODT(on die termination，片內終結)電阻而變化。ODT電阻可以遵循LPDDR3規範並以不同的模式運行，且在不同的模式中具有不同的電阻值。參考電壓REF對應於ODT電阻的不同電阻值而變化。如上所述，參考電壓REF的變化可能導致輸出電壓Vo的漂移。在一實施例中，輸出電壓Vo也被作為反相器(未示出)的輸入，因此輸出電壓Vo的漂移會影響反相器的輸出。經由第1圖所示的輸入級100，可以補償輸出電壓Vo以改善上述問題。

第2圖為繪示了根據本發明一實施例的第1圖中的放大器100的電路圖。請注意，第2圖僅為範例，能夠執行相同功能的電路也應落入本發明的範圍內。如第2圖所示，第一電流鏡CM1包含PMOS MPa，MPb，第二電流鏡CM2包含NMOS MNc，MNd。運算放大器包含具有寬輸入範圍的輸入級100，其包含具有NNOS MNa和MNb的差動電晶體對以及包含具有PMOS MPc和MPd形成的差動電晶體對組成。這些差動電晶體對並聯連接以接收並聯傳輸的輸入信號IN和REF。

在第2圖的實施例中，PMOS MPa，MPb的閘極耦接至第1圖所示的壓控傳輸電路101的端點T1，且NMOS MNc，MNd的閘極耦接至壓控傳輸電路101的端點T2。PMOSMPa，MPb，NMOS MNc，MNd可以用其他種類的電晶體代替。因此，這樣的連接可以描述為：第一電流鏡CM1包含多個電晶體，且壓控傳輸電路101耦接到電晶體的控制端(例如，閘極端)。此外，這樣的連接可以描述為：第二電流鏡CM2包含多個電晶體，並且壓控傳輸電路101耦接到電晶體的控制端點。

壓控傳輸電路101用以控制端點T1，T2之間的短路程度，且可具有各種不同結構。第3圖和第5圖是根據本發明不同實施例的第1圖所示的壓控傳輸電路的電路圖。第3圖是壓控傳輸電路101的電路圖，當參考電壓REF在VDD/2和VDD之間時，壓控傳輸電路101形成傳輸路徑，此傳輸路徑用作上述的額外電流路徑，以降低輸出電壓Vo。如第3圖所示，壓控傳輸電路101包含PMOS P1，NMOS N1和NMOS N2。NMOS N1由參考電壓REF控制而開啟(導通)或關閉(不導通)。具體來說，當參考電壓REF高於第一預定值時，NMOS N1開啟。

PMOS P1耦接在第一電流鏡CM_1和NMOS N1之間，且耦接到地電位。具體來說，PMOS P1的源極端作為第1圖所示的端點T1，且PMOS P1的閘極耦接到地電位。NMOS N2耦接於NMOS N1和第二電流鏡CM2之間且被第一偏壓電壓B1所偏壓。另外，在第3圖的實施例中，NMOS N2的源極用作第1圖所示的端點T2。

在一實施例中，於實際操作中，當參考電壓REF增加到0.5 * VDD和VDD之間時，第一偏壓電壓B1降低到較低的電壓，例如0.75 * VDD，以減少端點T1，T2之間的短路程度。更詳細來說，由於較低的第一偏壓電壓B1，NMOS N2的導通電阻增加，且端點T1，T2之間的短路程度相應地受到限制。在這樣的設計中，如果參考電壓REF增加到0.5 * VDD至0.75 * VDD之間，則端點T1，T2之間的短路程度由參考電壓REF控制。另外，如果參考電壓REF進一步增加到0.75 * VDD與VDD之間，則端點T1，T2之間的短路程度被0.75 * VDD的第一偏壓電壓B1箝位。

此外，為了避免製程漂移的影響，壓控傳輸電路101可包含PMOS P1，以在NMOS開啟過多且PMOS開啟得太少而使端點T1，T2短路時補償端點T1，T2的短路。

PMOS P1，NMOS N1和NMOS N2可以由其他種類的電晶體代替。因此，第3圖所示的實施例可以描述為包含：一第一類一電晶體(例如，NMOS N1)，由參考電壓REF控制以開啟或關閉，其中，當參考電壓REF高於第一預定值時，第一類電晶體導通。並包含一第一類二電晶體(例如，PMOS P1)，耦接在第一電流鏡CM1和第一類一電晶體之間，且耦接到地電位。且可進一步包含一第二類一電晶體(NMOS N2)。此第二類一電晶體被第一偏壓電壓B1偏壓，並耦接在第一類一電晶體和第二電流鏡CM2之間。

第4圖繪示了根據本發明一實施例的第2圖中的放大器100的動作的波形圖，其對應於第3圖中繪示的實施例。GN是第2圖中的NMOS MNa，MNb的源極上的電壓，V_T1是端點T1上的電壓，Cur是流過NMOS MNa，MNb的電流，且Vo是前述的輸出電壓Vo。此外，上波形是當壓控傳輸電路101不形成傳輸路徑(即，端點T1和T2不導通)時的波形。例如，第3圖中的NMOS N1或第4圖中的PMOS P1關閉時的波形。相反的，下波形是當壓控傳輸電路101形成傳輸路徑時(即，端點T1和T2短路)的波形。例如，第3圖中的NMOS N1或第4圖中的PMOS P1導通時的波形。

如第4圖所示，當參考電壓REF增加時，GN，V_T1，Cur上升。當參考電壓REF升高且端點T1和T2不導通時，輸出電壓Vo也升高。然而，當端點T1和T2短路時，輸出電壓Vo被下拉。根據第2圖的描述，當參考電壓高於第一預定值時，由於端點T1和T2短路，所以在第一電流鏡CM1中形成了額外電流路徑。流過第一電流鏡CM1中的額外電流路徑的電流流過第二電流鏡CM2到地電位。因此，流過PMOS MPa的電流會增加，使得PMOS MPa的電壓VSG增加。PMOS MPa的大電壓VSG抑制了NMOS MNa的電壓VDS，因此流過NMOS MNa的電流減少，且電壓GN降低。因此，輸出電壓Vo被下拉。此外，如果端點T2處的電壓增加，則輸出電壓Vo會被直接下拉。

與第3圖所示的實施例相反，第5圖繪示了壓控傳輸電路101在參考電壓REF介於0和VDD/2之間時的電路圖，其形成的額外傳輸路徑增加輸出電壓Vo。如第5圖所示，壓控傳輸電路101包含NMOS N1，PMOS P1和PMOS P2。PMOS P1由參考電壓REF控制而開啟或關閉。具體來說，當參考電壓REF低於第二預定值時，PMOS P1開啟。

NMOS N1耦接在第二電流鏡CM_2和PMOS P1之間，並耦接至VDD，VDD是第1圖所示的放大器100的操作電壓(operating voltage)。具體來說，NMOS N1的源極作為第1圖所示的端點T2，且NMOS N1的閘極耦接到VDD。PMOS P2 耦接在PMOS P1和第一電流鏡CM1之間，且被第二偏壓電壓B2所偏壓。此外，在第5圖的實施例中，PMOS P2的源極作為第1圖所示的端點T1。

在一實施例中，於實際操作中，如果參考電壓REF減少到0.5 * VDD和地電位之間，則可以增加第二偏壓電壓B2以減少端點T1和T2之間的短路等級。例如，可以將第二偏壓電壓B2增加至0.25×VDD，以增加PMOS P2的開啟電阻，進而降低端點T1和T2之間的短路等級。

另外，為避免製程漂移的影響。壓控傳輸電路101可更包含NMOS N1，以在NMOS導通得太少和/或PMOS導通得太多的情況下補償端點T1，T2的短路等級。

NMOS N1，PMOS P1和PMOS P2可以被其他種類的電晶體代替。因此，可以將第5圖所示的實施例描述為包含：由參考電壓REF控制的第一類二電晶體(例如，PMOSP1)，被參考電壓REF控制而開啟或關閉，其中當參考電壓低於第二預定值，第一類二電晶體開啟；第一類一電晶體(例如，NMOS N1)，耦接在第二電流鏡CM2和第一類二電晶體之間，且耦接到預定電壓位準(例如，VDD)。第二類二電晶體P2耦接在第一類二電晶體和第一電流鏡CM1之間且被第二偏壓電壓B2所偏壓。

根據第2圖的描述，當參考電壓低於第二預定值時，由於端點T1和T2短路，在第二電流鏡CM2中會形成了額外電流路徑。流過第二電流鏡CM2中的額外電流路徑的電流會經過第一電流鏡CM1流到預定電壓源VDD。通過這種方式，流過NMOS MNc的電流會增加，使得NMOS MNc的電壓VGS增加。NMOS MNc的大電壓VSG抑制了PMOS MPc的電壓VSD，因此流過PMOS MPc的電流減少，且電壓GN變得更高。因此，輸出電壓Vo被上拉。此外，如果端點T1處的電壓降低，則輸出電壓Vo被直接上拉。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。