CN113872604A - 一种可降低分数杂散和高频量化噪声的σ-δ调制器 - Google Patents
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Abstract
本发明公开了一种可降低分数杂散和高频量化噪声的Σ‑Δ调制器，属于集成电路设计领域。Σ‑Δ调制器一端连接除4除法器，另一端连接陷波滤波器，除4除法器用于接收外部数据信号，陷波滤波器输出调制后的数据信号，Σ‑Δ调制器包括19位CLA、第一24位CLA、第二24位CLA、1比特寄存器以及噪声消除电路，19位CLA分别与除4除法器和第一24位CLA连接，第一24位CLA与第二24位CLA连接；噪声消除电路的输入端通过1位寄存器分别与19位CLA、第一24位CLA、第二24位CLA连接，噪声消除电路与陷波滤波器连接。本发明通过两种MASH结构组合并加入陷波滤波器结构，得到更加平滑的量化噪声功率谱；同时降低高频处的量化噪声分量以及减小锁相环路中的非线性因素对相位噪声的影响。
Description
技术领域
本发明涉及一种可降低分数杂散和高频量化噪声的Σ-Δ调制器，属于集成电路设计领域。
背景技术
频率综合器是现代电子***中的重要组成部分，广泛应用于通信、雷达、航天、航海等领域中。在无线通信领域，频率综合器常被应用于无线射频收发***中，为射频前端提供高分辨率、低相位噪声和高频谱纯度的本振信号。随着大规模集成电路技术的蓬勃发展，全集成、高性能的锁相环电路发展迅速，基于锁相环的频率综合器因其优越的性能成为目前应用非常广泛的一种结构。传统的整数分频锁相环由于频率分辨率较低，无法满足一些高精度***的要求。而小数分频锁相环能够在不降低参考频率的情况下提高频率分辨率，实现高精度、低相噪的频率输出。
在锁相环型小数分频频率综合器中，分频器通过瞬时分频比不断变化来实现平均意义上的小数分频，经过锁相环路到达VCO输出便形成了小数杂散。为了抑制小数杂散并实现高分辨率的频率输出，常在分频器中引入Σ-Δ调制技术。该技术采用噪声成型技术将小数杂散以量化噪声的形式推到频率高处，再利用锁相环的低通特性加以滤除，从而有效抑制小数频率综合器中的小数杂散。Σ-Δ调制技术最初被用于过采样A/D转换电路，直到上世纪90年代中期才开始被应用于频率综合器。
该技术目前存在的问题是：大范围的分频比抖动与环路非线性相结合会恶化电路的相位噪声，以及在某些小数输入时调制器输出序列太短周期性太强从而恶化小数杂散，最后高频量化噪声的存在不利于锁相环路带宽的设计。
发明内容
本发明的目的在于提供一种可降低分数杂散和高频量化噪声的Σ-Δ调制器，可实现在任意小数输入下输出序列长度足够长，且随机性更强，同时，采用的陷波滤波技术可以对高频量化噪声进行一定程度的抑制，同时也缩小了Σ-Δ调制器输出变化范围，降低了锁相环路的非线性对相位噪声的影响。
为实现上述目的，本发明提供了一种可降低分数杂散和高频量化噪声的Σ-Δ调制器，所述Σ-Δ调制器一端连接接收电路，另一端连接陷波滤波器，所述接收电路包括除4除法器，所述除4除法器用于接收外部数据信号，所述陷波滤波器用于输出调制后的数据信号，所述Σ-Δ调制器包括：
19位超前进位加法器，所述19位超前进位加法器的输入端与所述除4除法器的输出端连接；
第一24位超前进位加法器，所述第一24位超前进位加法器的输入端与所述19位超前进位加法器的输出端连接；
5比特移位模块，所述5比特移位模块的输入端连接所述19位超前进位加法器，输出端连接所述第一24位超前进位加法器的输入端；
第二24位超前进位加法器，所述第二24位超前进位加法器的输入端与第一24位超前进位加法器的输出端连接；
1位寄存器，所述1位寄存器的输入端分别与所述19位超前进位加法器的输出端、第一24位超前进位加法器的输出端和第二24位超前进位加法器的输出端连接；
噪声消除电路，所述噪声消除电路的输入端与所述1位寄存器的输出端连接，所述噪声消除电路的输出端与所述陷波滤波器的输入端连接。
作为本发明的进一步改进，所述Σ-Δ调制器还包括19位寄存器与第四寄存器，所述第四寄存器为1位寄存器，所述19位寄存器与第四寄存器的输入端分别与所述19位超前进位加法器的输出端连接，所述19位寄存器与第四寄存器的输出端分别与所述19位超前进位加法器的输入端连接。
作为本发明的进一步改进，所述19位超前进位加法器包括第一5比特超前进位加法器、第二5比特超前进位加法器、第三5比特超前进位加法器、第七4比特超前进位加法器以及三个1比特寄存器；
所述第一5比特超前进位加法器的输入端与所述第四寄存器的输出端连接；
所述第二5比特超前进位加法器的输入端通过所述1比特寄存器与所述第一5比特超前进位加法器的输出端连接；
所述第三5比特超前进位加法器的输入端通过所述1比特寄存器与所述第二5比特超前进位加法器的输出端连接；
所述第七4比特超前进位加法器的输入端通过所述1比特寄存器与所述第三5比特超前进位加法器的输出端连接；
所述第一24位超前进位加法器的输入端与所述第七4比特超前进位加法器的输出端连接；
所述第一5比特超前进位加法器的输入端、所述第二5比特超前进位加法器的输入端、所述第三5比特超前进位加法器的输入端以及所述第七4比特超前进位加法器的输入端分别与所述19位寄存器的输出端连接；
所述第一5比特超前进位加法器的输入端、所述第二5比特超前进位加法器的输入端、所述第三5比特超前进位加法器的输入端以及所述第七4比特超前进位加法器的输入端分别与所述除4除法器的输出端连接；
所述5比特移位模块的输入端分别与所述第一5比特超前进位加法器的输入端、所述第二5比特超前进位加法器的输入端、所述第三5比特超前进位加法器的输入端以及所述4比特超前进位加法器的输出端连接。
作为本发明的进一步改进，所述Σ-Δ调制器还包括24位寄存器，所述24位寄存器的输入端分别与所述第一24位超前进位加法器的输出端或第二24位超前进位加法器的输出端连接，所述24位寄存器的输出端分别与所述第一24位超前进位加法器或第二24位超前进位加法器的输入端连接。
作为本发明的进一步改进，所述第一24位超前进位加法器与第二24位超前进位加法器均包括六个4比特超前进位加法器以及五个1比特寄存器，六个所述4比特超前进位加法器顺序连接，每两个所述4比特超前进位加法器之间通过1比特寄存器进行连接；
六个所述4比特超前进位加法器的输入端均与所述5比特移位模块的输出端或第一24位超前进位加法器的输出端连接；
六个所述4比特超前进位加法器的输入端均与所述24位寄存器的输出端连接；
所述24位寄存器的输入端分别与六个所述4比特超前进位加法器的输出端连接。
作为本发明的进一步改进，所述19位超前进位加法器、第一24位超前进位加法器以及第二24位超前进位加法器均设有1比特输出端，所述1位寄存器包括第一寄存器、第二寄存器以及第三寄存器，所述19位超前进位加法器的1比特输出端通过所述第一寄存器与所述噪声消除电路的输入端连接；所述第一24位超前进位加法器的1比特输出端通过所述第二寄存器与所述噪声消除电路的输入端连接；所述第二24位超前进位加法器的1比特输出端通过所述第三寄存器与所述噪声消除电路的输入端连接。
作为本发明的进一步改进，所述噪声消除电路包括第一逻辑电路、第二逻辑电路以及第八4比特超前进位加法器，所述第三寄存器的输出端与所述第二逻辑电路的输入端连接，所述第二逻辑电路的输出端与所述第八4比特超前进位加法器的输入端连接；
所述第二寄存器的输出端与所述第一逻辑电路的输入端连接，所述第一逻辑电路的输出端与所述第八4比特超前进位加法器的输入端连接；
所述一寄存器的输出端与所述第八4比特超前进位加法器的输入端连接；
所述第八4比特超前进位加法器的输出端与所述陷波滤波器的输入端连接。
作为本发明的进一步改进，所述第一逻辑电路包括第一1比特寄存器、第二1比特寄存器、第一二输入异或门、第二二输入异或门、第一常规二输入与门、第二常规二输入与门、第一二输入或门、第二二输入或门、第一非常规二输入与门和第二非常规二输入与门；
所述第一1比特寄存器的输入端与所述第三寄存器的输出端连接；
所述第二1比特寄存器的输入端与所述第一1比特寄存器的输出端连接；
所述第一二输入异或门的输入端分别与所述第一1比特寄存器的输出端和所述第二1比特寄存器的输出端连接；
所述第二二输入异或门的输入端分别与所述第三寄存器的输出端和所述第二1比特寄存器的输出端连接；
所述第一常规二输入与门的输入端分别与所述第三寄存器的输出端和所述第一1比特寄存器的输出端连接；
所述第二常规二输入与门的输入端分别与所述第三寄存器的输出端和所述第一二输入异或门的输出端连接；
所述第一非常规二输入与门的输入端分别与所述第三寄存器的输出端和所述第一1比特寄存器的输出端连接；
所述第二非常规二输入与门的输入端分别与所述第二1比特寄存器的输出端和所述第一常规二输入与门的输出端连接；
所述第一二输入或门的输入端分别与所述第二常规二输入与门的输出端和所述第一非常规二输入与门的输出端连接；
所述第二二输入或门的输入端分别与所述第一非常规二输入与门的输出端和所述第二非常规二输入与门的输出端连接。
作为本发明的进一步改进，所述第二逻辑电路包括第三1比特寄存器、第三二输入异或门以及第三非常规二输入与门；
所述第三1比特寄存器的输入端与所述第二寄存器的输出端连接；
所述第三二输入异或门的输入端分别与所述第二寄存器的输出端和所述第三1比特寄存器的输出端连接；
所述第三非常规二输入与门的输入端分别与所述第二寄存器的输出端和所述第三1比特寄存器的输出端连接。
作为本发明的进一步改进，所述4比特超前进位加法器的输入端分别与所述第二二输入异或门的输出端、第一二输入或门的输出端、第二二输入或门的输出端、第三二输入异或门的输出端、第三非常规二输入与门的输出端以及第一寄存器的输出端连接；所述4比特超前进位加法器的输出端与所述陷波滤波器的输入端连接。
本发明的有益效果是：本发明的一种可降低分数杂散和高频量化噪声的Σ-Δ调制器采用两种多级级联噪声整形结构(Multistage Noise Shaping,MASH)的组合，在所有小数输入时都有足够长的输出序列长度，从而可以得到更加平滑的量化噪声功率谱，有效抑制了小数杂散；通过将第一级加法器设置为19位并将后两级加法器位数拓宽为24位，可以在实现两种结构优点的同时不会过多增加电路面积；通过在Σ-Δ调制器输出加入陷波滤波器结构，可以降低Σ-Δ调制器在高频处的量化噪声分量以及减小锁相环路中的非线性因素对相位噪声的影响。
附图说明
图1是本发明的可降低分数杂散和高频量化噪声的Σ-Δ调制器的结构示意图。
图2是图1中19位超前进位加法器的结构示意图。
图3是图1中24位超前进位加法器的结构示意图。
图4是图1中噪声消除电路的结构示意图。
图5是图1中陷波滤波器的结构示意图。
图6是本发明中可降低分数杂散和高频量化噪声的Σ-Δ调制器的代码仿真图。
图7是本发明中陷波滤波器的输出瞬态仿真图。
图8是本发明中陷波滤波器的输出功率谱仿真图。
具体实施方式
为了使本发明的目的、技术方案和优点更加清楚，下面结合附图和具体实施例对本发明进行详细描述。
请参阅图1所示，本发明提供了一种可降低分数杂散和高频量化噪声的Σ-Δ调制器100，用于在任意小数输入的情况下，输出序列足够长且随机性更强的数据。Σ-Δ调制器100(也就是前述的可降低分数杂散和高频量化噪声的Σ-Δ调制器100)一端连接接收电路，另一端连接陷波滤波器200，接收电路包括除4除法器300，除4除法器300用于接收外部数据信号，陷波滤波器200输出调制后的数据信号，具体的：除4除法器300的输入端连接接收电路，原始数据通过接收电路输入除4除法器300，除4除法器300的输出端与Σ-Δ调制器100的输入端连接，Σ-Δ调制器100的输出端与陷波滤波器200的输入端连接，陷波滤波器200的输出端输出调制完成的数据信号。
原始数据输入除4除法器300的输入端IN，随后除4除法器300对原始数据除以4得到X，然后X经过Σ-Δ调制器100调制后得到输出Y，随后再将Y输入陷波滤波器200电路，经过陷波滤波器200处理后得到调制完成的输出OUT。
Σ-Δ调制器100的电路如图1中的大虚线框所示，第一级误差反馈模型(ErrorFeedback Modulator,EFM)采用Hosseini和Kennedy提出的HK-EFM结构，第二和第三级采用Jinook Song和In-cheol Park提出的SP-EFM结构。第一级HK-EFM结构采用19位超前进位加法器1(Carry-lookahead Adder，CLA)和第四寄存器84(1比特寄存器)构成，该结构加法器的进位输出通过1比特寄存器延时一个单位时间后反馈到加法器的进位输入，加法器累加值通过19比特寄存器反馈回输入端，进位输出另外又连接下一级加法器的进位输入，该结构具有固定的输出序列长度219-1。后面两级SP-EFM结构采用24位超前进位加法器(Carry-lookahead Adder，CLA)，将前级加法器的进位输出送到下一级加法器进位输入，加法器累加值通过24比特寄存器5反馈回输入端，该结构输出序列长度为224。在每一级加法器和噪声消除电路7之间***1比特寄存器，以保持每一级输出的同步性。第一级19位CLA 1与第二级24位CLA之间通过一个5比特移位模块3相连，第一级的输出左移5位再输入到第二级。由于增加了位宽为24的第二级和第三级，该三级Σ-Δ调制器100最终可实现固定的输出序列长度近似为267，而且不会受输入小数值影响。足够长的输出序列长度可以得到更加平滑的量化噪声功率谱，对杂散抑制效果显著，同时固定的输出序列长度使得Σ-Δ调制器100结构稳定性较高。
Σ-Δ调制器100包括：19位CLA 1、19位寄存器2、第一24位CLA 4、第二24位CLA 6、24位寄存器5、5比特移位模块3、1位寄存器、噪声消除电路7以及时钟信号，其中，19位CLA 1的输入端与除4除法器300的输出端连接；第一24位CLA 4的输入端与19位CLA 1的输出端连接；第二24位CLA 6的输入端与第一24位CLA 4的输出端连接；1位寄存器的输入端分别与19位CLA 1的输出端、第一24位CLA 4的输出端和第二24位CLA 6的输出端连接；噪声消除电路7的输入端与1位寄存器的输出端连接，噪声消除电路7的输出端与陷波滤波器200的输入端连接。
具体的：19位CLA 1的输出端与第一寄存器81的输入端连接，第一寄存器81的输出端与噪声消除电路7的输入端连接；第一24位CLA 4的输出端与第二寄存器82的输入端连接，第二寄存器82的输出端与噪声消除电路7的输入端连接；第二24位CLA 6的输出端与第三寄存器83的输入端连接，第三寄存器83的输出端与噪声消除电路7的输入端连接。
19位CLA 1的输入端与除4除法器300的19比特的输出端连接，也就是说，除4除法器300通过输出端将X传输至19为CLA的输入端。
19位寄存器2与第四寄存器84的输入端分别与19位CLA 1的输出端连接，19位寄存器2与第四寄存器84的输出端分别与19位CLA 1的输入端连接。具体的，19位CLA 1的输入端分别连接除4除法器300的19比特的输出端、19位寄存器2与第四寄存器84的输出端；19位CLA 1的19比特的输出端分别连接19位寄存器2的输入端和5比特移位模块3的输入端；19位CLA1的1比特的输出端分别连接第一寄存器81的输入端、第四寄存器84的输入端以及第一24位CLA 4的输入端。
请参阅图2所示，19位CLA 1的电路结构采用流水线型设计方法，该结构由三个5比特CLA、一个4比特CLA和三个1比特寄存器15构成。19位CLA 1的输入和输出都被拆成4个部分分别进行加法运算，前级CLA进位输出作为后级进位输入，得到的运算结果拼接在一起就是最后的求和结果。19位CLA 1的求和结果S[18:0]通过一个5比特移位模块3变成{S[18:0],5’b00000}，然后连接到第一24位CLA 4的一个24比特输入端。19位CLA 1的进位输出连接外部的三个1比特寄存器15，其中一个寄存器的输出连接到19位CLA 1的进位输入，另外两个分别连接噪声消除电路7和下级24位CLA的进位输入。为使得路径延时相同，在每两个CLA之间加入1比特寄存器15。与直接设计19位的CLA相比，流水线型设计方法可以在速度和电路面积之间获得较好的折中。
19位CLA 1包括：第一5比特CLA 11、第二5比特CLA 12、第三5比特CLA 13、第七4比特CLA 14以及三个1比特寄存器15，其中，第一5比特CLA 11和第二5比特CLA 12之间通过1比特寄存器15连接；第二5比特CLA 12和第三5比特CLA 13之间通过1比特寄存器15连接；第三5比特CLA 13和第七4比特CLA 14之间通过1比特寄存器15连接。
第一5比特CLA 11的输入端分别与第四寄存器84的输出端、除4除法器300的输出端以及19位寄存器2的输出端进行连接；第一5比特CLA11的输出端分别与5比特移位模块3的输入端和1比特寄存器15的输入端进行连接，具体的：第一5比特CLA 11的两个5比特输入端分别接A[4:0]和B[4:0](分别代表除4除法器300的输出端和19位寄存器2的输出端)，第一5比特CLA 11的5比特输出端和进位输出端分别接S[4:0](代表5比特移位模块3的输入端)和1比特寄存器15的输入端。
第二5比特CLA12的输入端一方面通过1比特寄存器15与第一5比特CLA 11的输出端连接；另一方面与除4除法器300的输出端以及19位寄存器2的输出端进行连接；第二5比特CLA 12的输出端分别与5比特移位模块3的输入端和1比特寄存器15的输入端进行连接，具体的：第二5比特CLA 12的两个5比特输入端分别接A[9:5]和B[9:5](分别代表除4除法器300的输出端和19位寄存器2的输出端)，第二5比特CLA12的5比特输出端和进位输出端分别接S[9:5](代表5比特移位模块3的输入端)和1比特寄存器15的输入端。
第三5比特CLA13的输入端一方面通过1比特寄存器15与第二5比特CLA 12的输出端连接；另一方面与除4除法器300的输出端以及19位寄存器2的输出端进行连接；第三5比特CLA 13的输出端分别与5比特移位模块3的输入端和1比特寄存器15的输入端进行连接，具体的：第三5比特CLA 13的两个5比特输入端分别接A[14:10]和B[14:10](分别代表除4除法器300的输出端和19位寄存器2的输出端)，第三5比特CLA 13的5比特输出端和进位输出端分别接S[14:10](代表5比特移位模块3的输入端)和1比特寄存器15的输入端。
第七4比特CLA14的输入端一方面通过1比特寄存器15与第三5比特CLA 13的输出端连接；另一方面与除4除法器300的输出端以及19位寄存器2的输出端进行连接；第七4比特CLA 14的输出端一方面与5比特移位模块3的输入端连接，另一方面与第一寄存器81的输入端、第四寄存器84的输入端和第一24位CLA 4的输入端进行连接，具体的：第七4比特CLA14的两个5比特输入端分别接A[18:15]和B[18:15](分别代表除4除法器300的输出端和19位寄存器2的输出端)，第七4比特CLA 14的5比特输出端和进位输出端分别接S[18:15](代表5比特移位模块3的输入端)和第一寄存器81的输入端、第四寄存器84的输入端以及第一24位CLA 4的输入端。
第一24位CLA 4的输入端与19位CLA 1的1比特的输出端连接，同时，5比特移位模块3的输入端连接19位CLA 1的19比特的输出端，5比特移位模块3将19位CLA 1的输出左移5位再输入到第一24位CLA 4，5比特移位模块3的24比特的输出端连接所述第一24位CLA 4的输入端，也就是说，19位CLA 1和第一24位CLA 4通过两种方式进行数据传输(分别为1比特的数据传输和5比特移位模块3的数据传输)。
24位寄存器5的输入端与第一24位CLA 4的输出端连接，24位寄存器5的输出端与第一24位CLA 4的输入端连接。
第二24位CLA6的输入端与第一24位CLA 4的1比特的输出端连接，同时，第二24位CLA 6的输入端与第一24位CLA 4的24比特的输出端连接，也就是说，第一24位CLA 4和第二24位CLA 6之间通过两种方式进行数据传输(分别为1比特的数据传输和24比特的数据传输)。
24位寄存器5的输入端与第二24位CLA 6的输出端连接，24位寄存器5的输出端与第二24位CLA 6的输入端连接。
请参阅图3所示，24位CLA的电路结构同样采用流水线型设计方法，该结构由六个4比特CLA构成。24位CLA的输入和输出被拆成6个部分分别送入6个4位CLA进行运算，得到的结果拼接起来就是最后的运算结果。24位CLA的进位输出连接到下级进位输入和一个1比特寄存器47，寄存器连接到噪声消除电路7。每两个4位CLA之间同样加入1比特寄存器47，从而保证每条路径延时近似保持相等。
第一24位CLA 4和第二24位CLA 6均包括六个4比特CLA以及五个1比特寄存器47，六个4比特CLA顺序连接，第一个4比特CLA的输入端与19位CLA 1的输出端或第一24位CLA 4的输出端连接，最后一个4比特CLA的输出端与第二24位CLA 6的输入端或第三寄存器83的输入端连接，每两个4比特CLA之间通过1比特寄存器47进行连接。
六个4比特CLA分别定义为第一4比特CLA 41、第二4比特CLA 42 42、第三4比特CLA43、第四4比特CLA 44、第五4比特CLA 45和第六4比特CLA46；具体为：第一4比特CLA 41的进位输入端连接到外部输入Cin(Cin为19比特CLA的1比特输出端或第一24位CLA 4的1比特输出端)，第一4比特CLA 41的两个4比特输入端分别接A[3:0]和B[3:0]，第一4比特CLA 41的4比特输出端和进位输出端分别接S[3:0]和1比特寄存器47的输入端。
第二4比特CLA 42 42的进位输入端接1比特寄存器47的输出端，第二4比特CLA 4242的两个4比特输入端分别接A[7:4]和B[7:4]，第二4比特CLA 42 42的4比特输出端和进位输出端分别接S[7:4]和1比特寄存器47的输入端。
第三4比特CLA43的进位输入端接1比特寄存器47的输出端，第三4比特CLA 43的两个4比特输入端分别接A[11:8]和B[11:8]，第三4比特CLA 43的4比特输出端和进位输出端分别接S[11:8]和1比特寄存器47的输入端。
第四4比特CLA 44的进位输入端接1比特寄存器47的输出端，第四4比特CLA 44的两个4比特输入端分别接A[15:12]和B[15:12]，第四4比特CLA44的4比特输出端和进位输出端分别接S[15:12]和1比特寄存器47的输入端。
第五4比特CLA45的进位输入端接1比特寄存器47的输出端，第五4比特CLA 45的两个4比特输入端分别接A[19:16]和B[19:16]，第五4比特CLA 45的4比特输出端和进位输出端分别接S[19:16]和1比特寄存器47的输入端。
第六4比特CLA 46的进位输入端接1比特寄存器47的输出端，第六4比特CLA 46的两个4比特输入端分别接A[23:20]和B[23:20]，第六4比特CLA 46的4比特输出端和进位输出端分别接S[23:20]和Cout(Cout为第二24比特的输入端或第三寄存器83的1比特输入端)。
其中，A[3:0]、A[7:4]、A[11:8]、A[15:12]、A[19:16]和A[23:20]表示24位寄存器5的输出端；B[3:0]、B[7:4]、B[11:8]、B[15:12]和B[23:20]表示5比特移位模块的24比特输出端或第一24位CLA 4的24比特输出端；S[3:0]、S[7:4]、S[11:8]、S[15:12]、S[19:16]和S[23:20]表示第二24位CLA6的24比特输入端或24位寄存器5的输入端。
请参阅图4所示，噪声消除电路7结构图，该部分电路的目的即为通过一系列延时和逻辑运算消除前两级EFM的量化噪声，只留下最后一级EFM的噪声。最后一级噪声被高阶整形，经过锁相环中的低通滤波器滤除掉高频部分。
噪声消除电路7包括第一逻辑电路71、第二逻辑电路72以及第八4比特CLA 73，第三寄存器83的输出端与第二逻辑电路72的输入端连接，第二逻辑电路72的输出端与第八4比特CLA 73的输入端连接；第二寄存器82的输出端与第一逻辑电路71的输入端连接，第一逻辑电路71的输出端与第八4比特CLA 73的输入端连接；第一寄存器81的输出端与第八4比特CLA 73的输入端连接；第八4比特CLA 73的输出端与陷波滤波器200的输入端连接。
具体的：第一逻辑电路71包括第一1比特寄存器710、第二1比特寄存器711、第一二输入异或门712、第二二输入异或门713、第一常规二输入与门714、第二常规二输入与门715、第一二输入或门716、第二二输入或门717、第一非常规二输入与门718和第二非常规二输入与门719。
第一1比特寄存器710的输入端与第三寄存器83的输出端连接。
第二1比特寄存器711的输入端与第一1比特寄存器710的输出端连接。
第一二输入异或门712的输入端分别与第一1比特寄存器710的输出端和第二1比特寄存器711的输出端连接。
第二二输入异或门713的输入端分别与第三寄存器83的输出端和第二1比特寄存器711的输出端连接。
第一常规二输入与门714的输入端分别与第三寄存器83的输出端和第一1比特寄存器710的输出端连接。
第二常规二输入与门715的输入端分别与第三寄存器83的输出端和第一二输入异或门712的输出端连接。
第一非常规二输入与门718的输入端分别与第三寄存器83的输出端和第一1比特寄存器710的输出端连接。
第二非常规二输入与门719的输入端分别与第二1比特寄存器711的输出端和第一常规二输入与门714的输出端连接。
第一二输入或门716的输入端分别与第二常规二输入与门715的输出端和第一非常规二输入与门718的输出端连接。
第二二输入或门717的输入端分别与第一非常规二输入与门718的输出端和第二非常规二输入与门719的输出端连接。
第二逻辑电路72包括第三1比特寄存器721、第三二输入异或门722以及第三非常规二输入与门723。
第三1比特寄存器721的输入端与第二寄存器82的输出端连接。
第三二输入异或门722的输入端分别与第二寄存器82的输出端和第三1比特寄存器721的输出端连接。
第三非常规二输入与门723的输入端分别与第二寄存器82的输出端和第三1比特寄存器721的输出端连接。
第八4比特CLA73的输入端(A[3:0]和B[3:0])分别与第二二输入异或门713的输出端A[0]、第一二输入或门716的输出端A[1]、第二二输入或门717的输出端A[2]/A[3]、第三二输入异或门722的输出端B[1]/B[2]/B[3]、第三非常规二输入与门723的输出端B[0]以及第一寄存器81的输出端连接；第八4比特CLA 73的输出端Y[3:0]与陷波滤波器200的输入端连接。
请参阅图5所示，陷波滤波器200电路，小数输入值在经过Σ-Δ调制器100之前先进行除4操作，然后Σ-Δ调制器100的输出再经过该滤波器电路恢复了原来的数值期望。由于Σ-Δ调制器100的输出序列范围是-3～+4，输出电平数较多，会对小数频率综合器中的模拟电路非线性非常敏感，从而恶化电路噪声性能。引入陷波滤波器200后可以使得输出序列电平更加集中，降低对模拟电路非线性的敏感，进而起到优化电路相位噪声性能的作用。同时，该结构可以对fs/4频率附近的噪声具有一定的滤波效果(其中fs为Σ-Δ调制器100的工作频率)。
陷波滤波器200电路包括第一4比特寄存器204、第二4比特寄存器205和第三4比特寄存器206及第九4比特CLA 201、第十4比特CLA 202、第十一4比特CLA 203。
第一4比特寄存器204的输入端接外部输入Y(Y为噪声消除电路7的输出端)；第二4比特寄存器205的输入端接第一4比特寄存器204的输出端；第三4比特寄存器206的输入端接第二4比特寄存器205的输出端。
第九4比特CLA 201的输入端接第九4比特寄存器的输出端和外部输入Y；第十4比特CLA202的输入端接第九4比特CLA 201的输出端和第十4比特寄存器的输出端；第十一4比特CLA 203的输入端接第十4比特CLA202的输出端和第十一4比特寄存器的输出端；第十一4比特CLA 203的输出端接OUT(输出调制完成的数据信号)。
时钟信号决定各部件的更新周期，陷波滤波器200的时钟输入端与上述除5比特移位模块3外所有电路的时钟输入端共同接时钟信号CLK，陷波滤波器200的输出端连接到外部，本实施例中对英文字母的大小写不作任何限制。
请参阅图6所示，本发明代码仿真图中小数输入值fcw_f为262144(即218)，整数输入值fcw_i为222，clk和reset分别为电路工作时钟信号和复位信号。由于Σ-Δ调制器100的输入是19位，因此这里的小数值代表0.5(即218除以219)。dout为陷波滤波器200的输出out_fra与固定分频比222的和，取图中所示的20个数据求和取平均可以得到平均意义上的分频比为222.5，因此Σ-Δ调制器100功能正常。
请参阅图7所示，从陷波滤波器200的输出瞬态仿真图中可以看到输出范围为-3～+4，而且高值-3和+4出现的次数非常少，输出电平主要集中在-2～+3之间，符合设计预期。
请参阅图8所示，从陷波滤波器200的输出功率谱仿真图中可以看到在高频处的噪声得到了一定程度的抑制。由于小数输入值为0.5，传统MASH结构输出周期性非常明显导致功率谱发散，而本发明输出功率谱光滑且输出序列没有明显周期性。Σ-Δ调制器100的采样频率为50MHz，所以得到被抑制的频率点应为12.5MHz。
综上所述，本发明的可降低分数杂散和高频量化噪声的Σ-Δ调制器主要包括除4除法器300、Σ-Δ调制器100和陷波滤波器200，其中Σ-Δ调制器100采用两种MASH结构的组合，在所有小数输入时都有足够长的输出序列长度，从而可以得到更加平滑的量化噪声功率谱，有效抑制了小数杂散；通过将第一级加法器设置为19位并将后两级加法器位数拓宽为24位，可以在实现两种结构优点的同时不会过多增加电路面积；通过在Σ-Δ调制器100输出加入陷波滤波器200结构，可以降低Σ-Δ调制器100在高频处的量化噪声分量以及减小锁相环路中的非线性因素对相位噪声的影响。
以上实施例仅用以说明本发明的技术方案而非限制，尽管参照较佳实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明技术方案的精神和范围。
Claims (10)
1.一种可降低分数杂散和高频量化噪声的Σ-Δ调制器，其特征在于：所述Σ-Δ调制器一端连接接收电路，另一端连接陷波滤波器，所述接收电路包括除4除法器，所述除4除法器用于接收外部数据信号，所述陷波滤波器用于输出调制后的数据信号，所述Σ-Δ调制器包括：
19位超前进位加法器，所述19位超前进位加法器的输入端与所述除4除法器的输出端连接；
第一24位超前进位加法器，所述第一24位超前进位加法器的输入端与所述19位超前进位加法器的输出端连接；
5比特移位模块，所述5比特移位模块的输入端连接所述19位超前进位加法器，输出端连接所述第一24位超前进位加法器的输入端；
第二24位超前进位加法器，所述第二24位超前进位加法器的输入端与第一24位超前进位加法器的输出端连接；
1位寄存器，所述1位寄存器的输入端分别与所述19位超前进位加法器的输出端、第一24位超前进位加法器的输出端和第二24位超前进位加法器的输出端连接；
噪声消除电路，所述噪声消除电路的输入端与所述1位寄存器的输出端连接，所述噪声消除电路的输出端与所述陷波滤波器的输入端连接。
2.根据权利要求1所述的可降低分数杂散和高频量化噪声的Σ-Δ调制器，其特征在于：所述Σ-Δ调制器还包括19位寄存器与第四寄存器，所述第四寄存器为1位寄存器，所述19位寄存器与第四寄存器的输入端分别与所述19位超前进位加法器的输出端连接，所述19位寄存器与第四寄存器的输出端分别与所述19位超前进位加法器的输入端连接。
3.根据权利要求2所述的可降低分数杂散和高频量化噪声的Σ-Δ调制器，其特征在于：所述19位超前进位加法器包括第一5比特超前进位加法器、第二5比特超前进位加法器、第三5比特超前进位加法器、第七4比特超前进位加法器以及三个1比特寄存器；
所述第一5比特超前进位加法器的输入端与所述第四寄存器的输出端连接；
所述第二5比特超前进位加法器的输入端通过所述1比特寄存器与所述第一5比特超前进位加法器的输出端连接；
所述第三5比特超前进位加法器的输入端通过所述1比特寄存器与所述第二5比特超前进位加法器的输出端连接；
所述第七4比特超前进位加法器的输入端通过所述1比特寄存器与所述第三5比特超前进位加法器的输出端连接；
所述第一24位超前进位加法器的输入端与所述第七4比特超前进位加法器的输出端连接；
所述第一5比特超前进位加法器的输入端、所述第二5比特超前进位加法器的输入端、所述第三5比特超前进位加法器的输入端以及所述第七4比特超前进位加法器的输入端分别与所述19位寄存器的输出端连接；
所述第一5比特超前进位加法器的输入端、所述第二5比特超前进位加法器的输入端、所述第三5比特超前进位加法器的输入端以及所述第七4比特超前进位加法器的输入端分别与所述除4除法器的输出端连接；
所述5比特移位模块的输入端分别与所述第一5比特超前进位加法器的输入端、所述第二5比特超前进位加法器的输入端、所述第三5比特超前进位加法器的输入端以及所述4比特超前进位加法器的输出端连接。
4.根据权利要求1所述的可降低分数杂散和高频量化噪声的Σ-Δ调制器，其特征在于：所述Σ-Δ调制器还包括24位寄存器，所述24位寄存器的输入端分别与所述第一24位超前进位加法器的输出端或第二24位超前进位加法器的输出端连接，所述24位寄存器的输出端分别与所述第一24位超前进位加法器或第二24位超前进位加法器的输入端连接。
5.根据权利要求4所述的可降低分数杂散和高频量化噪声的Σ-Δ调制器，其特征在于：所述第一24位超前进位加法器与第二24位超前进位加法器均包括六个4比特超前进位加法器以及五个1比特寄存器，六个所述4比特超前进位加法器顺序连接，每两个所述4比特超前进位加法器之间通过1比特寄存器进行连接；
六个所述4比特超前进位加法器的输入端均与所述5比特移位模块的输出端或第一24位超前进位加法器的输出端连接；
六个所述4比特超前进位加法器的输入端均与所述24位寄存器的输出端连接；
所述24位寄存器的输入端分别与六个所述4比特超前进位加法器的输出端连接。
6.根据权利要求1所述的可降低分数杂散和高频量化噪声的Σ-Δ调制器，其特征在于：所述19位超前进位加法器、第一24位超前进位加法器以及第二24位超前进位加法器均设有1比特输出端，所述1位寄存器包括第一寄存器、第二寄存器以及第三寄存器，所述19位超前进位加法器的1比特输出端通过所述第一寄存器与所述噪声消除电路的输入端连接；所述第一24位超前进位加法器的1比特输出端通过所述第二寄存器与所述噪声消除电路的输入端连接；所述第二24位超前进位加法器的1比特输出端通过所述第三寄存器与所述噪声消除电路的输入端连接。
7.根据权利要求6所述的可降低分数杂散和高频量化噪声的Σ-Δ调制器，其特征在于：所述噪声消除电路包括第一逻辑电路、第二逻辑电路以及第八4比特超前进位加法器，所述第三寄存器的输出端与所述第二逻辑电路的输入端连接，所述第二逻辑电路的输出端与所述第八4比特超前进位加法器的输入端连接；
所述第二寄存器的输出端与所述第一逻辑电路的输入端连接，所述第一逻辑电路的输出端与所述第八4比特超前进位加法器的输入端连接；
所述一寄存器的输出端与所述第八4比特超前进位加法器的输入端连接；
所述第八4比特超前进位加法器的输出端与所述陷波滤波器的输入端连接。
8.根据权利要求7所述的可降低分数杂散和高频量化噪声的Σ-Δ调制器，其特征在于：所述第一逻辑电路包括第一1比特寄存器、第二1比特寄存器、第一二输入异或门、第二二输入异或门、第一常规二输入与门、第二常规二输入与门、第一二输入或门、第二二输入或门、第一非常规二输入与门和第二非常规二输入与门；
所述第一1比特寄存器的输入端与所述第三寄存器的输出端连接；
所述第二1比特寄存器的输入端与所述第一1比特寄存器的输出端连接；
所述第一二输入异或门的输入端分别与所述第一1比特寄存器的输出端和所述第二1比特寄存器的输出端连接；
所述第二二输入异或门的输入端分别与所述第三寄存器的输出端和所述第二1比特寄存器的输出端连接；
所述第一常规二输入与门的输入端分别与所述第三寄存器的输出端和所述第一1比特寄存器的输出端连接；
所述第二常规二输入与门的输入端分别与所述第三寄存器的输出端和所述第一二输入异或门的输出端连接；
所述第一非常规二输入与门的输入端分别与所述第三寄存器的输出端和所述第一1比特寄存器的输出端连接；
所述第二非常规二输入与门的输入端分别与所述第二1比特寄存器的输出端和所述第一常规二输入与门的输出端连接；
所述第一二输入或门的输入端分别与所述第二常规二输入与门的输出端和所述第一非常规二输入与门的输出端连接；
所述第二二输入或门的输入端分别与所述第一非常规二输入与门的输出端和所述第二非常规二输入与门的输出端连接。
9.根据权利要求8所述的可降低分数杂散和高频量化噪声的Σ-Δ调制器，其特征在于：所述第二逻辑电路包括第三1比特寄存器、第三二输入异或门以及第三非常规二输入与门；
所述第三1比特寄存器的输入端与所述第二寄存器的输出端连接；
所述第三二输入异或门的输入端分别与所述第二寄存器的输出端和所述第三1比特寄存器的输出端连接；
所述第三非常规二输入与门的输入端分别与所述第二寄存器的输出端和所述第三1比特寄存器的输出端连接。
10.根据权利要求9所述的可降低分数杂散和高频量化噪声的Σ-Δ调制器，其特征在于：所述4比特超前进位加法器的输入端分别与所述第二二输入异或门的输出端、第一二输入或门的输出端、第二二输入或门的输出端、第三二输入异或门的输出端、第三非常规二输入与门的输出端以及第一寄存器的输出端连接；所述4比特超前进位加法器的输出端与所述陷波滤波器的输入端连接。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant |