CN113807046B - 一种测试激励优化回归验证方法、***及介质 - Google Patents
一种测试激励优化回归验证方法、***及介质 Download PDFInfo
- Publication number
- CN113807046B CN113807046B CN202111178143.8A CN202111178143A CN113807046B CN 113807046 B CN113807046 B CN 113807046B CN 202111178143 A CN202111178143 A CN 202111178143A CN 113807046 B CN113807046 B CN 113807046B
- Authority
- CN
- China
- Prior art keywords
- test
- function
- functional
- excitation
- test excitation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000012360 testing method Methods 0.000 title claims abstract description 247
- 230000005284 excitation Effects 0.000 title claims abstract description 116
- 238000005457 optimization Methods 0.000 title claims abstract description 50
- 238000000034 method Methods 0.000 title claims abstract description 44
- 238000012795 verification Methods 0.000 title claims abstract description 40
- 238000001514 detection method Methods 0.000 claims abstract description 42
- 238000013461 design Methods 0.000 claims abstract description 38
- 230000007547 defect Effects 0.000 claims abstract description 25
- 238000012163 sequencing technique Methods 0.000 claims abstract description 22
- 230000006870 function Effects 0.000 claims description 104
- 238000004590 computer program Methods 0.000 claims description 11
- 238000003860 storage Methods 0.000 claims description 11
- 238000012545 processing Methods 0.000 claims description 8
- 238000004364 calculation method Methods 0.000 claims description 7
- 238000006243 chemical reaction Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 7
- 230000008569 process Effects 0.000 description 5
- 238000011161 development Methods 0.000 description 4
- 241001522296 Erithacus rubecula Species 0.000 description 3
- 230000008676 import Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- 230000006978 adaptation Effects 0.000 description 1
- 238000005094 computer simulation Methods 0.000 description 1
- 238000011960 computer-aided design Methods 0.000 description 1
- 238000012938 design process Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
- G06F11/3668—Software testing
- G06F11/3672—Test management
- G06F11/3676—Test management for coverage analysis
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
- G06F11/3668—Software testing
- G06F11/3672—Test management
- G06F11/3688—Test management for test execution, e.g. scheduling of test suites
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Quality & Reliability (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
本发明公开了一种测试激励优化回归验证方法、***及介质，本发明方法包括针对芯片设计的回归测试集合，分别计算各个功能点集合的所有测试激励的测试激励指标集合以及各个功能点集合的功能点指标；将各个功能点集合按照功能点指标降序；将各个功能点集合的所有测试激励按照测试激励指标集合中的测试激励指标排序；采用预设的调度策略，从排序优化后的功能点集合中选取测试激励，生成新的测试激励序列，直至排序优化后的功能点集合为空。本发明能够实现复杂芯片如众核处理器、高阶路由芯片敏捷设计的回归测试激励集的优化，实现缺陷检测率、功能点覆盖率的优化目标，可提高回归测试的效率。
Description
技术领域
本发明涉及计算机辅助设计领域，具体涉及一种测试激励优化回归验证方法、***及介质，用于复杂芯片如众核处理器、高阶路由芯片设计的回归测试激励集的优化。
背景技术
随着集成电路实现技术发展，系列芯片的研发升级换代更快。在芯片开发的任何阶段，只要对电路的缺陷进行修改，回归测试作为芯片验证的重要手段，在芯片设计过程中将被频繁的执行，用来确保芯片的修改不会影响芯片原有的功能和引入新的错误。巨大的测试用例集使得回归测试的运行代价非常昂贵。如何提高回归测试的效率是一个重要问题。
复杂芯片设计的功能回归验证集合是最复杂、最耗时间和资源的，回归测试集合包括了成千上万个功能点的测试激励，回归测试集合一般划分多类功能点测试集合，同一类功能点集合是按照功能的相似性或者部件划分的，测试过程发现的缺陷数量也多达百、千、万级别，当设计有改进或升级时，回归测试集合需要重新运行，发现是否引入新的问题，及时发现缺陷是回归测试的重点，回归验证需要通过所有功能点覆盖。因此，如何实现复杂芯片如众核处理器、高阶路由芯片敏捷设计的回归测试激励集的优化，已成为一项亟待解决的技术问题。
发明内容
本发明要解决的技术问题：针对现有技术的上述问题，提供一种测试激励优化回归验证方法、***及介质，本发明能够实现复杂芯片如众核处理器、高阶路由芯片设计的回归测试激励集的优化，实现缺陷检测率、功能点覆盖率的优化目标，可提高回归测试的效率。
为了解决上述技术问题，本发明采用的技术方案为：
一种测试激励优化回归验证方法，包括：
1)针对芯片设计的回归测试集合，分别计算各个功能点集合的所有测试激励的测试激励指标集合以及各个功能点集合的功能点指标；
2)将各个功能点集合按照功能点指标降序；将各个功能点集合的所有测试激励按照测试激励指标集合中的测试激励指标排序；
3)采用预设的调度策略，从排序优化后的功能点集合中选取测试激励，生成新的测试激励序列，直至排序优化后的功能点集合为空。
可选地，步骤1)中的功能点指标是指功能点集合的检错率和功能点覆盖率；步骤2)中将各个功能点集合按照功能点指标降序是指按照检错率、功能点覆盖率的优先级顺序进行排序。
可选地，步骤1)中的测试激励指标集合包括测试激励的检错率、功能点覆盖率和近似度；步骤2)中按照测试激励指标集合中的测试激励指标排序是指依次按照检错率、功能点覆盖率和近似度的优先级顺序进行排序。
可选地，步骤1)中的测试激励指标集合包括测试激励的运行时间、功能点覆盖率和近似度；步骤2)中按照测试激励指标集合中的测试激励指标排序是指依次按照运行时间、功能点覆盖率和近似度的优先级顺序进行排序。
可选地，功能点集合的检错率的计算函数表达式为：
上式中，ERATEc表示功能点集合c的检错率，M为功能点集合c包括测试激励的数量，r表示测试激励i发现的设计缺陷数目,S表示回归测试集合发现的设计缺陷数目；
测试激励的检错率的计算函数表达式为：
ERATEi＝r/S，
上式中，ERATEi表示测试激励i的检错率,r表示测试激励i发现的设计缺陷数目,S表示回归测试集合发现的设计缺陷数目；
所述测试激励的功能点覆盖率以cov[i,j]表示测试激励i对功能j的功能点覆盖率，如果测试激励i覆盖功能j则cov[i,j]取值为1，如果测试激励i不覆盖功能j则cov[i,j]取值为0；
所述功能点集合的功能点覆盖率的计算函数表达式为：
上式中，COVERc表示功能点集合c的功能点覆盖率，max表示取最大值，N为功能点数量，wj为第j个功能点的权重，cov[j]为第j个功能点的覆盖率，且有：
cov[j]＝|(cov[i,j])，for，i＝1,2,…,M，
上式中，|表示或运算，M为功能点集合c的测试激励数量；
所述近似度的计算函数表达式为：
上式中，dist(i,k)表示测试激励i和测试激励k的近似度，cov[i,j]表示测试激励i是否覆盖功能j，cov[k,j]表示测试激励k是否覆盖功能j，为异或运算，N为功能点数量。
可选地，步骤1)中的芯片设计是指实现目录cache协议的多核微处理器，所述回归测试集合的各个功能点集合的类型包括：对特定地址的cache转换操作、目录协议测试、随机cache替换、随机地址、随机访存粒度测试、随机存储类型测试、随机访存、IO一致性混合测试、测试片上网络、核和L2cache、访存之间通路以及出错中断处理。
可选地，步骤2)中的排序是指降序排序。
可选地，步骤3)中预设的调度策略是指轮转调度。
此外，本发明还提供一种测试激励优化回归验证***，包括相互连接的微处理器和存储器，该微处理器被编程或配置以执行所述测试激励优化回归验证方法的步骤。
此外，本发明还提供一种计算机可读存储介质，该计算机可读存储介质中存储有被编程或配置以执行所述测试激励优化回归验证方法的计算机程序。
和现有技术相比，本发明具有下述优点：本发明包括针对芯片设计的回归测试集合，分别计算各个功能点集合的所有测试激励的测试激励指标集合、以及各个功能点集合的功能点指标；将各个功能点集合按照功能点指标降序；将各个功能点集合的所有测试激励按照测试激励指标集合中的测试激励指标排序；采用预设的调度策略，从排序优化后的功能点集合中选取测试激励，生成新的测试激励序列，直至排序优化后的功能点集合为空。本发明能够实现复杂芯片如众核处理器、高阶路由芯片设计的回归测试激励集的优化，实现缺陷检测率、功能点覆盖率的优化目标，可提高回归测试的效率。本发明基于多目标优化对测试激励进行优先排序，具有很好的测试有效性，在实际工程应用中获得较好的回归测试效率。
附图说明
图1为本发明实施例方法的基本流程示意图。
图2为本发明实施例方法的详细流程示意图。
具体实施方式
实施例一：
如图1和图2所示，本实施例测试激励优化回归验证方法包括：
1)针对芯片设计的回归测试集合，分别计算各个功能点集合的所有测试激励的测试激励指标集合以及各个功能点集合的功能点指标；
2)将各个功能点集合按照功能点指标降序；将各个功能点集合的所有测试激励按照测试激励指标集合中的测试激励指标排序；
3)采用预设的调度策略，从排序优化后的功能点集合中选取测试激励，生成新的测试激励序列，直至排序优化后的功能点集合为空。
复杂芯片设计的回归测试集合包括了覆盖成千上万个功能点的测试激励，回归测试集合一般分为若干类功能点测试集合，同一个功能点集合是按照功能的相似性或者部件划分的。本实施例中，步骤1)中的功能点指标是指功能点集合的检错率和功能点覆盖率；步骤2)中将各个功能点集合按照功能点指标降序是指按照检错率、功能点覆盖率的优先级顺序进行排序。
本实施例中，步骤1)中的测试激励指标集合包括测试激励的检错率、功能点覆盖率和近似度；步骤2)中按照测试激励指标集合中的测试激励指标排序是指依次按照检错率、功能点覆盖率和近似度的优先级顺序进行排序。
本实施例中，功能点集合的检错率的计算函数表达式为：
上式中，ERATEc表示功能点集合c的检错率，M为功能点集合c包括测试激励的数量，r表示测试激励i发现的设计缺陷数目,S表示回归测试集合发现的设计缺陷数目；
测试激励的检错率的计算函数表达式为：
ERATEi＝r/S，
上式中，ERATEi表示测试激励i的检错率,r表示测试激励i发现的设计缺陷数目,S表示回归测试集合发现的设计缺陷数目；芯片设计的验证过程中，记录每一个测试激励运行发现的设计缺陷，功能点集合发现设计缺陷的概率，可以应用于回归测试的预测报错，某个功能点集合C测试激励i发现设计缺陷数目是r，回归测试集合C发现的设计缺陷总数目是S，测试激励i的检错率E_RATEi＝r/S，功能点集合C的检错率即：M是功能点集合C包括的测试激励数目。
测试激励的功能点覆盖率以cov[i,j]表示测试激励i对功能j的功能点覆盖率，如果测试激励i覆盖功能j则cov[i,j]取值为1，如果测试激励i不覆盖功能j则cov[i,j]取值为0；可表示为：
所述功能点集合的功能点覆盖率的计算函数表达式为：
上式中，COVERc表示功能点集合c的功能点覆盖率，max表示取最大值，N为功能点数量，wj为第j个功能点的权重，cov[j]为第j个功能点的覆盖率，且有：
cov[j]＝|(cov[i,j])，for，i＝1,2,…,M，
上式中，|表示或运算，M为功能点集合c的测试激励数量；其中，权重wj的值可以根据被测试的设计特征进行调整，例如：当删除或跳过某个功能点j，可以将权重wj的功能点权重设置为0。IEEE标准推出的system verilog语言专门定义了覆盖组(coverage group)和覆盖属性(cover property)用于功能覆盖率的统计。主流的EDA仿真工具也都支持这一语法结构，自动采集并生成覆盖率报告。SystemVerilog语言中内置直接编程接口(DPI，Direct Programming Interface)的方法，在动态模拟验证中可以使用DPI直接编程接口把SystemVerilog的程序和用C/C++编写的测试用例结合起来，通过导入(import)/导出(export)的操作来实现测试用例和SystemVerilog的程序相互调用，也可以在C/C++的测试用例中调用SystemVerilog语言中的有关覆盖率的方法，实现功能覆盖组的定义和在模拟仿真过程中收集功能点的覆盖率信息。
本实施例中，近似度的计算函数表达式为：
上式中，dist(i,k)表示测试激励i和测试激励k的近似度，cov[i,j]表示测试激励i是否覆盖功能j，cov[k,j]表示测试激励k是否覆盖功能j，为异或运算，N为功能点数量。
本实施例中，步骤2)中的排序是指降序排序。步骤2)包括：其一，所有类型的功能点集合的优先级排序。功能点集合的优先级排序规则，是按照每类功能点集合的检错率的大小排序，如果检错率相同，则按照功能点集合的功能点覆盖率的大小排序。其二，功能点集合内部的测试激励排序，测试激励按照检错率的大小排序，如果测试激励的检错率为零，则是按照功能点覆盖率最大值优先，如果几个测试激励检错率和功能点覆盖率相同，则随机挑选一个测试激励，再后续排序的规则是按功能相似度越小的越优先排列。
本实施例中，步骤3)中预设的调度策略是指轮转调度，即采用轮转的方式从排好序的功能点集合依次选择测试激励，生成优化的回归测试序列：按照轮转的方式从排好序的功能点集合选择测试激励，加入优化的测试序列，某类功能点集合为空，则从下一个功能点集合选择测试激励，直到所有测试激励抽取完毕，得到最终的回归测试序列。回归测试在芯片设计的验证中非常重要，回归测试首要保证最大化测试用例集的错误检测速率，使得在持续集成开发环境中，优先执行错误探测能力强的测试用例，确保错误快速得到反馈，从而提高开发人员的效率。同时，保证功能的正确完备、安全，保证电路的某些变动如设计代码、配置文件或电路的器件结构等不会对原有功能正确的电路造成影响，引入新的错误。
本实施例中，步骤1)中的芯片设计是指实现目录cache协议的多核微处理器，所述回归测试集合的各个功能点集合的类型包括：对特定地址的cache转换操作、目录协议测试、随机cache替换、随机地址、随机访存粒度测试、随机存储类型测试、随机访存、IO一致性混合测试、测试片上网络、核和L2cache、访存之间通路以及出错中断处理。复杂芯片设计的回归测试集合包括了覆盖成千上万个功能点的测试激励，回归测试集合一般分为若干类功能点测试集合，同一个功能点集合是按照功能的相似性或者部件划分的。举例说明，实现目录cache协议的目录部件是多核微处理器的最关键部件之一，回归验证也是最复杂、最耗时间和资源的，回归测试集合包括了覆盖两千个功能点的测试激励，回归测试集合可以分为六类功能点测试集合：对特定地址的cache转换操作、目录协议测试、随机cache替换、随机地址、随机访存粒度测试、随机存储类型测试、随机访存、IO一致性混合测试、测试片上网络、核和L2cache、访存之间通路、出错中断处理，同一个功能点集合是按照功能的相似性划分的，测试发现的错误数量三百多个，当设计有改进或升级时，回归测试集合需要重新运行，发现是否引入新的问题，及时发现缺陷是回归测试的重点，回归验证需要通过所有功能点覆盖。目录协议验证周期耗时较长，研究如何高效地提高回归测试的效率具有重要的理论意义和重大的实用价值。
综上所述，本实施例测试激励优化回归验证方法在芯片设计的验证过程中，计算每一个测试激励收集功能点的覆盖信息，记录每一个测试激励运行发现的设计缺陷。根据测试激励的覆盖率，统计每一类型功能点集合的功能点覆盖率；计算所有功能点集合包括的测试激励的相似度；统计每一类型功能点集合的检错率；所有类型的功能点集合的优先级排序，按照每类功能点集合的检错率的大小排序；每个功能点集合内部的测试激励排序，按照每个测试激励的检错率排序，如果测试激励检错率为零，则是按照测试激励的功能覆盖率最大值优先，如果几个测试激励检错率和功能覆盖率相同，则随机挑选一个测试激励，再后续排序的规则是按功能相似度越小的越优先排列；本发明能够实现复杂芯片如众核处理器、高阶路由芯片设计的回归测试激励集的优化，实现缺陷检测率、功能点覆盖率的优化目标，可提高回归测试的效率。本发明基于多目标优化对测试激励进行优先排序，具有很好的测试有效性，在实际工程应用中获得较好的回归测试效率。
此外，本实施例还提供一种测试激励优化回归验证***，包括相互连接的微处理器和存储器，该微处理器被编程或配置以执行前述测试激励优化回归验证方法的步骤。
此外，本实施例还提供一种计算机可读存储介质，该计算机可读存储介质中存储有被编程或配置以执行前述测试激励优化回归验证方法的计算机程序。
实施例二：
本实施例与实施例一基本相同，其主要不同点为：将测试激励指标集合中的指标检错率替换为运行时间。基于运行时间、功能覆盖率为优化目标对测试用例优先级排序，可应用于对于时间敏感的回归测试，如在有限时间实现回归验证，排序的测试激励序列删除优先级低的测试激励。
本实施例中，步骤1)中的测试激励指标集合包括测试激励的运行时间、功能点覆盖率和近似度；步骤2)中按照测试激励指标集合中的测试激励指标排序是指依次按照运行时间、功能点覆盖率和近似度的优先级顺序进行排序。按照运行时间进行排序是指功能点集合C的运行时间占比率排序。某个功能点集合C测试激励i运行时间是r，回归测试集合C运行总时间是S，测试激励i的运行时间占比率R_RATEi＝r/S，功能点集合C的运行时间占比率的计算函数表达式为：
其中，M是功能点集合C包括的测试激励数目。
此外，本实施例还提供一种测试激励优化回归验证***，包括相互连接的微处理器和存储器，该微处理器被编程或配置以执行前述测试激励优化回归验证方法的步骤。
此外，本实施例还提供一种计算机可读存储介质，该计算机可读存储介质中存储有被编程或配置以执行前述测试激励优化回归验证方法的计算机程序。
本领域内的技术人员应明白，本申请的实施例可提供为方法、***、或计算机程序产品。因此，本申请可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本申请可采用在一个或多个其中包含有计算机可用程序代码的计算机可读存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。本申请是参照根据本申请实施例的方法、设备(***)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。
以上所述仅是本发明的优选实施方式，本发明的保护范围并不仅局限于上述实施例，凡属于本发明思路下的技术方案均属于本发明的保护范围。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理前提下的若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (9)
1.一种测试激励优化回归验证方法，其特征在于，包括：
1）针对芯片设计的回归测试集合，分别计算各个功能点集合的所有测试激励的测试激励指标集合以及各个功能点集合的功能点指标；
2）将各个功能点集合按照功能点指标降序；将各个功能点集合的所有测试激励按照测试激励指标集合中的测试激励指标排序；
3）采用预设的调度策略，从排序优化后的功能点集合中选取测试激励，生成新的测试激励序列，直至排序优化后的功能点集合为空；
步骤1）中的功能点指标是指功能点集合的检错率和功能点覆盖率；其中，功能点集合的检错率的计算函数表达式为：
，
上式中，表示功能点集合c的检错率，/>为功能点集合c包括测试激励的数量，/>表示测试激励i发现的设计缺陷数目,/>表示回归测试集合发现的设计缺陷数目；所述功能点集合的功能点覆盖率的计算函数表达式为：
,
上式中，表示功能点集合c的功能点覆盖率，max表示取最大值，/>为功能点数量，/>为第j个功能点的权重，/>为第j个功能点的覆盖率，且有：
，
上式中，表示或运算，/>为功能点集合c的测试激励数量；
步骤2）中将各个功能点集合按照功能点指标降序是指按照检错率、功能点覆盖率的优先级顺序进行排序。
2.根据权利要求1所述的测试激励优化回归验证方法，其特征在于，步骤1）中的测试激励指标集合包括测试激励的检错率、功能点覆盖率和近似度；步骤2）中按照测试激励指标集合中的测试激励指标排序是指依次按照检错率、功能点覆盖率和近似度的优先级顺序进行排序。
3.根据权利要求1所述的测试激励优化回归验证方法，其特征在于，步骤1）中的测试激励指标集合包括测试激励的运行时间、功能点覆盖率和近似度；步骤2）中按照测试激励指标集合中的测试激励指标排序是指依次按照运行时间、功能点覆盖率和近似度的优先级顺序进行排序。
4.根据权利要求2或3所述的测试激励优化回归验证方法，其特征在于，测试激励的检错率的计算函数表达式为：
，
上式中，表示测试激励i的检错率,/>表示测试激励i发现的设计缺陷数目,/>表示回归测试集合发现的设计缺陷数目；
所述测试激励的功能点覆盖率以表示测试激励i对功能j的功能点覆盖率，如果测试激励 i覆盖功能j则/>取值为1，如果测试激励 i不覆盖功能j，则/>取值为0；
所述近似度的计算函数表达式为：
,
上式中，表示测试激励 i和测试激励k的近似度，/>表示测试激励 i是否覆盖功能j，/>表示测试激励 k是否覆盖功能j，/>为异或运算，/>为功能点数量。
5.根据权利要求4所述的测试激励优化回归验证方法，其特征在于，步骤1）中的芯片设计是指实现目录cache协议的多核微处理器，所述回归测试集合的各个功能点集合的类型包括：对地址的cache转换操作、目录协议测试、随机cache替换、随机地址、随机访存粒度测试、随机存储类型测试、随机访存、IO一致性混合测试、测试片上网络、核和L2cache、访存之间通路以及出错中断处理。
6.根据权利要求5所述的测试激励优化回归验证方法，其特征在于，步骤2）中的排序是指降序排序。
7.根据权利要求6所述的测试激励优化回归验证方法，其特征在于，步骤3）中预设的调度策略是指轮转调度。
8.一种测试激励优化回归验证***，包括相互连接的微处理器和存储器，其特征在于，该微处理器被编程或配置以执行权利要求1～7中任意一项所述测试激励优化回归验证方法的步骤。
9.一种计算机可读存储介质，其特征在于，该计算机可读存储介质中存储有被编程或配置以执行权利要求1～7中任意一项所述测试激励优化回归验证方法的计算机程序。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202111178143.8A CN113807046B (zh) | 2021-10-09 | 2021-10-09 | 一种测试激励优化回归验证方法、***及介质 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202111178143.8A CN113807046B (zh) | 2021-10-09 | 2021-10-09 | 一种测试激励优化回归验证方法、***及介质 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN113807046A CN113807046A (zh) | 2021-12-17 |
| CN113807046B true CN113807046B (zh) | 2024-05-31 |
Family
ID=78897511
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202111178143.8A Active CN113807046B (zh) | 2021-10-09 | 2021-10-09 | 一种测试激励优化回归验证方法、***及介质 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113807046B (zh) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115168241B (zh) * | 2022-09-08 | 2022-11-29 | 济南新语软件科技有限公司 | 一种基于组合功能覆盖率的测试方法和*** |
| CN115756996B (zh) * | 2023-01-09 | 2023-04-18 | 苏州浪潮智能科技有限公司 | 一种芯片测试方法、装置、设备及可读存储介质 |
| CN117762069B (zh) * | 2023-12-14 | 2024-06-18 | 上海源斌电子科技有限公司 | 一种基于物联网的控制芯片自动化数据处理***及方法 |
| CN117768356B (zh) * | 2024-02-21 | 2024-04-19 | 北京壁仞科技开发有限公司 | 预测方法及装置、电子设备与存储介质 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB0412611D0 (en) * | 2004-06-05 | 2004-07-07 | Ibm | Probabilistic regression suites for functional verification |
| CN105260534A (zh) * | 2015-10-10 | 2016-01-20 | 浪潮(北京)电子信息产业有限公司 | 用于超大规模芯片验证的回归测试用例维护方法及*** |
| CN112069081A (zh) * | 2020-09-24 | 2020-12-11 | 中国人民解放军国防科技大学 | 一种基于遗传算法的目录控制器测试激励生成方法 |
| CN112199291A (zh) * | 2020-10-16 | 2021-01-08 | 天津飞腾信息技术有限公司 | 一种多核处理器Cache一致性模拟验证方法及验证装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8930912B2 (en) * | 2008-12-16 | 2015-01-06 | Cadence Design Systems, Inc. | Method and system for performing software verification |
-
2021
- 2021-10-09 CN CN202111178143.8A patent/CN113807046B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB0412611D0 (en) * | 2004-06-05 | 2004-07-07 | Ibm | Probabilistic regression suites for functional verification |
| CN105260534A (zh) * | 2015-10-10 | 2016-01-20 | 浪潮(北京)电子信息产业有限公司 | 用于超大规模芯片验证的回归测试用例维护方法及*** |
| CN112069081A (zh) * | 2020-09-24 | 2020-12-11 | 中国人民解放军国防科技大学 | 一种基于遗传算法的目录控制器测试激励生成方法 |
| CN112199291A (zh) * | 2020-10-16 | 2021-01-08 | 天津飞腾信息技术有限公司 | 一种多核处理器Cache一致性模拟验证方法及验证装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN113807046A (zh) | 2021-12-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN113807046B (zh) | 一种测试激励优化回归验证方法、***及介质 | |
| Jeon et al. | Analysis of {Large-Scale}{Multi-Tenant}{GPU} clusters for {DNN} training workloads | |
| Herodotou et al. | Profiling, what-if analysis, and cost-based optimization of mapreduce programs | |
| JPS58203558A (ja) | 計算機・記憶装置へのフアイル割り当て方式 | |
| EP3021224B1 (en) | Method and apparatus for producing a benchmark application for performance testing | |
| US8495535B2 (en) | Partitioning and scheduling uniform operator logic trees for hardware accelerators | |
| US20060130029A1 (en) | Programming language model generating apparatus for hardware verification, programming language model generating method for hardware verification, computer system, hardware simulation method, control program and computer-readable storage medium | |
| US11442847B2 (en) | Automated determination of software testing resources | |
| US10241785B2 (en) | Determination of production vs. development uses from tracer data | |
| Su et al. | Critical path-based thread placement for numa systems | |
| CN113157421B (zh) | 一种基于用户作业流程的分布式集群资源调度方法 | |
| Han et al. | Benchmarking big data systems: State-of-the-art and future directions | |
| CN113391913A (zh) | 一种基于预测的分布式调度方法和装置 | |
| Su et al. | Towards optimal decomposition of Boolean networks | |
| Ruan et al. | A comparative study of large-scale cluster workload traces via multiview analysis | |
| CN110825526A (zh) | 基于er关系的分布式调度方法及装置、设备以及存储介质 | |
| Bobrek et al. | Stochastic contention level simulation for single-chip heterogeneous multiprocessors | |
| CN116860311A (zh) | 脚本分析方法、装置、计算机设备及存储介质 | |
| CN103455364A (zh) | 一种多核环境并行程序Cache性能在线获取***及方法 | |
| CN116360921A (zh) | 一种面向电力物联网的云平台资源优化调度方法及*** | |
| CN106202374A (zh) | 一种数据处理方法及装置 | |
| US20200034502A1 (en) | Architecture selection device, architecture selection method, and computer readable medium | |
| Will et al. | Ruya: Memory-aware iterative optimization of cluster configurations for big data processing | |
| Song et al. | Feedback-directed thread scheduling with memory considerations | |
| CN109344079A (zh) | 布局布线回归测试方法、***、设备及存储介质 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |