CN113767468A - 嵌入式半导体封装件及其制造方法 - Google Patents

嵌入式半导体封装件及其制造方法 Download PDF

Info

Publication number
CN113767468A
CN113767468A CN202080031123.5A CN202080031123A CN113767468A CN 113767468 A CN113767468 A CN 113767468A CN 202080031123 A CN202080031123 A CN 202080031123A CN 113767468 A CN113767468 A CN 113767468A
Authority
CN
China
Prior art keywords
layer
core
molding compound
semiconductor package
semiconductor chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202080031123.5A
Other languages
English (en)
Inventor
小仓信雄
席徳哈斯·拉维常德兰
维卡特许·维·桑达兰
拉欧·尔·潭马拉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nagase and Co Ltd
Georgia Tech Research Corp
Original Assignee
Nagase and Co Ltd
Georgia Tech Research Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nagase and Co Ltd, Georgia Tech Research Corp filed Critical Nagase and Co Ltd
Publication of CN113767468A publication Critical patent/CN113767468A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4803—Insulating or insulated parts, e.g. mountings, containers, diamond heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

本公开描述半导体封装件，更具体地，描述芯片嵌入式半导体封装件。封装件包括芯板，芯板具有延伸通过芯板的孔。半导体芯片嵌入芯片孔内。模塑料可以沿着芯板的一侧定位。在一些示例中，半导体芯片嵌入模塑料内。在其他示例中，半导体芯片黏附到模塑料。本文所述的芯板的热膨胀系数(CTE)值可以被调整，以在半导体芯片于使用期间升温时减少封装件的翘曲。

Description

嵌入式半导体封装件及其制造方法
本申请根据35U.S.C§119(e)主张2019年2月26日提交的美国临时专利申请第62/810,502号案的优先权及权益，其全部内容通过引用并入本文，如同在下文中完整阐述。
技术领域
本公开的实施例一般涉及半导体封装件，更具体地，涉及芯片嵌入式半导体封装件。
背景技术
近年来，对更小型、更强大的计算装置的需求，激发了开发具有高密度重新布线层，并支持类似后道工序的输入/输出(I/O)间距的高性能半导体封装件的兴趣。只需考虑具有大量I/O应用的移动装置，即可理解对小型、高功率半导体封装件领域的兴趣的增长。现今满足这些需求的最常见方法是2.5D硅中介层。2.5D硅中介层提供了第一层以容纳一个或多个半导体芯片，并提供了第二层作为重新布线层(RDL)，以将一个或多个半导体芯片与各种I/O应用的连接“呈扇形展开”。随着封装件尺寸的增加，这些架构变得非常昂贵。最近，嵌入式硅互连桥接和先RDL方法已被证明是用于扩展到更大型封装件的经济高效的架构。然而，这些架构就像硅中介层一样受到凸块限制，因此容易出现低吞吐量的组装。
最近，晶圆级扇出型(WLFO)封装件越来越受欢迎，因为所述架构允许扩展到非常精细的I/O间距，从而实现无与伦比的功率和信号性能。现今的大多数WLFO封装件都包含一个基于环氧树脂的模塑料层来连接各种部件。然而，这些基于环氧树脂的WLFO封装件在扩大I/O应用的尺寸和密度方面也存在局限性。首先，硅片与封装件内的其他部件的热膨胀系数(CTE)之间存在很大的不匹配。例如，在单个封装件中，硅片的CTE可以为约3ppm/℃，模塑料的CTE可以为约10至12ppm/℃，其上附接有封装件的印刷电路板(PCB)的CTE可以为17至18ppm/℃。芯片、模塑料和印刷电路板之间的热膨胀差异，可能在装置于使用时升温时导致模塑料层明显翘曲。
这种翘曲对现有的基于环氧树脂的WLFO封装件产生了第二个显着局限性：为了抵消翘曲，现有的封装件的尺寸受到限制，从而I/O应用的数量受到限制。现有的基于环氧树脂的WLFO封装件可能受限于例如约15×15mm的小占用面积。但是，根据当前需求以及未来需求，例如集成5G的能力，需要更大的封装件(例如，大于50×50mm)。最后，现有的基于环氧树脂的WLFO封装件也容易发生裸片偏移，或半导体从其在封装件内的预期位置移动，这主要是由于环氧树脂模塑物在加工期间收缩造成的。
因此，需要的是一种半导体封装件架构，其提供基于环氧树脂的WLFO封装件的优点，包括高I/O密度，但避免与翘曲、有限的占用面积和裸片偏移相关的问题。
发明内容
本公开的实施例解决了这些问题以及在结合附图阅读以下描述时可能变得显而易见的其他需求。简而言之，本公开的实施例一般涉及半导体封装件，更具体地，涉及芯片嵌入式半导体封装件。
本发明的一示例性实施例提供了一种嵌入式半导体封装件。嵌入式半导体封装件可以包括具有第一侧和第二侧的芯板。芯板可以包括从芯板的第一侧延伸到第二侧的芯片孔。嵌入式半导体封装件可以包括具有第一侧和第二侧的模塑料层，所述第一侧靠近芯板的第一侧，并且至少部分地延伸到芯片孔中。嵌入式半导体封装件可以包括第一半导体芯片，设置在芯片孔中，并且至少部分地位于模塑料层内。第一半导体芯片可以具有：第一侧，其靠近模塑料层；以及第二侧，其与模塑料层相对并靠近芯板的第二侧。第一半导体芯片的第二侧可以具有电极。嵌入式半导体封装件可以包括第一介电层，其位于靠近芯板的第二侧并靠近所述电极。嵌入式半导体封装件可以包括第一重新布线层，其设置在第一介电层内，并与所述电极电性连接。嵌入式半导体封装件可以包括第二介电层，其位于靠近模塑料层的第二侧，并与模塑料层的第二侧接触。嵌入式半导体封装件可以包括第二重新布线层，其设置在第二介电层内，并与第一重新布线层电性连接。
在本文所述的任何实施例中，嵌入式半导体封装件可以包括导电材料，所述导电材料具有：第一端，其与第一重新布线层电性连接；以及第二端，其与第二重新布线层电性连接。芯板可以包括从芯板的第一侧延伸到第二侧的第二孔，例如通孔。导电材料可以延伸通过第二孔。
在本文所述的任何实施例中，芯板可以包括玻璃。
在本文所述的任何实施例中，玻璃的热膨胀系数可以为约3ppm/℃。
在本文所述的任何实施例中，玻璃的热膨胀系数可以为约3ppm/℃至约7ppm/℃。
在本文所述的任何实施例中，玻璃的热膨胀系数可以为约7ppm/℃至约10ppm/℃。
在本文所述的任何实施例中，玻璃的热膨胀系数可以大于10ppm/℃。
在本文所述的任何实施例中，芯板可以包括有机层压材料或无机层压材料中的至少一种。
在本文所述的任何实施例中，芯板可以包括石英或金属材料中的至少一种。
在本文所述的任何实施例中，芯板可以包括从芯板的第一侧延伸到第二侧的第三孔。嵌入式半导体封装件可以包括第二半导体芯片，其设置在第三孔中，并且至少部分地位于模塑料层内。第二半导体芯片可以具有：第一侧，其靠近模塑料层；以及第二侧，其与模塑料层相对并靠近芯板的第二侧。第二半导体芯片的第二侧可以具有电极。
在本文所述的任何实施例中，芯板的厚度可以小于100μm。
在本文所述的任何实施例中，第一半导体芯片可以保持未被芯板覆盖。例如，芯板可以不延伸超过第一半导体芯片。在本文所述的任何实施例中，嵌入式半导体封装件可以不包括与芯板平行的附加芯板，使得没有附加芯板延伸超过第一半导体芯片。
本发明的另一示例性实施例提供了一种嵌入式半导体封装件。嵌入式半导体封装件可以包括具有第一侧和第二侧的芯板。芯板可以具有从芯板的第一侧延伸到第二侧的芯片孔。嵌入式半导体封装件可以包括具有第一侧和第二侧的模塑料层，所述第一侧靠近芯板的第一侧，并且不延伸到芯片孔中。
嵌入式半导体封装件可以包括设置在芯片孔中的第一半导体芯片。第一半导体芯片可以具有：第一侧，其靠近模塑料层；以及第二侧，其与模塑料层相对并靠近芯板的第二侧。第一半导体芯片的第二侧可以具有电极。嵌入式半导体封装件可以包括第一介电层，其位于靠近芯板的第二侧并靠近所述电极。嵌入式半导体封装件可以包括第一重新布线层，其设置在第一介电层内，并与所述电极电性连接。嵌入式半导体封装件可以包括第二介电层，其位于靠近模塑料层的第二侧，并与模塑料层的第二侧接触。嵌入式半导体封装件可以包括第二重新布线层，其设置在第二介电层内，并与第一重新布线层电性连接。
在本文所述的任何实施例中，第一半导体芯片的第一侧可以至少部分地嵌入模塑料层的第一侧中。
在本文所述的任何实施例中，第一半导体芯片的第一侧可以通过黏合剂层压到模塑料层的第一侧。
在本文所述的任何实施例中，黏合剂可以是芯片黏结膜。
在本文所述的任何实施例中，嵌入式半导体封装件可以包括导电材料，所述导电材料具有：第一端，其与第一重新布线层电性连接；以及第二端，其与第二重新布线层电性连接。芯板可以包括从芯板的第一侧延伸到第二侧的第二孔。导电材料可以延伸通过第二孔。
在本文所述的任何实施例中，芯板可以包括玻璃。
在本文所述的任何实施例中，玻璃的热膨胀系数可以为约3ppm/℃。
在本文所述的任何实施例中，玻璃的热膨胀系数可以为约3ppm/℃至约7ppm/℃。
在本文所述的任何实施例中，玻璃的热膨胀系数可以为约7ppm/℃至约10ppm/℃。
在本文所述的任何实施例中，玻璃的热膨胀系数可以大于10ppm/℃。
在本文所述的任何实施例中，芯板可以包括有机层压材料或无机层压材料中的至少一种。
在本文所述的任何实施例中，芯板可以包括石英或金属材料中的至少一种。
在本文所述的任何实施例中，芯板可以包括从芯板的第一侧延伸到第二侧的第三孔。嵌入式半导体封装件可以包括设置在第三孔中的第二半导体芯片。第二半导体芯片可以具有：第一侧，其靠近模塑料层；以及第二侧，其与模塑料层相对并靠近芯板的第二侧。第二半导体芯片的第二侧可以具有电极。
在本文所述的任何实施例中，第二半导体芯片的第一侧可以至少部分地嵌入模塑料层的第一侧中。
在本文所述的任何实施例中，第二半导体芯片的第一侧可以通过黏合剂层压到模塑料层的第一侧。
在本文所述的任何实施例中，芯板的厚度可以小于100μm。
在本文所述的任何实施例中，第一半导体芯片可以保持未被芯板覆盖。例如，芯板可以不延伸超过第一半导体芯片。在本文所述的任何实施例中，嵌入式半导体封装件可以不包括与芯板平行的附加芯板，使得没有附加芯板延伸超过第一半导体芯片。
本发明的另一示例性实施例提供了一种制造嵌入式半导体封装件的方法。所述方法可以包括制备具有第一侧和第二侧的芯板。芯板可以包括从芯板的第一侧延伸到第二侧的芯片孔。所述方法可以包括用黏合剂将芯板的第一侧附接到载体层。所述方法可以包括将第一半导体芯片放置到芯片孔中。第一半导体芯片可以包括靠近载体层的电极。所述方法可以包括将模塑料施加到芯板的第二侧，其中，模塑料覆盖芯板的第二侧以形成模塑料层。模塑料可以延伸到芯片孔中以至少部分地封装第一半导体芯片。所述方法可以包括固化模塑料。所述方法可以包括从芯板的第一侧去除载体层和黏合剂。所述方法可以包括将第一介电材料层施加到芯板的第一侧。所述方法可以包括将第二介电材料层施加到模塑料层。所述方法可以包括在芯板和模塑料层中建立第二孔。第二孔可以从第一介电材料层延伸到第二介电材料层。所述方法可以包括对第二孔的壁进行金属化以形成连通柱。所述方法可以包括在第一介电材料层上形成第一重新布线层。第一重新布线层可以与所述电极及金属化的壁的第一端电性连接。所述方法可以包括在第二介电材料层上形成第二重新布线层，第二重新布线层与金属化的壁的第二端电性连接。
在本文所述的任何实施例中，所述方法可以包括施加第三介电材料层以覆盖第一重新布线层。所述方法可以包括施加第四介电材料层以覆盖第二重新布线层。
在本文所述的任何实施例中，固化模塑料可以包括：在第一温度固化模塑料，然后在第二温度固化模塑料。第一温度可以低于第二温度。
在本文所述的任何实施例中，芯板可以包括玻璃。
在本文所述的任何实施例中，玻璃的热膨胀系数可以为约3ppm/℃。
在本文所述的任何实施例中，玻璃的热膨胀系数可以为约3ppm/℃至约7ppm/℃。
在本文所述的任何实施例中，玻璃的热膨胀系数可以为约7ppm/℃至约10ppm/℃。
在本文所述的任何实施例中，玻璃的热膨胀系数可以大于10ppm/℃。
在本文所述的任何实施例中，芯板可以包括有机层压材料或无机层压材料中的至少一种。
在本文所述的任何实施例中，芯板可以包括石英或金属材料中的至少一种。
在本文所述的任何实施例中，芯板可以包括从芯板的第一侧延伸到第二侧的第三孔。所述方法可以包括将第二半导体芯片放置到第三孔中。第二半导体芯片可以包括靠近载体层的电极。
在本文所述的任何实施例中，芯板的厚度可以小于100μm。
在本文所述的任何实施例中，第一半导体芯片可以保持未被芯板覆盖。例如，芯板可以不延伸超过第一半导体芯片。在本文所述的任何实施例中，嵌入式半导体封装件可以不包括与芯板平行的附加芯板，使得没有附加芯板延伸超过第一半导体芯片。
本发明的另一示例性实施例提供了一种制造嵌入式半导体封装件的方法。所述方法可以包括制备具有第一侧和第二侧的芯板。芯板可以包括从芯板的第一侧延伸到第二侧的芯片孔。所述方法可以包括制备一层模塑料，从而形成模塑料层。所述方法可以包括将芯板的第一侧放置在模塑料层上。所述方法可以包括固化模塑料。所述方法可以包括将第一半导体芯片放置到芯片孔中。第一半导体芯片可以具有第一侧和第二侧，所述第二侧可以包括电极。
所述方法可以包括将第一半导体芯片的第一侧黏附到模塑料层。所述方法可以包括将第一介电材料层施加到芯板的第二侧。所述方法可以包括将第二介电材料层施加到模塑料层。所述方法可以包括在芯板和模塑料层中建立第二孔。第二孔可以从第一介电材料层延伸到第二介电材料层。所述方法可以包括对第二孔的壁进行金属化以形成连通柱。所述方法可以包括在第一介电材料层上形成第一重新布线层。第一重新布线层可以与所述电极及金属化的壁的第一端电性连接。所述方法可以包括在第二介电材料层上形成第二重新布线层。第二重新布线层可以与金属化的壁的第二端电性连接。
在本文所述的任何实施例中，将第一半导体芯片的第一侧黏附到模塑料层，其可以包括：将芯片黏结膜放置在第一半导体芯片的第一侧和模塑料层之间。
在本文所述的任何实施例中，所述方法可以包括施加第三介电材料层以覆盖第一重新布线层。所述方法可以包括施加第四介电材料层以覆盖第二重新布线层。
在本文所述的任何实施例中，固化模塑料可以包括：在第一温度固化模塑料，然后在第二温度固化模塑料。第一温度可以低于第二温度。
在本文所述的任何实施例中，芯板可以包括玻璃。
在本文所述的任何实施例中，玻璃的热膨胀系数可以为约3ppm/℃。
在本文所述的任何实施例中，玻璃的热膨胀系数可以为约3ppm/℃至约7ppm/℃。
在本文所述的任何实施例中，玻璃的热膨胀系数可以为约7ppm/℃至约10ppm/℃。
在本文所述的任何实施例中，玻璃的热膨胀系数可以大于10ppm/℃。
在本文所述的任何实施例中，芯板可以包括有机层压材料或无机层压材料中的至少一种。
在本文所述的任何实施例中，芯板可以包括石英或金属材料中的至少一种。
在本文所述的任何实施例中，芯板可以包括从芯板的第一侧延伸到第二侧的第三孔。所述方法可以包括将第二半导体芯片放置到第三孔中，第二半导体芯片具有第一侧和第二侧，所述第二侧可以包含电极。所述方法可以包括将第二半导体芯片的第一侧黏附到模塑料层。
在本文所述的任何实施例中，将第二半导体芯片的第一侧黏附到模塑料层，其可以包括：将芯片黏结膜放置在第二半导体芯片的第一侧和模塑料层之间。
在本文所述的任何实施例中，芯板的厚度可以小于100μm。
在本文所述的任何实施例中，第一半导体芯片可以保持未被芯板覆盖。例如，芯板可以不延伸超过第一半导体芯片。在本文所述的任何实施例中，半导体封装件可以不包括与芯板平行的附加芯板，使得没有附加芯板延伸超过第一半导体芯片。
本发明的这些和其他方面在以下的详细说明和附图中进行了描述。通过结合附图检视本发明的具体、示例性实施例的以下描述，本发明的实施例的其他方面和特征对于本领域技术人员将变得显而易见。虽然可以针对特定实施例和附图讨论本发明的特征，但是本发明的所有实施例可以包括本文讨论的一个或多个特征。此外，虽然一个或多个实施例可以被讨论为具有特定有利特征，但是这样的特征中的一个或多个也可以与本文讨论的本发明的各个实施例一起使用。以类似的方式，虽然示例性实施例可以在以下讨论为装置、***或方法实施例，但应理解，此类示例性实施例可以在本发明的各种装置、***和方法中实现。
附图说明
现在将参照附图和图表，它们不一定按比例绘制，其中：
图1是根据本公开的一些实施例，具有延伸到芯片孔中的模塑料层的嵌入式半导体封装件的示意性截面图；
图2是根据本公开的一些实施例，不具有模塑料层的嵌入式半导体封装件的示意性截面图；
图3是根据本公开的一些实施例，具有黏附到平面模塑料层的半导体芯片的嵌入式半导体封装件的示意性截面图；
图4是根据本公开的一些实施例，不具有模塑料层的嵌入式半导体封装件的示意性截面图；
图5是根据本公开的一些实施例，具有多个半导体芯片的嵌入式半导体封装件的示意性截面图；
图6是根据本公开的一些实施例，具有表面安装型半导体芯片的嵌入式半导体封装件的示意性截面图；
图7A至7K描绘了根据本公开的一些实施例，用于制造嵌入式半导体封装件的示例性工艺；
图8A至8H描绘了根据本公开的一些实施例，用于制造嵌入式半导体封装件的示例性工艺；
图9是根据本公开的一些实施例，制造嵌入式半导体封装件的示例性方法的流程图；以及
图10是根据本公开的一些实施例，制造嵌入式半导体封装件的示例性方法的流程图。
具体实施方式
尽管详细解释了本公开的特定实施例，但应当理解，其他实施例是可预期的。因此，本公开不旨在将其范围限定于在以下描述中阐述或在附图中示出的部件的构造和布置的细节。本公开的其他实施例能够以各种方式实践或执行。并且，在描述实施例时，为了清楚起见将采用特定术语。其旨在于，每个术语预期其为本领域技术人员所理解的最广泛的含义，并且包含以类似方式操作以实现类似目的的所有技术均等物。
还应注意的是，除非上下文另有明确规定，否则如在说明书和所附权利要求中使用的单数形式“一”、“一个”和“所述”包含复数的参照。提及含有“一种”成分的组合物，旨在包含除了提及的成分之外的其他成分。
范围在本文中可以表示为从“大约”或“约”或“基本上”一个特定值和/或到“约大约”或“约”或“基本上”另一个特定值。当表示这样的范围时，其他示例性实施例包含从所述一个特定值和/或到所述另一个特定值。
在本文中，诸如“有”、“具有”、“包含”或“包括”的术语的使用是开放式的，且旨在与诸如“包含”或“包括”的术语具有相同的含义，并且不排除其他结构、材料或行为的存在。类似地，尽管诸如“可”或“可以”的术语的使用旨在是开放式的，且旨在反映这种结构、材料或行为不是必须的，但不使用此类术语并不旨在反映这种结构、材料或行为是必不可少的。只要结构、材料或行为目前被认为是必不可少，它们就被如此认定。
还应理解，提及一个或多个方法工序，并不排除在那些明确指出的工序之间存在附加的方法工序或中间方法工序。此外，尽管术语“工序”在本文中可用于暗示所采用的方法的不同方面，但除非并且除了当明确要求各个工序的顺序时，否则所述术语不应被解释为隐含本文公开的各个工序间或之间的任何特定顺序。
在下文中描述为构成本公开的各种要素的部件，旨在作为说明性的而非限制性的。将要执行与本文描述的部件相同或相似的功能的许多合适的部件，旨在被包含在本公开的范围内。本文未描述的此类其他部件可以包含但不限于：例如在本公开的标的开发之后所开发的类似部件。此外，本文描述的部件可应用于本公开中的任何其他部件。仅讨论与一个实施例相关的特征或部件，并不排除所述特征或部件与另一实施例一起使用或与另一实施例相关。
为了易于理解本公开的原理和特征，以下解释了各种说明性实施例。具体地，本公开的标的在半导体封装件，特别是包括嵌板层和嵌入式半导体芯片的半导体封装件的上下文中描述。然而，本公开不限于此，并且可以适用于其他上下文。例如，本公开的一些示例可以改良其他微型电子装置的制造。还应当理解，本文描述的许多示例包括模塑料层，但是预期封装件是在没有模塑料的情况下制造的。例如，本文描述的半导体芯片可以被封装在介电材料层内和/或黏附到介电材料层，但不限于此。这些实施例被预期在本公开的范围内。因此，当在包括嵌板层、嵌入嵌板层内的半导体芯片和模塑料层的半导体封装件的上下文中描述本公开时，将理解其他实施例可以代替所提及的那些实施例。
如上所述，最近半导体封装件的趋势包括将芯片和线连接一起封装在晶圆级扇出型(WLFO)封装件中。这些WLFO封装件通常包括嵌入环氧树脂模塑物内的芯片，并且，铜连接的重新布线层(RDL)位于所述模塑物内。RDL的一端是与芯片电极的连接，而RDL的另一端是多个输入/输出(I/O)连接。例如，RDL的第二端可以连接到I/O装置或印刷电路板(PCB)。这种层状的RDL设计增加了半导体封装件的I/O密度，但模塑料架构在扩大到大型封装件方面也受到限制。模塑料所引起的裸片偏移是与现有的WLFO封装件相关的一个显着问题。由于模塑料层的加工，模塑料也经历明显翘曲。另一个显着问题是模塑料和嵌入模塑料的半导体芯片之间的热膨胀系数(CTE)不匹配。例如，硅片的CTE可低至3ppm/℃，而现今许多半导体封装件中使用的模塑料的CTE可超过10ppm/℃。随着裸片升温，正如预期的那样，裸片周围的模塑料将比芯片膨胀得更多，并且只会随着芯片的预期处理能力更高而加剧，从而在芯片上施加大量应力。
CTE不匹配还可能进一步增加上述翘曲，这可能阻碍面板尺度的加工。因此，在高带宽计算中很难将现有的WLFO技术用于大型封装(例如，大于40×40mm)。本公开提供一种与WLFO架构相关的问题的解决方案。本发明可以提供一种平台，以在封装级别集成异质IC，其密度与使用后道工序(BEOL)布线将其集成在单个芯片上的密度相同，但具有改进的性能、功率效率和成本。
在本公开的各个实施例中，嵌入式半导体封装件可以包含多个层，以容纳封装件的各个部件。嵌入式半导体封装件可以包括芯板，芯板包含延伸通过芯板的多个孔。所述孔中的一些可以容纳一个或多个半导体芯片，而其他孔可以用作贯通嵌板或贯通模塑物的连通柱，以将封装件顶部的RDL连接到封装件底部的RDL。在本公开全文中，术语“嵌入”可以指将一个或多个半导体芯片嵌入芯板的孔内。在一些示例中，模塑料层可以沿着芯板的表面设置。在一些示例中，模塑料可以延伸到孔中以封装半导体芯片。半导体芯片可以通过黏合剂层压到模塑料层。嵌入式半导体封装件可以进一步包括介电材料层，RDL可以嵌入介电材料层或放置在介电材料层上。
本公开还描述了制造本发明的特定实施例的示例性方法。如上所述，环氧树脂模塑物的设计具有固有的局限性，限制了它们在大尺度应用中的使用。制造过程会导致许多这些固有的局限性。例如，裸片偏移可能是由于使用在加工期间或加工后可能会收缩的环氧树脂来填充模塑物引起的。缓解翘曲问题的一些方法包括使用多种不同的环氧树脂材料来封装半导体芯片。这可以包括在裸片周围使用一种材料，而在封装件的主体中使用另一种材料。然而，这种方法增加了制造过程的复杂性和可扩展性。相反地，本公开描述了通过使用可调整CTE的嵌入式嵌板来减少裸片偏移和翘曲的方法，并且，所述设计允许使用单一种环氧树脂化合物。尽管可以在本文所述的封装件中使用多于一种的环氧树脂化合物，但是，所述封装件不依赖于多种环氧树脂化合物来解决翘曲和裸片偏移的问题。
公开了用于提供嵌入式半导体封装件的各种装置和方法，现在将参照附图描述所述装置和方法的示例性实施例。
图1是根据本公开的一些实施例的具有延伸到芯片孔104中的模塑料层102的嵌入式半导体封装件100的示意性截面图。嵌入式半导体封装件100可以包括芯板106。芯板106可以用于建立半导体封装件的内部支架。芯板106可以是薄片材料。例如，芯板106的厚度可以小于1.00mm(例如，10μm至50μm；50μm至100μm；100μm至300μm；300μm至500μm；500μm至700μm；或500μm至1.0mm)，并且，这种材料可以为封装件提供支撑和刚性。
可以在芯板106中建立一个或多个孔，以容纳封装件的部件。例如，可以在芯板106中设置芯片孔104，并且，芯片孔104可以从芯板106的一侧延伸到另一侧。半导体芯片108可以设置在芯片孔104内。可以在芯板106中建立包括通孔110(即，贯通嵌板的连通柱)的附加的孔，例如通过对通孔110的壁进行金属化以建立连通柱116，以将第一RDL 112连接到第二RDL114。芯板106可以具有任意数量的孔104、110，使得所述芯板可以容纳任意数量的半导体芯片108或设置任意数量的连通柱116。连通柱116可以是延伸通过芯板106以将第一RDL112连接到第二RDL 114的导电材料。
邻近芯板106的至少一侧者，可以是包括模塑料118的模塑料层102。模塑料118可以包括环氧树脂模塑料。在一些示例中，并且如图1所示，模塑料118和模塑料层102可以至少部分地延伸到芯片孔104中。在这些示例中，模塑料118可以封装半导体芯片108的至少一部分。半导体芯片108可以包括一个或多个电极120，用于附接电气部件(例如，I/O部件)。在一些示例中，半导体芯片108的一侧可以包含电极120，而半导体芯片108的另一侧不包含电极。在这些示例中，半导体芯片108没有电极的一侧可以靠近模塑料层102；电极120可以背对模塑料层102。
在一些示例中，嵌入式半导体封装件100可以包含在一个或多个电极120的位置处的钝化层121。钝化层121可以是例如表面钝化材料，以提高半导体芯片108的性能、减少电极120处的腐蚀等。钝化层121可以包含氮化硅(SiN)、二氧化硅(SiO2)、聚酰亚胺等。为了完整起见，应理解本文描述的任何实施例，包括图2至图6所示的那些实施例或图7A至图8H中的方法工序，都可以包含钝化层121。例如，在本公开所示的一些示例中，钝化层121可以从附图中排除，以提供重新布线层的更好视图。
在一些示例中，嵌入式半导体封装件100可以包括与芯板106的一侧相邻并且靠近电极120的第一介电层122。第一RDL 112可以设置在第一介电层122内。例如，第一RDL 112可以在多工序工艺中制造，其中，第一介电材料层沉积在芯板106附近，然后例如通过光刻在第一介电材料层上对第一布线图案124进行图案化，以建立第一RDL 112。然后，可以将第二介电材料层沉积在第一布线图案124的顶部，以将第一RDL 112封装在第一介电层122内。构成第一RDL 112的布线图案124的材料可以包括但不限于铜、金、银、铝、镍、锡或其任何组合(例如，合金)。第一布线图案124可以延伸通过第一介电层122，以建立用于一个或多个电极120的电性连接126。
在一些示例中，如图1所示，第一布线图案124可以延伸通过第一介电层122，以为附加部件提供外部连接128，所述附加部件包括但不限于天线、其他I/O装置和/或表面安装型半导体芯片(例如，存储器芯片、中央处理单元、图形处理单元、逻辑芯片等)。
在一些示例中，嵌入式半导体封装件100可以包括与模塑料层102相邻的第二介电层130。第二RDL 114可以设置在第二介电层130内。例如，第二RDL 114可以在与上述类似的多工序工艺中制造，其中，第二布线图案132设置在第二介电层130内，以建立第二RDL 114。在一些示例中，第二RDL 114可以与第一RDL 112电性连接。这种电性连接可以通过设置在通孔110内的连通柱116来促进，其中，连通柱116的第一端连接到第一RDL 112，连通柱116的第二端连接到第二RDL 114。以这种方式，第二RDL 114可与半导体芯片108的电极120电性连接。预期的是，用于第二布线图案132的材料可以类似于用于第一布线图案124的上述材料。
在一些示例中，如图1所示，第二布线图案132可以延伸通过第二介电层130，以提供与电触点的连接，所述电触点例如是焊球134或表面安装型芯片(其将在本文中更详细地描述)。焊球134可以允许嵌入式半导体封装件100安装到例如PCB。
再次参照芯板106，预期的是，芯板可由多种材料制造。如上所述，调整芯板的CTE的能力可以减少与仅包括环氧树脂的WLFO架构相关的裸片偏移和翘曲问题。例如，如果半导体芯片108(裸片)的材料的CTE为约3ppm/℃，并且模塑料层102的CTE为约5至15ppm/℃，则当半导体芯片108在使用期间升温时，两个层之间的不匹配会导致封装件明显翘曲。在许多情况下，其上安装有封装件的PCB可能具有更高的CTE，例如约18ppm/℃，进一步导致***的热膨胀问题。芯板106可以提供一种平台，以通过允许制造商调整芯板106的CTE以抵消部件的各种膨胀率来减少翘曲。例如，取决于应用，可以将芯板106的CTE调整为接近硅片的CTE、接近PCB的CTE、或接近两个部件之间的某处的CTE。
预期的是，芯板106可以包括有机层压材料或无机层压材料。例如，聚酰亚胺可用作芯层106的材料。可以将聚酰亚胺的CTE调整为约6ppm/℃至约10ppm/℃。使用这种或其他有机层压材料，可以允许将芯层106的CTE调整为在裸片和PCB的CTE之间的范围内。无机材料也可用于改变芯板106的CTE。例如，陶瓷的CTE范围可以是从约3ppm/℃到约6ppm/℃，这更接近裸片的CTE值而不是PCB的CTE值。另一方面，金属的CTE值可以大于18ppm/℃，这更接近PCB的CTE值。芯板106可以包括可具有小于1.00ppm/℃的CTE的石英，因此，当半导体芯片108在使用期间升温时，芯板106可以几乎没有膨胀。
在优选实施例中，芯板106可以包括玻璃。玻璃可以提供现有的基于环氧树指模塑物的WLFO技术所没有的许多优点。玻璃的平滑表面和高尺寸稳定性，使得即使在大型面板上也能够实现高密度、类似硅的RDL布线以及类似BEOL的I/O，从而实现提高基于模塑料的扇出所无法实现的生产率。玻璃的CTE是可调整的，因此提高了可靠度，并使得能够直接在电路板上进行表面安装，而与一些高密度扇出型封装件不同，后者需要有机封装件才能连接到大本体尺寸的电路板。可以将玻璃的CTE值调整为约3ppm/℃至约12ppm/℃(例如，3ppm/℃；约3ppm/℃至约5ppm/℃；约5ppm/℃至约7ppm/℃；约7ppm/℃至约9ppm/℃；或约9ppm/℃至约12ppm/℃)。除了芯板106的这些CTE优点之外，玻璃的损耗角正切与模塑料118相比也低约2至3倍。与模塑料118相比，玻璃还提供高电阻率、优异的防潮性和高表面平滑度。如上所述，芯板106的厚度可以根据设计的需要而变化，例如，根据层的刚性而变化。因为玻璃还提供优异的刚性，所以预期玻璃芯板106可以是薄的，包含例如小于100μm(例如，10μm至50μm；或50μm至100μm)。这种薄度可以允许更紧缩的封装，同时保持足够的处理完整性。也可以将玻璃芯板106制造为具有本文中针对芯板106描述的任何其他厚度。
预期的是，另一芯板材料层不位于半导体芯片108的上方或下方，因为这可能导致热屏蔽。换句话说，当半导体芯片108在使用期间升温时，如果另一嵌板位于芯片孔104的上方或下方，则热可能无法从芯片孔104散出。当嵌板包含作为良好的绝热体的玻璃时尤其如此。附加嵌板造成的热屏蔽可能会进一步增加在前述封装件中发现的翘曲问题。因此，预期的是，芯板106不延伸超过半导体芯片108，并且，还预期的是，嵌入式半导体封装件100不包括覆盖半导体芯片108的一部分的在芯板106上方或下方(例如，与其平行)的类似于芯板106的附加嵌板。
图2是根据本公开的一些实施例，不具有模塑料层的嵌入式半导体封装件100的示意性截面图。图2类似于图1中的构造，但图2中的嵌入式半导体封装件100不具有模塑料层102或模塑料118。如上所述，本公开的一些示例包括不包含模塑料层102的嵌入式半导体封装件100的示例。在一些示例中，模塑料可以用于制造嵌入式半导体封装件100，并且可以在沉积介电材料层之前被去除。参照图1进行说明，图1中的模塑料118可以用于制造所述结构，但可以在制造过程期间被去除。例如，可以施加第一介电层122，可以去除模塑料118，并且可以添加第二介电层130。在此示例中，第二介电层130的介电材料可以延伸到芯片孔104中以封装半导体芯片108。
这种不具有模塑料118的构造可以用于进一步调整整个嵌入式半导体封装件100的CTE。如上所述，嵌入式半导体封装件100的各个部件的CTE值的不匹配，可能导致整个封装件翘曲。用于制造嵌入式半导体封装件100的模塑料118的CTE可以为约10至12ppm/℃。半导体芯片108的CTE可以为约3ppm/℃。通过从最终产品中去除模塑料层102，可以将芯板106调整具有更接近半导体芯片108的CTE(例如，更接近3ppm/℃)，并且可以消除模塑料层102、半导体芯片108和芯板106之间的不匹配。
图3是根据本公开的一些实施例，具有黏附到平面模塑料层102的半导体芯片108的嵌入式半导体封装件100的示意性截面图。图3中的嵌入式半导体封装件100类似于图1所示的嵌入式半导体封装件100，但采用替代方法将半导体芯片108附接到模塑料层102。例如，图1描绘了一种封装件，其中，模塑料118至少部分地延伸到芯片孔104中，以通过封装(或至少部分封装)来固定半导体芯片108。图3描绘了嵌入式半导体封装件100，其中，模塑料层102是平面的并且不延伸到芯片孔104中。半导体芯片108通过黏合剂302附接到模塑料层102。在一些示例中，黏合剂302可以包括芯片黏结膜。
在一些示例中，以及如图3所示，当模塑料层102不延伸到芯片孔104中时，第一介电层122的介电材料可以延伸到芯片孔104中，以封装半导体芯片108和所述一个或多个电极120。在一些示例中，嵌入式半导体封装件100可以包含在如上所述的一个或多个电极120的位置处的钝化层121。
图4是根据本公开的一些实施例，不具有模塑料层的嵌入式半导体封装件100的示意性截面图。图4类似于图3中的构造，但图4中的嵌入式半导体封装件100不具有模塑料层102或模塑料118。如上所述，本公开的一些示例包括不包含模塑料层102的嵌入式半导体封装件100的示例。这样的示例如上参照图2进行描述，并且，其中的相同描述可以应用于图4所示的构造。在一些示例中，模塑料可以用于制造嵌入式半导体封装件100，并且可以在沉积介电材料层之前被去除。参照图3进行说明，图3中的模塑料118可以用于制造所述结构，但可以在制造过程期间被去除。例如，可以设置模塑料层102以帮助定位芯板106和半导体芯片108。可以施加第一介电层122，并且，第一介电层122的介电材料可以延伸到芯片孔104中以封装半导体芯片108。可以去除模塑料118，并且可以在去除模塑料层102的地方施加第二介电层130。
图5是根据本公开的一些实施例，具有多个半导体芯片108、502的嵌入式半导体封装件100的示意性截面图。在一些示例中，嵌入式半导体封装件100可以包括多个半导体芯片108、502。例如，第一半导体芯片108可以设置在第一芯片孔104中，并且，第二半导体芯片502可以设置在第二芯片孔504中。这种架构使得能够将不同类型的芯片嵌入同一芯板106内。例如，在单个封装件中，一个半导体芯片108、502可以包括但不限于存储器芯片、中央处理单元、图形处理单元、逻辑芯片或集成的被动元件中的一个，并且，另一个半导体芯片502、108可以包括这些单元中的另一个。在一些示例中，可以将两个半导体芯片108、502彼此相邻地放置在单个孔内，以代替具有单独的孔来容纳第二芯片。此外，虽然图5描绘了具有两个芯片108、502和两个孔104、504的实施例，但本文描述的设计不限于两个芯片和/或两个芯片孔。
在一些示例中，两个芯片108、502可以共享单个第一RDL 112a、b和/或共享单个第二RDL 114a、b。换句话说，第一半导体芯片108和第二半导体芯片502两者可以通过共享的RDL彼此电性连接。例如，第一半导体芯片108的一个或多个电极120可以经由共享的第一RDL 112a、b与第二半导体芯片502的一个或多个电极506电性连接。共享的第一RDL 112a、b也可以例如通过第一连通柱116与共享的第二RDL 114a、b电性连接。在其他示例中，两个芯片108、502可以具有独立的RDL。换句话说，第一半导体芯片108可以不与第二半导体芯片502电性连接。例如，第二半导体芯片502可以连接到第一RDL 112b中的第三布线图案508。第三布线图案508可以例如通过第二连通柱512与第二RDL 112b中的第四布线图案510电性连接。第二连通柱512可以类似于参照图1描述的连通柱116，第二连通柱512可以穿过延伸通过芯板106的第二通孔514。
如图5所示，在一些示例中，第一RDL 112a、b可以设置在第一介电层122的表面，而不是嵌入在所述层中。类似地，第二RDL 114a、b可以设置在第二介电层130的表面，而不是嵌入在所述层中。这种架构在本文描述的任何示例中都是可行的。在其他示例中，以及如图1和图3所示，RDL可以设置在它们各自的介电层122、130内。
图5描绘了嵌入式半导体封装件100，其中，类似于图1的讨论中描述的示例，两个半导体芯片108、502嵌入模塑料118内。然而，多芯片构造不限于将芯片嵌入模塑料118内。在其他示例中，半导体芯片108、502可以例如通过黏合剂302附接到如图3所示的平面模塑料层102。还预期的是，一些半导体芯片嵌入模塑料118内，而其他半导体芯片通过黏合剂302附接到模塑料层102，即，两种附接技术都可以在单个嵌入式半导体封装件100中提供。
图6是根据本公开的一些实施例，具有表面安装型半导体芯片602的嵌入式半导体封装件100的示意性截面图。本***和方法使得能够将附加的半导体芯片(例如，存储器芯片、中央处理单元、图形处理单元、逻辑芯片等)定位在一个或多个芯片孔104的外部。在一示例中，附加的半导体芯片可以被表面安装到第一介电层122或第二介电层130。例如，图6所示的表面安装型半导体芯片602被安装到第二介电层130，并经由延伸通过第二介电层的电性连接604(其类似于电性连接126)连接到第二RDL 114。此示例能够将表面安装型半导体芯片602放置在焊球134之间并且因此保留了空间。在其他示例中，可以将表面安装型半导体芯片602安装到第一介电层122，并且，表面安装型半导体芯片602可以通过电性连接126连接到第一RDL 112。在一些示例中，嵌入式半导体封装件可以包括：安装到第一介电层122的多于一个的表面安装型半导体芯片602；和/或安装到第二介电层122的多于一个的表面安装型半导体芯片602。
图7A至7K描绘了根据本公开的一些实施例，用于制造嵌入式半导体封装件的示例性工艺。图7A至7K描绘了可以制造类似于图1所示的示例性实施例的嵌入式半导体封装件100的工艺。图7A至7K示出并排的多个封装件，因为本***和方法使得能够在随后可以被切割的片材上生产多个单元。图7A至7K中仅右侧的封装件标有附图标记，左侧的封装件未标记，以便提供各个部件的视图。从图7A中可以看出，在一些示例中，可以制备芯板106。可以通过在芯板106内钻出孔，来制造各个孔，例如芯片孔104和通孔110。在图7B中，芯板106可以通过黏合剂704层压到载体层702上。载体层702可以由能够在加工和运输期间为芯板106提供支撑的材料制成，并且，所述材料可以包括如上所述的用于芯板106本身的任何材料(例如，玻璃、金属材料等)。在图7C中，半导体芯片108可以放置在芯片孔104中，其中，一个或多个电极120面向载体层702放置。在图7D中，可以将模塑料118施加到构造的顶部以形成模塑料层102。可以通过将环氧树脂或其他聚合物浇注到芯板106的顶部，来将模塑料118施加到构造的顶部。在图7D所示的实施例中，模塑料118能够延伸到芯片孔104中，以至少部分地封装半导体芯片108。
然后可以固化模塑料118。预期的是，固化过程可以在单工序工艺或多工序工艺中完成。如上所述，嵌入式半导体的优选制造工艺可以限制裸片偏移和翘曲。当裸片周围的环氧树脂在固化过程期间收缩时，嵌入环氧树脂中的裸片可能发生偏移。此外，仅包括环氧树脂层的先前方法在固化过程期间可能会经历明显翘曲。例如，这可能会由于错位而导致产量下降。可以调整固化过程以减少裸片偏移和/或翘曲。在一示例中，模塑料118可以在单一温度固化，即，在传统的固化温度曲线固化。在其他示例中，固化可以在两工序工艺中完成。在固化过程的第一工序中，模塑料118可以首先在使环氧树脂保持黏性的低温固化较长时间。在固化过程的第二工序中，可以将温度升高到传统的固化温度曲线。在对示例性半导体封装件测试单工序固化曲线和多工序固化曲线的实验中，发现通过使用两工序固化曲线可以减少裸片偏移。
在图7E中，一旦模塑料118固化，就可以从构造去除载体层702和黏合剂704。在图7F中，可以通过重新钻出开口而重新打开通孔110。如果模塑料118已经延伸到所述孔中(例如参见图7D)，则通孔110的这种重新开口可以有利于重新打开孔110。在图7G中，可以将第一介电材料层706施加到芯板106，并且，可以将第二介电材料层708施加到模塑料层102。在一些示例中，一旦施加了介电材料层706、708，就可以对所述层的表面进行平坦化，以避免可能由填充各个孔的介电材料引起的非共面性。
在未示出的替代性示例中，可以施加第一介电材料层706，然后可以去除模塑料118。然后，可以添加第二介电材料层706，并且第二介电材料层706可以延伸到芯片孔104中。此替代性实施例可以制作图2所示的嵌入式半导体封装件100。
在图7H中，可以通过钻穿介电材料而重新打开通孔110。如图所示，重新打开的通孔110可以包括设置在所述开口和芯板106之间的介电材料层，这可以允许介电材料围绕连通柱。
在图7I中，可以分别在第一介电材料层706和/或第二介电材料层708上形成第一RDL 112和/或第二RDL 114。RDL 112、114可以例如使用标准的半加成工艺(SAP)制造。铜的无电沉积可以用于在第一介电材料层706和/或第二介电材料层708上形成晶种层。所述工艺还可以对通孔110的壁进行金属化，以建立用于将第一RDL 112与第二RDL 114连接的连通柱116。在沉积铜之后，可以通过光刻建立布线图案124、132，并且可以通过电解电镀来沉积铜。光刻胶可以被剥离，并且铜晶种层可以被不同地蚀刻以形成第一RDL 112和/或第二RDL 114。
在图7J中，第三介电材料层710和/或第四介电材料层712可以沉积在第一RDL 112和/或第二RDL 114的顶部。通过在RDL上沉积另一介电材料层710、712，每个RDL可以设置在所述材料内。例如，第一RDL 112可以设置在第一介电层122内，并且，第二RDL 114可以设置在第二介电层130内。此外，如上所述，第一布线图案124可以延伸通过第一介电层122，以为附加部件提供外部连接128。外部连接128可以设置在第一介电层122的外表面上。类似地，第二布线图案132可以延伸通过第二介电层130以连接外部装置。例如，以及如图7K所示，可以将焊球134或类似的电触点添加到封装件以连接到PCB。
图8A至8H描绘了根据本公开的一些实施例，用于制造嵌入式半导体封装件的示例性工艺。图8A至8H描绘了用于制造嵌入式半导体封装件100的示例性工艺，其中，半导体芯片108黏附到如参照图3所示和描述的的平面模塑料层102。图8A至8H示出并排的多个封装件，因为本***和方法使得能够在随后可以被切割的片材上生产多个单元。图8A至8H中仅右侧的封装件标有附图标记，左侧的封装件未标记，以便提供各个部件的视图。从图8A中可以看出，在一些示例中，可以制备芯板106。可以通过在芯板106内钻出孔，来制造各个孔，例如芯片孔104和通孔110。在图8B中，可以例如通过将模塑料118浇注在一表面上来制备一层模塑料118，从而建立模塑料层102。可以将芯板106放置在模塑料层102上。然后可以固化模塑料118。类似于参照图7D描述的固化曲线，模塑料118和模塑料层102的固化可以在单工序工艺或多工序工艺中完成。
在图8C中，可以将半导体芯片108放置在芯片孔104中。在这个过程中，半导体芯片108不嵌入模塑料118内。可以通过使用黏合剂302将半导体芯片108附接到模塑料层102，所述黏合剂包括但不限于芯片黏结膜。在图8D中，可以将第一介电材料层802施加到芯板106，并且，可以将第二介电材料层804施加到模塑料层102。在一些示例中，一旦应用了介电材料层802、804，就可以对所述层的表面进行平坦化，以避免可能由填充各个孔的介电材料引起的非共面性。
在未示出的替代性示例中，可以施加第一介电材料层802，并且，第一介电材料层802可以延伸到芯片孔104中以封装半导体芯片108。然后可以去除模塑料118。然后，可以在去除模塑料118的地方施加第二介电材料层804。此替代性实施例可以制作图4所示的嵌入式半导体封装件100。
在图8E中，可以通过钻穿介电材料而重新打开通孔110。如图所示，重新打开的通孔110可以包括设置在所述开口和芯板106之间的介电材料层，这可以允许介电材料围绕连通柱。可以钻出附加的电极连接开口806，以暴露电极120的顶部。
在图8F中，可以在第一介电材料层802和/或第二介电材料层804上形成第一RDL112和/或第二RDL 114。形成RDL 112、114的布线图案124、132的过程，可以类似于如上针对图7I描述的过程。此外，铜的无电沉积还可以对电极连接开口806进行金属化，以在所述一个或多个电极120与第一RDL 112之间建立电性连接126。
在图8G中，第三介电材料层808和/或第四介电材料层810可以沉积在第一RDL 112和/或第二RDL 114的顶部。通过在RDL上沉积另一介电材料层808、810，每个RDL可以设置在所述材料内。例如，第一RDL 112可以设置在第一介电层122内，并且，第二RDL 114可以设置在第二介电层130内。此外，以及如上所述，第一布线图案124可以延伸通过第一介电层122，以为附加部件提供外部连接128。外部连接128可以设置在第一介电层122的外表面上。类似地，第二布线图案132可以延伸通过第二介电层130以连接外部装置。例如，以及如图8H所示，可以将焊球134或类似的电触点添加到封装件以连接到PCB。
图9是根据本公开的一些实施例，制造嵌入式半导体封装件的示例性方法900的流程图。方法900可以用于制造如图1所示的嵌入式半导体封装件。在方框905处，方法900包括制备具有第一侧和第二侧的芯板，所述芯板包括从芯板的第一侧延伸到第二侧的芯片孔。在方框910处，方法900包括用黏合剂将芯板的第一侧附接到载体层。在方框915处，方法900包括将第一半导体芯片放置到芯片孔中，所述第一半导体芯片具有靠近载体层的电极。在方框920处，方法900包括将模塑料施加到芯板的第二侧，其中，所述模塑料覆盖芯板的第二侧以形成模塑料层，并且其中，所述模塑料延伸到芯片孔中以封装第一半导体芯片。在方框925处，方法900包括固化模塑料。在方框930处，方法900包括从芯板的第一侧去除载体层和黏合剂。在方框935处，方法900包括将第一介电材料层施加到芯板的第一侧。在方框940处，方法900包括将第二介电材料层施加到模塑料层。在方框945处，方法900包括在芯板和模塑料层中建立第二孔，所述第二孔从第一介电材料层延伸到第二介电材料层。在方框950处，方法900包括对第二孔的壁进行金属化。在方框955处，方法900包括在第一介电材料层上形成第一重新布线层，所述第一重新布线层与所述电极及金属化的壁的第一端电性连接。在方框960处，方法900包括在第二介电材料层上形成第二重新布线层，所述第二重新布线层与金属化的壁的第二端电性连接。
图10是根据本公开的一些实施例，制造嵌入式半导体封装件的示例性方法1000的流程图。方法1000可以用于制造如图3所示的嵌入式半导体封装件。在方框1005处，方法1000包括制备具有第一侧和第二侧的芯板，所述芯板包括从芯板的第一侧延伸到第二侧的芯片孔。在方框1010处，方法1000包括制备一层模塑料，从而形成模塑料层。在方框1015处，方法1000包括将芯板的第一侧放置在模塑料层上。在方框1020处，方法1000包括固化模塑料。在方框1025处，方法1000包括将第一半导体芯片放置到芯片孔中，所述第一半导体芯片具有第一侧和第二侧，所述第二侧具有电极。在方框1030处，方法1000包括将第一半导体芯片的第一侧黏附到模塑料层。在方框1035处，方法1000包括将第一介电材料层施加到芯板的第二侧。在方框1040处，方法1000包括将第二介电材料层施加到模塑料层。在方框1045处，方法1000包括在芯板和模塑料层中建立第二孔，所述第二孔从第一介电材料层延伸到第二介电材料层。在方框1050处，方法1000包括对第二孔的壁进行金属化。在方框1055处，方法1000包括在第一介电材料层上形成第一重新布线层，所述第一重新布线层与所述电极及金属化的壁的第一端电性连接。在方框1060处，方法1000包括在第二介电材料层上形成第二重新布线层，所述第二重新布线层与金属化的壁的第二端电性连接。
应当理解，本文公开的实施例和权利要求不限于它们在说明书中阐述和在附图中示出的部件的构造和布置的细节的应用。相反地，说明书和附图提供了所设想的实施例的示例。本文公开的实施例和权利要求更能够是其他实施例，并且能够以各种方式实践和执行。并且，应当理解，本文所采用的措辞和术语是为了说明的目的，不应被视为对权利要求产生限定。
因此，本领域技术人员将理解，本申请和权利要求所作为基础的概念可以容易地用作设计其他结构、方法和***的基础，以执行本申请中呈现的实施例和权利要求的若干目的。因此，重要的是将权利要求视为包括此类等效结构。
此外，说明书摘要的目的是为了使美国专利及商标局和公众，特别是不熟悉专利和法律术语或措辞的本领域从业人员，能够通过粗略的检视来快速确定本申请的技术公开的性质和本质。说明书摘要既不旨在限定本申请的权利要求，也不旨在以任何方式限定权利要求的范围。相反地，本发明旨在由所附权利要求书限定。

Claims (57)

1.一种嵌入式半导体封装件，其特征在于，包括：
芯板，其具有第一侧和第二侧，所述芯板包含芯片孔，所述芯片孔从所述芯板的所述第一侧延伸到所述第二侧；
模塑料层，其具有第一侧和第二侧，所述第一侧靠近所述芯板的所述第一侧，并且至少部分地延伸到所述芯片孔中；
第一半导体芯片，其设置在所述芯片孔中，并且至少部分地位于所述模塑料层内，所述第一半导体芯片具有：第一侧，其靠近所述模塑料层；以及第二侧，其与所述模塑料层相对并靠近所述芯板的所述第二侧；所述第一半导体芯片的所述第二侧具有电极；
第一介电层，其位于靠近所述芯板的所述第二侧并靠近所述电极；
第一重新布线层，其设置在所述第一介电层内，并与所述电极电性连接；
第二介电层，其位于靠近所述模塑料层的所述第二侧，并与所述模塑料层的所述第二侧接触；以及
第二重新布线层，其设置在所述第二介电层内，并与所述第一重新布线层电性连接。
2.根据权利要求1所述的嵌入式半导体封装件，其特征在于，进一步包括：导电材料，其具有：第一端，其与所述第一重新布线层电性连接；以及第二端，其与所述第二重新布线层电性连接，
其中：
所述芯板包括第二孔，所述第二孔从所述芯板的所述第一侧延伸到所述第二侧；并且
所述导电材料延伸通过所述第二孔。
3.根据权利要求1所述的嵌入式半导体封装件，其特征在于，所述芯板包括玻璃。
4.根据权利要求3所述的嵌入式半导体封装件，其特征在于，所述玻璃的热膨胀系数为约3ppm/℃。
5.根据权利要求3所述的嵌入式半导体封装件，其特征在于，所述玻璃的热膨胀系数为约3ppm/℃至约7ppm/℃。
6.根据权利要求3所述的嵌入式半导体封装件，其特征在于，所述玻璃的热膨胀系数为约7ppm/℃至约10ppm/℃。
7.根据权利要求3所述的嵌入式半导体封装件，其特征在于，所述玻璃的热膨胀系数大于10ppm/℃。
8.根据权利要求1所述的嵌入式半导体封装件，其特征在于，所述芯板包括有机层压材料或无机层压材料中的至少一种。
9.根据权利要求1所述的嵌入式半导体封装件，其特征在于，所述芯板包括石英或金属材料中的至少一种。
10.根据权利要求1所述的嵌入式半导体封装件，其特征在于：
所述芯板包括第三孔，所述第三孔从所述芯板的所述第一侧延伸到所述第二侧，并且
所述嵌入式半导体封装件进一步包括：
第二半导体芯片，其设置在所述第三孔中，并且至少部分地位于所述模塑料层内，所述第二半导体芯片具有：第一侧，其靠近所述模塑料层；以及第二侧，其与所述模塑料层相对并靠近所述芯板的所述第二侧；所述第二半导体芯片的所述第二侧具有第二电极。
11.根据权利要求1所述的嵌入式半导体封装件，其特征在于，所述芯板的厚度小于100μm。
12.根据权利要求1所述的嵌入式半导体封装件，其特征在于：
所述芯板不延伸超过所述第一半导体芯片，并且
所述嵌入式半导体封装件不包括与所述芯板平行的附加芯板。
13.一种嵌入式半导体封装件，其特征在于，包括：
芯板，其具有第一侧和第二侧，所述芯板包含芯片孔，所述芯片孔从所述芯板的所述第一侧延伸到所述第二侧；
模塑料层，其具有第一侧和第二侧，所述第一侧靠近所述芯板的所述第一侧，并且不延伸到所述芯片孔中；
第一半导体芯片，其设置在所述芯片孔中，所述第一半导体芯片具有：第一侧，其靠近所述模塑料层；以及第二侧，其与所述模塑料层相对并靠近所述芯板的所述第二侧；所述第一半导体芯片的所述第二侧具有电极；
第一介电层，其位于靠近所述芯板的所述第二侧并靠近所述电极；
第一重新布线层，其设置在所述第一介电层内，并与所述电极电性连接；
第二介电层，其位于靠近所述模塑料层的所述第二侧，并与所述模塑料层的所述第二侧接触；以及
第二重新布线层，其设置在所述第二介电层内，并与所述第一重新布线层电性连接。
14.根据权利要求13所述的嵌入式半导体封装件，其特征在于，所述第一半导体芯片的所述第一侧至少部分地嵌入所述模塑料层的所述第一侧中。
15.根据权利要求13所述的嵌入式半导体封装件，其特征在于，所述第一半导体芯片的所述第一侧通过黏合剂层压到所述模塑料层的所述第一侧。
16.根据权利要求15所述的嵌入式半导体封装件，其特征在于，所述黏合剂是芯片黏结膜。
17.根据权利要求13所述的嵌入式半导体封装件，其特征在于，进一步包括：导电材料，其具有：第一端，其与所述第一重新布线层电性连接；以及第二端，其与所述第二重新布线层电性连接，
其中：
所述芯板包括第二孔，所述第二孔从所述芯板的所述第一侧延伸到所述第二侧；并且
所述导电材料延伸通过所述第二孔。
18.根据权利要求13所述的嵌入式半导体封装件，其特征在于，所述芯板包括玻璃。
19.根据权利要求18所述的嵌入式半导体封装件，其特征在于，所述玻璃的热膨胀系数为约3ppm/℃。
20.根据权利要求18所述的嵌入式半导体封装件，其特征在于，所述玻璃的热膨胀系数为约3ppm/℃至约7ppm/℃。
21.根据权利要求18所述的嵌入式半导体封装件，其特征在于，所述玻璃的热膨胀系数为约7ppm/℃至约10ppm/℃。
22.根据权利要求18所述的嵌入式半导体封装件，其特征在于，所述玻璃的热膨胀系数大于10ppm/℃。
23.根据权利要求13所述的嵌入式半导体封装件，其特征在于，所述芯板包括有机层压材料或无机层压材料中的至少一种。
24.根据权利要求13所述的嵌入式半导体封装件，其特征在于，所述芯板包括石英或金属材料中的至少一种。
25.根据权利要求13所述的嵌入式半导体封装件，其特征在于：
所述芯板包括第三孔，所述第三孔从所述芯板的所述第一侧延伸到所述第二侧，并且
所述嵌入式半导体封装件进一步包括：
第二半导体芯片，其设置在所述第三孔中，所述第二半导体芯片具有：第一侧，其靠近所述模塑料层；以及第二侧，其与所述模塑料层相对并靠近所述芯板的所述第二侧；所述第二半导体芯片的所述第二侧具有第二电极。
26.根据权利要求25所述的嵌入式半导体封装件，其特征在于，所述第二半导体芯片的所述第一侧至少部分地嵌入所述模塑料层的所述第一侧中。
27.根据权利要求25所述的嵌入式半导体封装件，其特征在于，所述第二半导体芯片的所述第一侧通过黏合剂层压到所述模塑料层的所述第一侧。
28.根据权利要求13所述的嵌入式半导体封装件，其特征在于，所述芯板的厚度小于100μm。
29.根据权利要求13所述的嵌入式半导体封装件，其特征在于：
所述芯板不延伸超过所述第一半导体芯片，并且
所述嵌入式半导体封装件不包括与所述芯板平行的附加芯板。
30.一种制造嵌入式半导体封装件的方法，其特征在于，所述方法包括：
制备具有第一侧和第二侧的芯板，所述芯板包含芯片孔，所述芯片孔从所述芯板的所述第一侧延伸到所述第二侧；
用黏合剂将所述芯板的所述第一侧附接到载体层；
将第一半导体芯片放置到所述芯片孔中，所述第一半导体芯片具有靠近所述载体层的电极；
将模塑料施加到所述芯板的所述第二侧，其中，所述模塑料覆盖所述芯板的所述第二侧以形成模塑料层，并且其中，所述模塑料延伸到所述芯片孔中以封装所述第一半导体芯片；
固化所述模塑料；
从所述芯板的所述第一侧去除所述载体层和所述黏合剂；
将第一介电材料层施加到所述芯板的所述第一侧；
将第二介电材料层施加到所述模塑料层；
在所述芯板和所述模塑料层中建立第二孔，所述第二孔从所述第一介电材料层延伸到所述第二介电材料层；
对所述第二孔的壁进行金属化；
在所述第一介电材料层上形成第一重新布线层，所述第一重新布线层与所述电极及所述金属化的壁的第一端电性连接；以及
在所述第二介电材料层上形成第二重新布线层，所述第二重新布线层与所述金属化的壁的第二端电性连接。
31.根据权利要求30所述的方法，其特征在于，进一步包括：
施加第三介电材料层以覆盖所述第一重新布线层；以及
施加第四介电材料层以覆盖所述第二重新布线层。
32.根据权利要求30所述的方法，其特征在于，所述固化所述模塑料包括：
在第一温度固化所述模塑料；以及
在所述第一温度固化所述模塑料之后，在第二温度固化所述模塑料，其中，所述第一温度低于所述第二温度。
33.根据权利要求30所述的方法，其特征在于，所述芯板包括玻璃。
34.根据权利要求33所述的方法，其特征在于，所述玻璃的热膨胀系数为约3ppm/℃。
35.根据权利要求33所述的方法，其特征在于，所述玻璃的热膨胀系数为约3ppm/℃至约7ppm/℃。
36.根据权利要求33所述的方法，其特征在于，所述玻璃的热膨胀系数为约7ppm/℃至约10ppm/℃。
37.根据权利要求33所述的方法，其特征在于，所述玻璃的热膨胀系数大于10ppm/℃。
38.根据权利要求30所述的方法，其特征在于，所述芯板包括有机层压材料或无机层压材料中的至少一种。
39.根据权利要求30所述的方法，其特征在于，所述芯板包括石英或金属材料中的至少一种。
40.根据权利要求30所述的方法，其特征在于：
所述芯板包括第三孔，所述第三孔从所述芯板的所述第一侧延伸到所述第二侧，并且
所述方法进一步包括：
将第二半导体芯片放置到所述第三孔中，所述第二半导体芯片具有靠近所述载体层的第二电极。
41.根据权利要求30所述的方法，其特征在于，所述芯板的厚度小于100μm。
42.根据权利要求30所述的方法，其特征在于：
所述芯板不延伸超过所述第一半导体芯片，并且
所述嵌入式半导体封装件不包括与所述芯板平行的附加芯板。
43.一种制造嵌入式半导体封装件的方法，其特征在于，所述方法包括：
制备具有第一侧和第二侧的芯板，所述芯板包含芯片孔，所述芯片孔从所述芯板的所述第一侧延伸到所述第二侧；
制备一层模塑料，从而形成模塑料层；
将所述芯板的所述第一侧放置在所述模塑料层上；
固化所述模塑料；
将第一半导体芯片放置到所述芯片孔中，所述第一半导体芯片具有第一侧和第二侧，所述第二侧具有电极；
将所述第一半导体芯片的所述第一侧黏附到所述模塑料层；
将第一介电材料层施加到所述芯板的所述第二侧；
将第二介电材料层施加到所述模塑料层；
在所述芯板和所述模塑料层中建立第二孔，所述第二孔从所述第一介电材料层延伸到所述第二介电材料层；
对所述第二孔的壁进行金属化；
在所述第一介电材料层上形成第一重新布线层，所述第一重新布线层与所述电极及所述金属化的壁的第一端电性连接；以及
在所述第二介电材料层上形成第二重新布线层，所述第二重新布线层与所述金属化的壁的第二端电性连接。
44.根据权利要求43所述的方法，其特征在于，所述将所述第一半导体芯片的所述第一侧黏附到所述模塑料层包括：将芯片黏结膜放置在所述第一半导体芯片的所述第一侧和所述模塑料层之间。
45.根据权利要求43所述的方法，其特征在于，进一步包括：
施加第三介电材料层以覆盖所述第一重新布线层；以及
施加第四介电材料层以覆盖所述第二重新布线层。
46.根据权利要求43所述的方法，其特征在于，所述固化所述模塑料包括：
在第一温度固化所述模塑料；以及
在所述第一温度固化所述模塑料之后，在第二温度固化所述模塑料，
其中，所述第一温度低于所述第二温度。
47.根据权利要求43所述的方法，其特征在于，所述芯板包括玻璃。
48.根据权利要求47所述的方法，其特征在于，所述玻璃的热膨胀系数为约3ppm/℃。
49.根据权利要求47所述的方法，其特征在于，所述玻璃的热膨胀系数为约3ppm/℃至约7ppm/℃。
50.根据权利要求47所述的方法，其特征在于，所述玻璃的热膨胀系数为约7ppm/℃至约10ppm/℃。
51.根据权利要求47所述的方法，其特征在于，所述玻璃的热膨胀系数大于10ppm/℃。
52.根据权利要求43所述的方法，其特征在于，所述芯板包括有机层压材料或无机层压材料中的至少一种。
53.根据权利要求43所述的方法，其特征在于，所述芯板包括石英或金属材料中的至少一种。
54.根据权利要求43所述的方法，其特征在于：
所述芯板包括第三孔，所述第三孔从所述芯板的所述第一侧延伸到所述第二侧，并且
所述方法进一步包括：
将第二半导体芯片放置到所述第三孔中，所述第二半导体芯片具有第一侧和第二侧，所述第二侧具有第二电极；以及
将所述第二半导体芯片的所述第一侧黏附到所述模塑料层。
55.根据权利要求54所述的方法，其特征在于，所述将所述第二半导体芯片的所述第一侧黏附到所述模塑料层包括：将芯片黏结膜放置在所述第二半导体芯片的所述第一侧和所述模塑料层之间。
56.根据权利要求43所述的方法，其特征在于，所述芯板的厚度小于100μm。
57.根据权利要求43所述的方法，其特征在于：
所述芯板不延伸超过所述第一半导体芯片，并且
所述嵌入式半导体封装件不包括与所述芯板平行的附加芯板。
CN202080031123.5A 2019-02-26 2020-02-26 嵌入式半导体封装件及其制造方法 Pending CN113767468A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201962810502P 2019-02-26 2019-02-26
US62/810,502 2019-02-26
PCT/US2020/019787 WO2020176559A1 (en) 2019-02-26 2020-02-26 Embedded semiconductor packages and methods thereof

Publications (1)

Publication Number Publication Date
CN113767468A true CN113767468A (zh) 2021-12-07

Family

ID=72238675

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202080031123.5A Pending CN113767468A (zh) 2019-02-26 2020-02-26 嵌入式半导体封装件及其制造方法

Country Status (5)

Country Link
JP (1) JP6942310B2 (zh)
KR (1) KR20220011613A (zh)
CN (1) CN113767468A (zh)
TW (1) TWI718011B (zh)
WO (1) WO2020176559A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102664267B1 (ko) * 2020-02-20 2024-05-09 삼성전자주식회사 반도체 패키지
US11694974B2 (en) 2021-07-08 2023-07-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor die with warpage release layer structure in package and fabricating method thereof

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI245388B (en) * 2005-01-06 2005-12-11 Phoenix Prec Technology Corp Three dimensional package structure of semiconductor chip embedded in substrate and method for fabricating the same
TWI324901B (en) * 2007-01-08 2010-05-11 Unimicron Technology Corp Printed circuit board structure integrating electronic components
US20080237828A1 (en) * 2007-03-30 2008-10-02 Advanced Chip Engineering Technology Inc. Semiconductor device package with die receiving through-hole and dual build-up layers over both side-surfaces for wlp and method of the same
US20110290540A1 (en) * 2010-05-25 2011-12-01 Samsung Electro-Mechanics Co., Ltd. Embedded printed circuit board and method of manufacturing the same
US20130249101A1 (en) * 2012-03-23 2013-09-26 Stats Chippac, Ltd. Semiconductor Method of Device of Forming a Fan-Out PoP Device with PWB Vertical Interconnect Units
US10049964B2 (en) * 2012-03-23 2018-08-14 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming a fan-out PoP device with PWB vertical interconnect units
JP6152254B2 (ja) * 2012-09-12 2017-06-21 新光電気工業株式会社 半導体パッケージ、半導体装置及び半導体パッケージの製造方法
JP2014127701A (ja) * 2012-12-27 2014-07-07 Ibiden Co Ltd 配線板及びその製造方法
US10361151B2 (en) * 2014-03-07 2019-07-23 Bridge Semiconductor Corporation Wiring board having isolator and bridging element and method of making wiring board
KR102579876B1 (ko) * 2016-02-22 2023-09-18 삼성전자주식회사 반도체 패키지
US9875970B2 (en) * 2016-04-25 2018-01-23 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
US9991219B2 (en) * 2016-06-23 2018-06-05 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package module
KR102005349B1 (ko) * 2016-06-23 2019-07-31 삼성전자주식회사 팬-아웃 반도체 패키지 모듈
US9741690B1 (en) * 2016-09-09 2017-08-22 Taiwan Semiconductor Manufacturing Company, Ltd. Redistribution layers in semiconductor packages and methods of forming same

Also Published As

Publication number Publication date
KR20220011613A (ko) 2022-01-28
US20220230948A1 (en) 2022-07-21
JP6942310B2 (ja) 2021-09-29
JP2021521655A (ja) 2021-08-26
TW202032735A (zh) 2020-09-01
WO2020176559A1 (en) 2020-09-03
TWI718011B (zh) 2021-02-01

Similar Documents

Publication Publication Date Title
EP1356519B1 (en) Integrated core microelectronic package
US7839649B2 (en) Circuit board structure having embedded semiconductor element and fabrication method thereof
US9167710B2 (en) Embedded packaging with preformed vias
KR102439960B1 (ko) 패키징층 인덕터
US20020070443A1 (en) Microelectronic package having an integrated heat sink and build-up layers
US20080157341A1 (en) RF module package
US20110147926A1 (en) Semiconductor Device and Method of Forming the Device Using Sacrificial Carrier
US10566301B2 (en) Semiconductor logic device and system and method of embedded packaging of same
US20080211083A1 (en) Electronic package and manufacturing method thereof
US10211141B1 (en) Semiconductor logic device and system and method of embedded packaging of same
CN113809059A (zh) 衬底结构和其形成方法以及半导体封装结构
TW201631701A (zh) 以聚合物部件爲主的互連體
US10396053B2 (en) Semiconductor logic device and system and method of embedded packaging of same
CN113767468A (zh) 嵌入式半导体封装件及其制造方法
US10276523B1 (en) Semiconductor logic device and system and method of embedded packaging of same
US20040195669A1 (en) Integrated circuit packaging apparatus and method
US7067907B2 (en) Semiconductor package having angulated interconnect surfaces
CN116259604A (zh) 电子封装件及其制法
CN111383926B (zh) 半导体封装件及其形成方法
US12027453B2 (en) Embedded semiconductor packages and methods thereof
US9786515B1 (en) Semiconductor device package and methods of manufacture thereof
US20230254984A1 (en) Electronic assembly having circuit carrier
EP4220710A1 (en) Module comprising a semiconductor-based component and method of manufacturing the same
CN114068475A (zh) 扇出型封装结构

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination