CN113740705B - 一种确定芯片测试工况的方法、装置及相关设备 - Google Patents

一种确定芯片测试工况的方法、装置及相关设备 Download PDF

Info

Publication number
CN113740705B
CN113740705B CN202110932534.8A CN202110932534A CN113740705B CN 113740705 B CN113740705 B CN 113740705B CN 202110932534 A CN202110932534 A CN 202110932534A CN 113740705 B CN113740705 B CN 113740705B
Authority
CN
China
Prior art keywords
test
chip
preset
condition
defective
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202110932534.8A
Other languages
English (en)
Other versions
CN113740705A (zh
Inventor
唐文涛
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Haiguang Information Technology Co Ltd
Original Assignee
Haiguang Information Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Haiguang Information Technology Co Ltd filed Critical Haiguang Information Technology Co Ltd
Priority to CN202110932534.8A priority Critical patent/CN113740705B/zh
Publication of CN113740705A publication Critical patent/CN113740705A/zh
Application granted granted Critical
Publication of CN113740705B publication Critical patent/CN113740705B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2855—Environmental, reliability or burn-in testing
    • G01R31/2872—Environmental, reliability or burn-in testing related to electrical or environmental aspects, e.g. temperature, humidity, vibration, nuclear radiation
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2855—Environmental, reliability or burn-in testing
    • G01R31/2872—Environmental, reliability or burn-in testing related to electrical or environmental aspects, e.g. temperature, humidity, vibration, nuclear radiation
    • G01R31/2874—Environmental, reliability or burn-in testing related to electrical or environmental aspects, e.g. temperature, humidity, vibration, nuclear radiation related to temperature
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2855—Environmental, reliability or burn-in testing
    • G01R31/2872—Environmental, reliability or burn-in testing related to electrical or environmental aspects, e.g. temperature, humidity, vibration, nuclear radiation
    • G01R31/2879—Environmental, reliability or burn-in testing related to electrical or environmental aspects, e.g. temperature, humidity, vibration, nuclear radiation related to electrical aspects, e.g. to voltage or current supply or stimuli or to electrical loads

Landscapes

  • Engineering & Computer Science (AREA)
  • Environmental & Geological Engineering (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Testing Of Individual Semiconductor Devices (AREA)

Abstract

本发明实施例所提供的确定芯片测试工况的方法、装置及相关设备，所述方法包括：获取测试芯片；循环执行预设测试工况下对所述测试芯片的测试和筛选，直至循环预设轮次；其中，对所述测试芯片的测试用于确定所述测试芯片中的缺陷芯片，对所述测试芯片的筛选用于选取并去除所述测试芯片中的缺陷芯片；根据所述预设轮次下确定的缺陷芯片的统计数据，判断所述缺陷芯片的统计数据是否符合缺陷芯片在相应轮次的检出规律；若所述缺陷芯片的统计数据符合缺陷芯片在相应轮次的检出规律，确定所述预设测试工况为备选测试工况，从而准确地确定出备选测试工况。

Description

一种确定芯片测试工况的方法、装置及相关设备
技术领域
本申请实施例涉及芯片测试技术领域，具体涉及一种确定芯片测试工况的方法、装置及相关设备。
背景技术
芯片的早期失效测试是芯片测试的一种，用于筛选出现早期失效的缺陷芯片。芯片的早期失效是指芯片在投入使用后，芯片使用初期即出现失效的现象。在进行芯片的早期失效测试时，可以对芯片施加电压等测试工况，以判断芯片在测试工况下是否会产生失效情况。但是，若测试工况过低，需要的测试时间过长，且极易漏选缺陷芯片；若测试工况过高，就意味着对芯片的过多损耗，进而容易缩短正常芯片的使用寿命。
因此，如何从施加于芯片的测试工况中确定合适的测试工况，以便准确的实现芯片测试(特别是芯片的早期失效测试)，成为了本领域技术人员亟需解决的技术问题。
发明内容
有鉴于此，本申请实施例提供一种确定芯片测试工况的方法、装置及相关设备，能够快速、准确地确定芯片测试工况，为准确实现芯片的早期失效测试提供基础。
为实现上述目的，本申请实施例提供如下技术方案：
第一方面，本申请实施例提供一种确定芯片测试工况的方法，包括：
获取测试芯片；
循环执行预设测试工况下对所述测试芯片的测试和筛选，直至循环预设轮次；其中，对所述测试芯片的测试用于确定所述测试芯片中的缺陷芯片，对所述测试芯片的筛选用于选取并去除所述测试芯片中的缺陷芯片；
根据所述预设轮次下确定的缺陷芯片的统计数据，判断所述缺陷芯片的统计数据是否符合缺陷芯片在相应轮次的检出规律；
若所述缺陷芯片的统计数据符合缺陷芯片在相应轮次的检出规律，确定所述预设测试工况为备选测试工况。
可选的，所述预设轮次中，位于测试初期的至少一个轮次为第一轮次组，位于测试后期的多个轮次为第二轮次组，所述判断所述缺陷芯片的统计数据是否符合缺陷芯片在相应轮次的检出规律，包括：
判断所述缺陷芯片在第一轮次组的失效率是否大于所述第二轮次组的失效率；
若是，判断所述测试芯片在第二轮次组的失效率是否趋近于0；
若是，则所述缺陷芯片的统计数据符合缺陷芯片在相应轮次的检出规律。
可选的，所述方法还包括：
获取待测测试工况，以所述待测测试工况为预设测试工况，返回至所述获取测试芯片的步骤。
可选的，若所述缺陷芯片的统计数据不符合缺陷芯片在相应轮次的检出规律，所述获取待测测试工况，包括：
根据所述缺陷芯片的统计数据，判断所述预设测试工况是否过低；
若所述预设测试工况过低，则获取测试工况高于所述预设测试工况的待测测试工况作为预设测试工况。
可选的，所述判断所述预设测试工况是否过低，包括：
判断所述缺陷芯片在预设轮次下的失效率是否小于第一预设值，其中，所述第一预设值大于或等于所述测试芯片的失效率的预估值的80％；
若是，则所述预设测试工况过低。
可选的，所述判断所述预设测试工况是否过低，包括：
判断所述缺陷芯片在第一轮次下的失效率是否小于第二预设值，其中，所述第二预设值大于或等于所述测试芯片的失效率的预估值的80％；
若是，判断所述缺陷芯片在第二轮次下的失效率是否大于第三预设值，其中，所述第三预设值小于或等于所述测试芯片的失效率的预估值的15％；
若是，则所述预设测试工况过低。
可选的，所述获取待测测试工况，包括：
根据所述缺陷芯片的统计数据，判断所述预设测试工况是否过高；
若所述预设测试工况过高，则获取测试工况低于所述预设测试工况的待测测试工况作为预设测试工况。
可选的，所述判断所述预设测试工况是否过高，包括：
判断所述缺陷芯片在预设轮次下的失效率是否大于第四预设值，其中，所述第四预设值大于或等于所述测试芯片的失效率的预估值的120％；
若是，则所述预设测试工况过高。
可选的，所述判断所述预设测试工况是否过高，包括：
判断所述缺陷芯片的统计数据在第一轮次组的失效率是否逐轮下降；
判断所述缺陷芯片的统计数据在第二轮次组的失效率是否逐轮升高；
若是，则所述预设测试工况过高。
可选的，所述确定所述预设测试工况为备选测试工况之后，所述方法还包括：
对所述测试芯片执行芯片寿命测试；
若所述测试芯片通过所述芯片寿命测试，则确定所述备选测试工况为目标测试工况。
可选的，所述对所述测试芯片执行芯片寿命测试，包括：
获取对照芯片，所述对照芯片为未执行所述循环执行对所述测试芯片的测试和筛选步骤的芯片；
对所述对照芯片和所述测试芯片执行芯片寿命测试，若所述测试芯片的芯片寿命与所述对照芯片的芯片寿命的差值位于预设范围内，则所述测试芯片通过所述芯片寿命测试。
可选的，若所述目标测试工况为多个，选取所述目标测试工况中，所需测试时间最短的目标测试工况为最优测试工况。
可选的，所述预设测试工况为多个；
所述获取测试芯片，具体为，获取多组测试芯片；
所述循环执行预设测试工况下对所述测试芯片的测试和筛选，直至循环预设轮次，具体为，对所述多组测试芯片，循环执行对应预设测试工况的测试和筛选，直至循环预设轮次；其中，一组测试芯片用于对应一个预设测试工况；
所述根据所述预设轮次下确定的缺陷芯片的统计数据，判断所述缺陷芯片的统计数据是否符合缺陷芯片在相应轮次的检出规律，具体为，根据所述预设轮次下确定的缺陷芯片的统计数据，逐一判断各组测试芯片中所述缺陷芯片的统计数据是否符合缺陷芯片在相应轮次的检出规律；若是，确定与所述测试芯片对应的预设测试工况为备选测试工况；若否，确定与所述测试芯片对应的预设测试工况不为备选测试工况。
可选的，所述预设测试工况包括以下条件中的至少一种：
温度、电压、时长和测试向量。
可选的，所述选取并去除所述测试芯片中的缺陷芯片，包括：
基于测试芯片的测试数据，确定测试芯片中的缺陷芯片；
去除所述缺陷芯片。
第二方面，本申请实施例提供一种确定芯片测试工况的装置，所述装置包括：
芯片获取模块，用于获取测试芯片；
循环测试模块，用于循环执行预设测试工况下对所述测试芯片的测试和筛选，直至循环预设轮次；其中，对所述测试芯片的测试用于确定所述测试芯片中的缺陷芯片，对所述测试芯片的筛选用于选取并去除所述测试芯片中的缺陷芯片；
数据判断模块，用于根据所述预设轮次下确定的缺陷芯片的统计数据，判断所述缺陷芯片的统计数据是否符合缺陷芯片在相应轮次的检出规律；
备选确定模块，用于若所述缺陷芯片的统计数据符合缺陷芯片在相应轮次的检出规律，确定所述预设测试工况为备选测试工况。
第三方面，本申请实施例提供一种测试***，其特征在于，所述测试***中包括芯片测试设备，所述芯片测试设备被配置为执行上述的确定芯片测试工况的方法。
第四方面，本申请实施例提供一种计算机设备，包括：至少一个存储器和至少一个处理器；所述存储器存储一条或多条计算机可执行指令，所述处理器调用所述一条或多条计算机可执行指令，以执行上述的确定芯片测试工况的方法。
第五方面，本申请实施例提供一种存储介质，所述存储介质存储一条或多条计算机可执行指令，所述一条或多条计算机可执行指令用于执行上述的确定芯片测试工况的方法。
与现有技术相比，本申请实施例的技术方案具有以下优点：
本申请实施例所提供的确定芯片测试工况的方法、装置及相关设备，所述方法包括：获取测试芯片；循环执行预设测试工况下对所述测试芯片的测试和筛选，直至循环预设轮次；其中，对所述测试芯片的测试用于确定所述测试芯片中的缺陷芯片，对所述测试芯片的筛选用于选取并去除所述测试芯片中的缺陷芯片；根据所述预设轮次下确定的缺陷芯片的统计数据，判断所述缺陷芯片的统计数据是否符合缺陷芯片在相应轮次的检出规律；若所述缺陷芯片的统计数据符合缺陷芯片在相应轮次的检出规律，确定所述预设测试工况为备选测试工况。
可以看出，通过对测试芯片进行预设轮次的测试和筛选，得到相应轮次下缺陷芯片的统计数据，并进一步根据所述预设轮次下确定的缺陷芯片的统计数据，判断所述缺陷芯片的统计数据是否符合缺陷芯片在相应轮次的检出规律。其中，若预设测试工况为有效且不会对芯片造成过多损耗，相应的缺陷芯片的检出量，应当符合缺陷芯片在相应轮次的检出规律，从而在所述缺陷芯片的统计数据符合缺陷芯片在相应轮次的检出规律，确定所述预设测试工况为备选测试工况，进而快速、准确地确定芯片测试工况，为准确实现芯片的早期失效测试提供基础。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为本发明实施例中一种芯片测试设备的可选结构示意图；
图2为本发明实施例中一种确定芯片测试工况的方法的可选流程示意图；
图3为本发明实施例中不同预设工况下对应轮次的失效率示例图；
图4为本发明实施例中另一种确定芯片测试工况的方法的可选流程示意图；
图5为本发明实施例中又一种确定芯片测试工况的方法的可选流程示意图；
图6为本发明实施例中步骤S20的一种可选流程示意图；
图7为本发明实施例中步骤S20的另一种可选流程示意图；
图8为本发明实施例中一种确定芯片测试工况的可选流程示意图；
图9为本发明实施例中一种确定芯片测试工况的装置的框图；
图10为本发明实施例中另一种确定芯片测试工况的装置的框图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
芯片的制造工艺复杂、工序繁多，因此，在芯片的制造过程中不可避免的产生有缺陷的芯片(下称缺陷芯片)。部分缺陷芯片在初始使用时性能正常，但经过一段较短的时间的使用后，缺陷被激发，进而导致芯片失效，这种使用初期即出现失效的现象称为芯片的早期失效。该类缺陷芯片在出厂检测时表现为良品，而在投入市场被使用时发生早期失效，对客户造成影响。为解决芯片早期失效的问题，可以通过芯片的早期失效测试，以筛选缺陷芯片。为便于理解早期失效测试，下面对早期失效测试进行详细的介绍。
芯片的早期失效测试通常在出厂前完成，例如在芯片FT(Final-Test，终测)之后，SLT(System-Level-Test，***级测试)之前执行，或者，嵌入在晶圆测试(Wafer-Sort，WS)或芯片封装后的芯片测试(Chip-Probe，CP)过程中执行。
独立的早期失效测试通常采用老化(Burn-in)方法或类似于老化方法的嵌入式方法对芯片进行筛选。老化方法一般应用于封装好的芯片，相应的测试设备中，需要设置单独的测试机台以提供测试环境。嵌入式方法则结合在WS测试或CP测试中进行，相应的测试环境和测试条件则可以由WS测试或CP测试的设备提供。
参照图1所示一种芯片测试设备的可选结构示意图，该芯片测试设备100可以包括：处理器10、存储器11、外设接口12、测试机台13。
处理器10可以是一种集成电路芯片，用于实现或者执行本申请实施例中的公开的各方法、步骤及逻辑框图，包括芯片早期失效测试方法和确定芯片测试工况的方法。
存储器11用于存储程序，例如早期失效测试程序或确定芯片测试工况程序，所述处理器11在接收到相应的指令后，读取并执行所述程序。
外设接口12用于输出相应的测试信号或控制信号，以及输入执行相应测试流程或确定芯片测试工况流程后的反馈响应信号。
测试机台13用于基于相应的测试信号或控制信号，执行对芯片的测试，并向外设接口12反馈相应的响应信号。
外设接口12将测试机台13耦合至处理器10以及存储器11。在一些实施例中，处理器10、存储器11以及外设接口12，可以设置在同一芯片中实现。在一些可选实例中，他们可以分别由独立的芯片实现。
其中，芯片测试设备中，各元件相互之间直接或间接地电性连接，以实现数据的传输或交互。例如，这些元件相互之间可通过一条或多条通讯总线或信号线实现电性连接。
示例性地，在进行早期失效测试时，存储器11存储有早期失效测试程序，处理器10运行该早期失效测试程序时，可以基于测试机台对芯片进行早期失效测试。
在执行芯片测试流程时，测试工况可以理解为对芯片施加的测试条件，也可称为应力条件。在早期失效测试流程中，测试工况可以包括温度T、电压V、时长t和测试向量P。其中，测试向量P可以为ATE(Automatic-Test-Equipment，自动测试设备)测试向量，具体如ATE BIST(Build-in-self-test，内建自测试)向量或ATPG(Auto-test-pattern-generator，自动测试向量生成器)向量。在本申请实施例中，可以将测试工况定义为：F(T,V,t,P)。一种可选的预设测试工况可表示为：Fj(Tj,Vj,tj,Pj)。
具体的，芯片的早期失效测试过程具体如下：在确定的测试工况下，执行芯片的测试流程，将芯片置于相应的测试工况下，并判断该测试工况下芯片是否出现无效的情况，若出现无效的情况，则认为相应的芯片为缺陷芯片，进而将缺陷芯片筛选出来。
基于背景技术所述，在测试过程中，测试工况过低，需要的测试时间过长，且极易漏选缺陷芯片；测试工况过高，就意味着对芯片的过多损耗，进而容易缩短正常芯片的使用寿命。在芯片测试领域，如何从施加于芯片的测试工况中确定合适的测试工况，以便准确的实现芯片测试(特别是芯片的早期失效测试)，成为了本领域技术人员亟需解决的技术问题。
发明人注意到，在理想状况下，若测试工况合适，在进行芯片测试的过程中，通常只进行一个轮次的测试，并基于该轮次的测试数据确定芯片中的缺陷芯片。而若测试工况合适，相应的测试即可以确定出芯片中的缺陷芯片，又可以尽量少的对芯片产生损耗。基于此，发明人进一步分析认为，在测试工况合适的前提下，若对芯片执行多个轮次的循环测试和筛选，则多个轮次对应的测试数据应当符合缺陷芯片在相应轮次的检出规律。
基于此，本发明实施例提供了一种确定芯片测试工况的方法、装置及相关设备，所述方法包括：获取测试芯片；循环执行预设测试工况下对所述测试芯片的测试和筛选，直至循环预设轮次；其中，对所述测试芯片的测试用于确定所述测试芯片中的缺陷芯片，对所述测试芯片的筛选用于选取并去除所述测试芯片中的缺陷芯片；根据所述预设轮次下确定的缺陷芯片的统计数据，判断所述缺陷芯片的统计数据是否符合缺陷芯片在相应轮次的检出规律；若所述缺陷芯片的统计数据符合缺陷芯片在相应轮次的检出规律，确定所述预设测试工况为备选测试工况。
可以看出，通过对测试芯片进行预设轮次的测试和筛选，得到相应轮次下缺陷芯片的统计数据，并进一步根据所述预设轮次下确定的缺陷芯片的统计数据，判断所述缺陷芯片的统计数据是否符合缺陷芯片的统计学规律。可以理解的是，若预设测试工况过低，则可能出现漏选等情况，从而相应缺陷芯片的统计数据无法符合缺陷芯片的统计学规律，若预设测试工况过高，则经过预设轮次的循环测试后，必然会在多次测试后，出现因多次测试产生的缺陷芯片，从而相应缺陷芯片的统计数据无法符合缺陷芯片的统计学规律。因此，只有经过预设轮次的测试和筛选后，缺陷芯片的统计数据符合缺陷芯片的统计学规律的预设测试工况为合适的测试工况，从而可以将所述预设测试工况确定为备选测试工况，从而快速、准确地确定芯片测试工况，为准确实现芯片的早期失效测试提供基础。
在本发明的一个可选实施例中，参照图2所示的一种确定芯片测试工况的方法的可选流程示意图，如图2所示，所述方法包括：
步骤S10：获取测试芯片；
所述测试芯片为出厂前的待测试芯片，所述测试芯片可以理解为位于晶圆上的芯片，也可以理解为封装后的独立的芯片。
所述测试芯片为多个，其中，所述测试芯片的数量以及测试芯片中的缺陷芯片的数量至少可以体现缺陷芯片的统计学规律。在一个可选的示例中，测试芯片的失效率(缺陷芯片在测试芯片中的占比)通常在10％以下，因此，所述测试芯片要体现缺陷芯片的统计学规律，相应的测试芯片的数量应大于或等于100。在优选的示例中，所述测试芯片的数量还可以大于或等于1000。
示例的，可以选择某个批次的芯片作为测试芯片。
需要说明的是，若所述测试芯片为位于晶圆上的芯片，相应的预设测试工况可以为HVST(High-Voltage-Stress-Test，高电压应力测试)中嵌入的早期失效测试的测试工况，若所述测试芯片为封装芯片，相应的预设测试工况可以为老化(Burn-in)测试中的测试工况。
步骤S11：循环执行预设测试工况下对所述测试芯片的测试和筛选，直至循环预设轮次；
其中，对所述测试芯片的测试用于确定所述测试芯片中的缺陷芯片，对所述测试芯片的筛选用于选取并去除所述测试芯片中的缺陷芯片。
通过循环执行预设测试工况下对所述测试芯片的测试和筛选，可以从统计学角度判断预设测试工况是否为适合的测试工况。其中，所述预设测试工况包括温度T、电压V、时长t和测试向量P中的至少一种。
所述温度T为测试温度，所述测试温度用于限定具体的测试环境，所述测试温度通常大于或等于室温，在芯片测试工况的确定过程中，所述温度可以设定多个值，并使一预设测试工况对应一个温度值，并基于相应的预设测试工况进行逐一确定。
所述电压V为所述测试芯片在测试过程中需要承载的电压，所述电压通常可以为测试芯片所能承载的最大电压的预设比例范围内，例如60％～100％等，在芯片测试工况的确定过程中，所述电压可以设定多个值，并使一预设测试工况对应一个电压值，并基于相应的预设测试工况进行逐一确定。
所述时长t为所述测试芯片在测试过程中施加测试工况的时长，所述时长可以根据芯片的实际功能和芯片的早期失效经验值确定，在芯片测试工况的确定过程中，所述时长t可以设定多个值，并使一预设测试工况对应一个时长，并基于相应的预设测试工况进行逐一确定。
所述测试向量P为所述测试芯片在测试过程中施加的电信号，该电信号可以表征为一段0和1组成的字符串。所述测试向量可以执行存储BIST或逻辑BIST，本领域技术人员可以根据芯片的实际功能确定，在芯片测试工况的确定过程中，所述测试向量P可以设定多个方案，并使一预设测试工况对应一测试向量，并基于相应的预设测试工况进行逐一确定。
在本申请实施例中，可以将测试工况定义为：F(T,V,t,P)，一种可选的预设测试工况可表示为：Fj(Tj,Vj,tj,Pj)。
可以理解的是，基于不同的参数，可以对应设置不同的测试工况，基于不同的测试工况，可以逐一进行测试确定，也可以基于不同组别的测试芯片并行测试确定。
在预设测试工况下，可以执行对测试芯片的测试和筛选。其中，对测试芯片的测试，可以通过相应的测试程序，例如ATE用测试程序中的WS、CP、FT、SLT等程序，控制测试机体实现。
对测试芯片的测试可以包括一个周期的测试，相应的时长可以为tj，也可以为多个周期的测试，相应的时长可以为tj*cj，其中c为测试的周期个数。相应的，执行该测试的预设测试工况可以表示为：Fj(Tj,Vj,tj*cj,Pj)。需要说明的是，本发明实施例所述的预设测试工况中，即便执行多个周期的测试，仍理解为执行了一次(即一个轮次)的测试。
在测试芯片的筛选过程中，可以基于测试芯片的测试数据，确定测试芯片中的缺陷芯片，并进一步去除所述缺陷芯片。
需要说明的是，执行一次测试芯片的测试和筛选，可以理解为循环了一个轮次。在循环多个轮次的过程中，每个轮次的测试均执行对应数量个周期，并在执行完该轮次的测试后，执行该轮次的筛选。
其中，可以通过每个轮次筛选出的缺陷芯片的数量，确定相应轮次下缺陷芯片的统计数据。在一个可选的示例中，所述缺陷芯片的统计数据，例如可以为每轮次测试中，检出测试芯片的失效率(即，缺陷芯片在测试芯片的占比)，例如第一轮次中的失效率为3％，第二轮次中的失效率为1％等。
基于所述预设轮次下确定的缺陷芯片的统计数据，用于确定缺陷芯片的统计数据是否符合缺陷芯片的统计学规律，相应的，所述预设轮次下确定的缺陷芯片的统计数据应当能够表征缺陷芯片的统计学变化趋势。具体的，所述预设轮次的轮次数量可以大于或等于12次。在一个可选的示例中，所述预设轮次的轮次数量可以在满足在该预设轮次下确定的缺陷芯片的统计数据能够表征缺陷芯片的统计学变化趋势下，根据实际情况进行确定，本发明在此不做具体的限定。
步骤S12：根据所述预设轮次下确定的缺陷芯片的统计数据，判断所述缺陷芯片的统计数据是否符合缺陷芯片在相应轮次的检出规律；
可以理解的是，在理想的测试过程中，若预设测试工况为有效且不会对芯片造成过多损耗，相应的缺陷芯片的检出量，应当在预设测试工况的一个测试轮次内全部检出，而后续轮次的检出量则全部为0。考虑实际操作与理想状况之间的偏差，相应的缺陷芯片的检出量，应当在初期的几个测试轮次中检出大部分(例如全部缺陷芯片的80％～95％)，而后续轮次的检出量则趋近于0。因此，若预设测试工况为有效且不会对芯片造成过多损耗(下称合适的工况)，在预设轮次下确定的缺陷芯片的统计数据应当符合缺陷芯片在相应轮次的检出规律。
参考图3中不同预设工况下对应轮次的失效率示例图，其中，Gj指代对应预设测试工况Fj的测试芯片，图中示例的4组，包括G1、G2、G3和G4，分别用于对应预设测试工况F1、F2、F3和F4，可以看出，G1和G2在初期的几个测试轮次中失效率较高，因而检出了大部分的缺陷芯片，在后续轮次的失效率则趋近于0，相应的检出量趋近于0，因而符合缺陷芯片在相应轮次的检出规律。
在本步骤的判断时，若缺陷芯片的统计数据符合缺陷芯片在相应轮次的检出规律，则可以执行步骤S13，确定所述预设测试工况为备选测试工况；若缺陷芯片的统计数据不符合缺陷芯片在相应轮次的检出规律，则所述预设测试工况不为备选测试工况。
在一个可选的示例中，可以将所述预设轮次中，位于测试初期的至少一个轮次定义为第一轮次组，位于测试后期的多个轮次为为第二轮次组，所第一轮次组和所述第二轮次组不交叠。可选的，所述第一伦次组的轮次数量小于所述第二伦次组的轮次数量。优选的，可以定义测试初期2～6个轮次定义为第一轮次组，将剩余的轮次定义为第二轮次组。
相应的，判断所述缺陷芯片的统计数据是否符合缺陷芯片的统计学规律，包括：
步骤S121：判断所述缺陷芯片在第一轮次组的失效率是否大于所述第二轮次组的失效率；
基于缺陷芯片的检出规律：初期的几个测试轮次中检出大部分(例如全部缺陷芯片的80％～95％)，而后续轮次的检出量则趋近于0，显然，若预设测试工况为合适的工况，在缺陷芯片在第一轮次组的失效率应当大于所述第二轮次组的失效率。
其中，第一轮次组的失效率可以理解为该轮次组中所有轮次中的失效率的总和，所述第二轮次组的失效率可以理解为该轮次组中所有轮次中的失效率的总和。
在本步骤的判断中，若是，则可以对第二轮次组的失效率进行进一步的判断；若否，则确定缺陷芯片的统计数据不符合缺陷芯片在相应轮次的检出规律，则所述预设测试工况不为备选测试工况。
步骤S122：判断所述测试芯片在第二轮次组的失效率是否趋近于0；
可以理解的是，若预设测试工况为合适的工况，则测试芯片在第二轮次组的失效率应当趋近于0。其中，所述趋近于0可以理解为接近于0。在一个可选的示例中，所述第二轮次组的失效率趋近于0，可以定义为所述第二轮次组的失效率小于或等于10％。
在本步骤的判断中，若是，则所述缺陷芯片的统计数据符合缺陷芯片在相应轮次的检出规律；若否，则确定缺陷芯片的统计数据不符合缺陷芯片在相应轮次的检出规律，则所述预设测试工况不为备选测试工况。
其中，若缺陷芯片的统计数据符合缺陷芯片在相应轮次的检出规律，则可以执行步骤S13。
步骤S13：确定所述预设测试工况为备选测试工况。
所述备选测试工况，可以理解为待使用的测试工况。在一个可选的示例中，所述备选测试工况可以作为合适的测试工况进行使用，或者，所述备选测试工况可以进一步进行测试和验证，以确定备选测试工况有效且不会对芯片造成过多损耗。
可以看出，本发明实施例通过对测试芯片进行预设轮次的测试和筛选，得到相应轮次下缺陷芯片的统计数据，并进一步根据所述预设轮次下确定的缺陷芯片的统计数据，判断所述缺陷芯片的统计数据是否符合缺陷芯片在相应轮次的检出规律。其中，若预设测试工况为有效且不会对芯片造成过多损耗，相应的缺陷芯片的检出量，应当符合缺陷芯片在相应轮次的检出规律，从而在所述缺陷芯片的统计数据符合缺陷芯片在相应轮次的检出规律，确定所述预设测试工况为备选测试工况。
在本发明的一个可选实施例中，所述确定芯片测试工况的方法，还可以进一步在确定备选测试工况后，进一步对筛选后的测试芯片进行寿命测试，进一步确定所述测试芯片经过预设轮次的测试和筛选后，相应的芯片寿命是否受到影响，从而验证所述备选测试工况为合适的测试工况。
具体的，参照图4所示的另一种确定芯片测试工况的方法的可选流程示意图，如图4所示，所述方法进一步包括：
步骤S14：对所述测试芯片执行芯片寿命测试；
其中，若所述测试芯片通过所述芯片寿命测试，则执行步骤S15，确定所述备选测试工况为目标测试工况。
可以理解的是，经过芯片寿命测试后，可以验证经过预设轮次的测试和筛选后的测试芯片，相应的芯片寿命是否受到影响。需要说明的是，考虑到实际的测试过程对测试芯片可能造成微小损耗，所述芯片寿命未受影响，并不是指芯片寿命完全不受影响，而是指，芯片寿命与未进行预设轮次的测试和筛选的芯片相比，寿命差距在可控的范围内。
可选的，所述芯片寿命测试可以为HTOL(High temperature operatinglifetime，高温操作下集成电路寿命)测试。
其中，步骤S14可以包括：
步骤S141：获取对照芯片；
其中，所述对照芯片为未执行所述循环执行对所述测试芯片的测试和筛选步骤的芯片；通过该对照芯片与所述测试芯片进行比对，可以确定经过预设轮次的测试和筛选后，所述测试芯片的芯片寿命是否受到影响，或者，测试芯片与对照芯片的芯片寿命的差值是否在预设的范围内，从而进行测试芯片的芯片寿命验证。
所述对照芯片的数量为多个，可以理解的是，所述对照芯片的数量应当能够满足从统计学角度体现对照芯片的平均寿命。可选的，所述对照芯片的数量可以为大于或等于100。
在优选示例中，所述对照芯片可以为进行过一次早期失效测试筛选的芯片，从而避免对照芯片中含有过多具有早期失效缺陷的芯片，从而影响芯片寿命。
步骤S142：对所述对照芯片和所述测试芯片执行芯片寿命测试；
对所述对照芯片和所述测试芯片执行芯片寿命测试，从而可以确定所述测试芯片的芯片寿命与所述对照芯片的芯片寿命的差值，进而可以基于所述测试芯片的芯片寿命与所述对照芯片的芯片寿命的差值，确定所述测试芯片是否通过所述芯片寿命测试。
可以理解的是，所述对照芯片和所述测试芯片执行的芯片寿命测试，相应的测试条件应当为一致的。可选的，所述对照芯片和所述测试芯片的芯片寿命测试可以并行进行。
所述芯片寿命测试通常在高温、高压和高应力下进行。其中，温度可以大于或等于125摄氏度，电压可以大于或等于1.1倍的Vdd(芯片的工作电压)，并在测试后，执行ATE(Auto Test Equipment，自动测试设备)、FT(Final Test，终测)/SLT(System Level Test，***级测试)测试来确认其是否失效。
若所述测试芯片的芯片寿命与所述对照芯片的芯片寿命的差值位于预设范围内，则所述测试芯片通过所述芯片寿命测试。以HTOL测试为例，预设范围可以为对照芯片的芯片寿命的10％，在可选的其他示例中，所述预设范围还可以为对照芯片的芯片寿命的5％。
在一个可选的示例中，若所述测试芯片具有相应的对照参数，则可以不必进行对照芯片的测试，直接对所述测试芯片执行芯片寿命测试，并获取相应的对照参数，将所述测试芯片的测试数据和所述对照参数进行比对判断即可。
若所述测试芯片通过所述芯片寿命测试，则执行步骤S15。
步骤S15，确定所述备选测试工况为目标测试工况。
通过所述芯片寿命测试的备选测试工况，可以认为该测试工况为合适的测试工况，从而可以将所述备选测试工况确定为目标测试工况。
可以看出，通过确定备选测试工况后，进一步对筛选后的测试芯片进行寿命测试，从而确定所述测试芯片经过预设轮次的测试和筛选后，相应的芯片寿命是否受到影响，验证了所述备选测试工况为合适的测试工况。
在本发明的另一个可选实施例中，所述确定芯片测试工况的方法，还可以针对不同的待测测试工况，循环执行预设测试工况的确定流程。具体的，参照图5所示的又一种确定芯片测试工况的方法的可选流程示意图，如图5所示，所述方法可以包括：
步骤S20：获取待测测试工况，以所述待测测试工况为预设测试工况；
其中，所述待测测试工况可以理解为需要确定的测试工况。所述待测测试可以依序获取，也可以基于预设的规则获取，以便于基于该待测测试工况，执行新的预设测试工况的确定流程。
在执行步骤S20后，返回至步骤S10的获取测试芯片的步骤。
其中，步骤S20可以在步骤S12之后执行，在其他实施例中，也可以在所述缺陷芯片的统计数据符合缺陷芯片在相应轮次的检出规律时，执行步骤S13之后执行，或者，在本实施例中，步骤S20可以在步骤S14之后。
在一个可选的示例中，还可以进一步在所述缺陷芯片的统计数据不符合缺陷芯片在相应轮次的检出规律时，判断该预设测试工况是否过低，进而根据判断，选取合适的待测测试工况作为预设测试工况，以执行下一次预设测试工况的确定流程。
具体的，在步骤S12中，若所述缺陷芯片的统计数据不符合缺陷芯片在相应轮次的检出规律时，参照图6所示的步骤S20的一种可选流程示意图，如图6所示，步骤S20可以包括：
步骤S21：根据所述缺陷芯片的统计数据，判断所述预设测试工况是否过低；
预设测试工况过低时，缺陷芯片可能出现漏检的情况，从而可能出现测试芯片在预设轮次的测试和筛选后，整体失效率较低的规律。或者，从不同轮次的检出规律来说，缺陷芯片在初期轮次会由于漏检造成检出量较少、后期轮次中检出漏选的缺陷芯片进而造成检出量较多的规律。
结合参考图3中不同预设工况下对应轮次的失效率示例图，可以看出，G4整体失效率较低，而从不同轮次的失效率来说，缺陷芯片在初期轮次失效率较小、后期轮次中(如第8轮次)失效率较大，从而可以看出，该测试芯片的测试中初期轮次检出量较少，后期轮次检出量较多，从而可以判断G4对应的预设测试工况F4过低。
基于此，步骤S21可以包括：
步骤S211：判断所述缺陷芯片在预设轮次下的失效率是否小于第一预设值；
其中，所述第一预设值大于或等于所述测试芯片的失效率的预估值的80％，若缺陷芯片在预设轮次下的失效率小于所述第一预设值，则认为整体失效率较低，进而认为所述预设测试工况过低。
因此，步骤S211的判断步骤中，若是，则认为所述预设测试工况过低，执行步骤S22。
在另一个示例中，考虑预设测试工况过低时，缺陷芯片可能出现漏检的情况，从不同轮次的检出规律来说，缺陷芯片在初期轮次会由于漏检造成检出量较少、后期轮次中检出漏选的缺陷芯片进而造成检出量较多的规律。
基于此，步骤S21可以包括：
步骤S212：判断所述缺陷芯片在第一轮次组的失效率是否小于第二预设值；
其中，所述第二预设值大于或等于所述测试芯片的失效率的预估值的80％。基于第一轮次组为初期轮次，通过判断所述缺陷芯片在第一轮次组的失效率是否小于第二预设值，可以判断初期轮次的缺陷芯片检出量是否较少，若是，则进一步执行步骤S213，对第二轮次组中的失效率进行判断，以确定预设测试工况是否过低。
步骤S213：判断所述缺陷芯片在第二轮次组的失效率是否大于第三预设值；
其中，所述第三预设值小于或等于所述测试芯片的失效率的预估值的15％。基于第二轮次组为后期轮次，通过判断所述缺陷芯片在第二轮次组的失效率是否小于第三预设值，可以判断后期轮次的缺陷芯片检出量是否较多，以确定预设测试工况是否过低。
若是，则所述预设测试工况过低，执行步骤S22。
步骤S22：获取测试工况高于所述预设测试工况的待测测试工况作为预设测试工况。
在确认预设测试工况过低的情况下，在获取待测测试工况时，可以获取测试工况高于所述预设测试工况的待测测试工况作为预设测试工况，从而快速准确的找出合适的测试工况。
在一个可选的示例中，还可以进一步在所述缺陷芯片的统计数据不符合缺陷芯片在相应轮次的检出规律时，判断该预设测试工况是否过高，进而根据判断，选取合适的待测测试工况作为预设测试工况，以执行下一次预设测试工况的确定流程。
具体的，在步骤S12中，若所述缺陷芯片的统计数据不符合缺陷芯片在相应轮次的检出规律时，参照图7所示的步骤S20的另一种可选流程示意图，如图7所示，步骤S20可以进一步包括：
步骤S23：根据所述缺陷芯片的统计数据，判断所述预设测试工况是否过高；
预设测试工况过高时，会对测试芯片产生由于循环测试造成的过多损耗，进而将正常的测试芯片的芯片寿命耗尽，变为缺陷芯片，在总体上表现为所述缺陷芯片在预设轮次下的失效率较高的规律。
结合参考图3中不同预设工况下对应轮次的失效率示例图，可以看出，G3整体失效率较高，从而可以判断G3对应的预设测试工况F3过高。
基于此，步骤S23可以包括：
步骤S231：判断所述缺陷芯片在预设轮次下的失效率是否大于第四预设值；
其中，所述第四预设值大于或等于所述测试芯片的失效率的预估值的120％，若缺陷芯片在预设轮次下的失效率大于所述第四预设值，则认为整体失效率较高，进而认为所述预设测试工况过高。
因此，步骤S231的判断步骤中，若是，则认为所述预设测试工况过高，执行步骤S24。
在另一个示例中，考虑预设测试工况过高时，在各轮次中，表现为初期轮次中，缺陷芯片被很快检出，相应的失效率表现为逐轮下降，而经过预设轮次的循环测试后，会对测试芯片产生由于循环测试造成的过多损耗，进而在后期轮次中出现缺陷芯片的检出量逐轮增多的规律。
结合参考图3中不同预设工况下对应轮次的失效率示例图，可以看出，G3在初期轮次的失效率逐轮下降，在后期轮次中则逐轮升高，从而可以判断G3对应的预设测试工况F3过高。
基于此，步骤S23可以包括：
步骤S232：判断所述缺陷芯片在第一轮次组的失效率是否逐轮下降；
基于第一轮次组为初期轮次，通过判断所述缺陷芯片在第一轮次组的失效率是否逐轮下降，以判断前期轮次的缺陷芯片检出量是否符合预设测试工况是否过高的表现，若是，则进一步执行步骤S233，对第二轮次组中的失效率进行判断，进一步确定预设测试工况是否过高。
步骤S233：判断所述缺陷芯片在第二轮次组的失效率是否逐轮升高；
基于第二轮次组为后期轮次，通过判断所述缺陷芯片在第二轮次组的失效率是否逐轮升高，以判断后期轮次的缺陷芯片检出量是否符合预设测试工况是否过高的表现，进而确定预设测试工况是否过高。
若是，则所述预设测试工况过高，执行步骤S24。
步骤S24：获取测试工况低于所述预设测试工况的待测测试工况作为预设测试工况。
在确认预设测试工况过低的情况下，在获取待测测试工况时，可以获取测试工况高于所述预设测试工况的待测测试工况作为预设测试工况，从而快速准确的找出合适的测试工况。
在本发明的又一个可选实施例中，所述确定芯片测试工况的方法，还可以针对多个预设测试工况，同时执行对测试工况的确定流程。具体的，参照图8所示的一种确定芯片测试工况的可选流程示意图，如图8所示，所述方法可以包括：
步骤S30：获取多组测试芯片；
其中，一组测试芯片用于对应一个预设测试工况。所述步骤S30可以理解为步骤S10的一个可选实施方式。相应的，步骤S30对获取测试芯片的过程可以参考步骤S10的描述。
可以理解的是，在步骤S30中，进一步将获取的测试芯片进行分组，并使得一组测试芯片用于对应一个预设测试工况，以使得本步骤为实现多个预设测试工况同时执行确定流程提供基础。
步骤S31：对所述多组测试芯片，循环执行对应预设测试工况的测试和筛选，直至循环预设轮次；
基于一组测试芯片用于对应一个预设测试工况，对所述多组测试芯片，循环执行对应预设测试工况的测试和筛选，直至循环预设轮次，以确定各组测试芯片的测试数据，进而得到各组测试芯片在预设轮次下确定的缺陷芯片的统计数据。
可以理解的是，所述步骤S31可以理解为步骤S11的一个可选实施方式。相应的，步骤S31的执行过程可以参考步骤S11的描述。
步骤S32：根据所述预设轮次下确定的缺陷芯片的统计数据，逐一判断各组测试芯片中所述缺陷芯片的统计数据是否符合缺陷芯片在相应轮次的检出规律；
其中，若是，则执行步骤S33，确定与所述测试芯片对应的预设测试工况为备选测试工况；若否，则确定与所述测试芯片对应的预设测试工况不为备选测试工况。
可以理解的是，所述步骤S32可以理解为步骤S12的一个可选实施方式。相应的，步骤S32的执行过程可以参考步骤S12的描述。
步骤S33：确定与所述测试芯片对应的预设测试工况为备选测试工况；
可以理解的是，所述步骤S33可以理解为步骤S13的一个可选实施方式。相应的，步骤S33的执行过程可以参考步骤S13的描述。
其中，在一个可选的示例中，确定所述预设测试工况为备选测试工况后，还可以进一步进行芯片寿命的验证。具体的，所述方法进一步包括：
步骤S34：对所述测试芯片执行芯片寿命测试；
所述步骤S34的执行过程可以参考步骤S14的描述。
其中，在备选测试工况为多个时，可以逐一对各组测试芯片执行芯片寿命测试，也可以同时对多组测试芯片执行芯片寿命测试。在优选实施方案中，可以同时对多组测试芯片执行芯片寿命测试，以节省测试时间。
若所述测试芯片通过所述芯片寿命测试，则执行步骤S35。
步骤S35：确定所述备选测试工况为目标测试工况。
所述步骤S35的执行过程可以参考步骤S15的描述。
需要说明的是，在备选测试工况为多个时，相应的目标测试工况也可能为多个。在进行失效测试中，可以选取任一目标测试工况作为芯片的测试工况进行测试，或者，在一个可选的示例中，可以选取所述目标测试工况中，所需测试时间最短的目标测试工况为最优测试工况，进而以该最优测试工况作为芯片的测试工况进行测试。
下面对本申请实施例提供的确定芯片测试工况的装置进行介绍，下文描述的装置内容可以认为是芯片测试设备或者计算机设备，为实现本申请实施例提供的确定芯片测试工况的方法所需设置的功能模块。下文描述的装置内容可与上文描述的方法内容相互对应参照。
图9示出了本申请实施例提供的确定芯片测试工况的装置的框图。如图9所示，该装置可以包括：
芯片获取模块200，用于获取测试芯片；
循环测试模块210，用于循环执行预设测试工况下对所述测试芯片的测试和筛选，直至循环预设轮次；其中，对所述测试芯片的测试用于确定所述测试芯片中的缺陷芯片，对所述测试芯片的筛选用于选取并去除所述测试芯片中的缺陷芯片；
数据判断模块220，用于根据所述预设轮次下确定的缺陷芯片的统计数据，判断所述缺陷芯片的统计数据是否符合缺陷芯片在相应轮次的检出规律；
备选确定模块230，用于若所述缺陷芯片的统计数据符合缺陷芯片在相应轮次的检出规律，确定所述预设测试工况为备选测试工况。
可选的，所述预设轮次中，位于测试初期的至少一个轮次为第一轮次组，位于测试后期的多个轮次为第二轮次组，所述数据判断模块220，用于判断所述缺陷芯片的统计数据是否符合缺陷芯片在相应轮次的检出规律，包括：
判断所述缺陷芯片在第一轮次组的失效率是否大于所述第二轮次组的失效率；
若是，判断所述测试芯片在第二轮次组的失效率是否趋近于0；
若是，则所述缺陷芯片的统计数据符合缺陷芯片在相应轮次的检出规律。
可选的，所述装置还包括：
工况获取模块240，用于获取待测测试工况，以所述待测测试工况为预设测试工况，返回至所述获取测试芯片的步骤。
可选的，若所述缺陷芯片的统计数据不符合缺陷芯片在相应轮次的检出规律，所述工况获取模块240，用于获取待测测试工况，包括：
根据所述缺陷芯片的统计数据，判断所述预设测试工况是否过低；
若所述预设测试工况过低，则获取测试工况高于所述预设测试工况的待测测试工况作为预设测试工况。
可选的，所述工况获取模块240，用于判断所述预设测试工况是否过低，包括：
判断所述缺陷芯片在预设轮次下的失效率是否小于第一预设值，其中，所述第一预设值大于或等于所述测试芯片的失效率的预估值的80％；
若是，则所述预设测试工况过低。
可选的，所述工况获取模块240，用于判断所述预设测试工况是否过低，包括：
判断所述缺陷芯片在第一轮次下的失效率是否小于第二预设值，其中，所述第二预设值大于或等于所述测试芯片的失效率的预估值的80％；
若是，判断所述缺陷芯片在第二轮次下的失效率是否大于第三预设值，其中，所述第三预设值小于或等于所述测试芯片的失效率的预估值的15％；
若是，则所述预设测试工况过低。
可选的，所述工况获取模块240，用于获取待测测试工况，包括：
根据所述缺陷芯片的统计数据，判断所述预设测试工况是否过高；
若所述预设测试工况过高，则获取测试工况低于所述预设测试工况的待测测试工况作为预设测试工况。
可选的，所述工况获取模块240，用于判断所述预设测试工况是否过高，包括：
判断所述缺陷芯片在预设轮次下的失效率是否大于第四预设值，其中，所述第四预设值大于或等于所述测试芯片的失效率的预估值的120％；
若是，则所述预设测试工况过高。
可选的，所述工况获取模块240，用于判断所述预设测试工况是否过高，包括：
判断所述缺陷芯片的统计数据在第一轮次组的失效率是否逐轮下降；
判断所述缺陷芯片的统计数据在第二轮次组的失效率是否逐轮升高；
若是，则所述预设测试工况过高。
可选的，图10示出了本申请实施例提供的另一确定芯片测试工况的装置的框图。如图10所示，该装置可以包括：
所述装置还包括：
寿命测试模块250，用于对所述测试芯片执行芯片寿命测试；
目标确定模块260，用于若所述测试芯片通过所述芯片寿命测试，则确定所述备选测试工况为目标测试工况。
可选的，所述寿命测试模块250，用于对所述测试芯片执行芯片寿命测试，包括：
获取对照芯片，所述对照芯片为未执行所述循环执行对所述测试芯片的测试和筛选步骤的芯片；
对所述对照芯片和所述测试芯片执行芯片寿命测试，若所述测试芯片的芯片寿命与所述对照芯片的芯片寿命的差值位于预设范围内，则所述测试芯片通过所述芯片寿命测试。
可选的，所述装置还包括：
最优确定模块270，用于若所述目标测试工况为多个，选取所述目标测试工况中，所需测试时间最短的目标测试工况为最优测试工况。
可选的，所述预设测试工况为多个；
所述芯片获取模块200，用于获取测试芯片，具体为，获取多组测试芯片；
所述循环测试模块210，用于循环执行预设测试工况下对所述测试芯片的测试和筛选，直至循环预设轮次，具体为，对所述多组测试芯片，循环执行对应预设测试工况的测试和筛选，直至循环预设轮次；其中，一组测试芯片用于对应一个预设测试工况；
所述数据判断模块220，用于根据所述预设轮次下确定的缺陷芯片的统计数据，判断所述缺陷芯片的统计数据是否符合缺陷芯片在相应轮次的检出规律，具体为，根据所述预设轮次下确定的缺陷芯片的统计数据，逐一判断各组测试芯片中所述缺陷芯片的统计数据是否符合缺陷芯片在相应轮次的检出规律；
备选确定模块230，用于若所述缺陷芯片的统计数据符合缺陷芯片在相应轮次的检出规律，确定与所述测试芯片对应的预设测试工况为备选测试工况。
可选的，所述预设测试工况包括以下条件中的至少一种：温度、电压、时长和测试向量。
可选的，所述循环测试模块210，用于选取并去除所述测试芯片中的缺陷芯片，包括：
基于测试芯片的测试数据，确定测试芯片中的缺陷芯片；
去除所述缺陷芯片。
本申请实施例还提供一种测试***，在一些实施例中，该测试***可以包括芯片测试设备，该芯片测试设备的结构可以结合图1所示，该芯片测试设备可以被配置为执行本申请实施例提供的确定芯片测试工况的方法。
本申请实施例还提供一种计算机设备，该计算机设备可以包括：至少一个存储器和至少一个处理器；所述存储器存储一条或多条计算机可执行指令，所述处理器调用所述一条或多条计算机可执行指令，以执行本申请实施例提供的确定芯片测试工况的方法。
本申请实施例提供一种存储介质，所述存储介质存储一条或多条计算机可执行指令，所述一条或多条计算机可执行指令用于执行上述的确定芯片测试工况的方法。
上文描述了本申请实施例提供的多个实施例方案，各实施例方案介绍的各可选方式可在不冲突的情况下相互结合、交叉引用，从而延伸出多种可能的实施例方案，这些均可认为是本申请实施例披露、公开的实施例方案。
虽然本申请实施例披露如上，但本申请并非限定于此。任何本领域技术人员，在不脱离本申请的精神和范围内，均可作各种更动与修改，因此本申请的保护范围应当以权利要求所限定的范围为准。

Claims (18)

1.一种确定芯片测试工况的方法，其特征在于，包括：
获取测试芯片；
循环执行预设测试工况下对所述测试芯片的测试和筛选，直至循环预设轮次；其中，对所述测试芯片的测试用于确定所述测试芯片中的缺陷芯片，对所述测试芯片的筛选用于选取并去除所述测试芯片中的缺陷芯片；所述预设轮次中，位于测试初期的至少一个轮次为第一轮次组，位于测试后期的多个轮次为第二轮次组；
根据所述预设轮次下确定的缺陷芯片的统计数据，判断所述缺陷芯片在第一轮次组的失效率是否大于所述第二轮次组的失效率；
若是，判断所述测试芯片在第二轮次组的失效率是否趋近于0；
若是，则所述缺陷芯片的统计数据符合缺陷芯片在相应轮次的检出规律；若所述缺陷芯片的统计数据符合缺陷芯片在相应轮次的检出规律，确定所述预设测试工况为备选测试工况。
2.根据权利要求1所述的确定芯片测试工况的方法，其特征在于，所述方法还包括：
获取待测测试工况，以所述待测测试工况为预设测试工况，返回至所述获取测试芯片的步骤。
3.根据权利要求2所述的确定芯片测试工况的方法，其特征在于，若所述缺陷芯片的统计数据不符合缺陷芯片在相应轮次的检出规律，所述获取待测测试工况，包括：
根据所述缺陷芯片的统计数据，判断所述预设测试工况是否过低；
若所述预设测试工况过低，则获取测试工况高于所述预设测试工况的待测测试工况作为预设测试工况。
4.根据权利要求3所述的确定芯片测试工况的方法，其特征在于，所述判断所述预设测试工况是否过低，包括：
判断所述缺陷芯片在预设轮次下的失效率是否小于第一预设值，其中，所述第一预设值大于或等于所述测试芯片的失效率的预估值的80%；
若是，则所述预设测试工况过低。
5.根据权利要求3所述的确定芯片测试工况的方法，其特征在于，所述判断所述预设测试工况是否过低，包括：
判断所述缺陷芯片在第一轮次下的失效率是否小于第二预设值，其中，所述第二预设值大于或等于所述测试芯片的失效率的预估值的80%；
若是，判断所述缺陷芯片在第二轮次下的失效率是否大于第三预设值，其中，所述第三预设值小于或等于所述测试芯片的失效率的预估值的15%；
若是，则所述预设测试工况过低。
6.根据权利要求2所述的确定芯片测试工况的方法，其特征在于，所述获取待测测试工况，包括：
根据所述缺陷芯片的统计数据，判断所述预设测试工况是否过高；
若所述预设测试工况过高，则获取测试工况低于所述预设测试工况的待测测试工况作为预设测试工况。
7.根据权利要求6所述的确定芯片测试工况的方法，其特征在于，所述判断所述预设测试工况是否过高，包括：
判断所述缺陷芯片在预设轮次下的失效率是否大于第四预设值，其中，所述第四预设值大于或等于所述测试芯片的失效率的预估值的120%；
若是，则所述预设测试工况过高。
8.根据权利要求6所述的确定芯片测试工况的方法，其特征在于，所述判断所述预设测试工况是否过高，包括：
判断所述缺陷芯片的统计数据在第一轮次组的失效率是否逐轮下降；
判断所述缺陷芯片的统计数据在第二轮次组的失效率是否逐轮升高；
若是，则所述预设测试工况过高。
9.根据权利要求1所述的确定芯片测试工况的方法，其特征在于，所述确定所述预设测试工况为备选测试工况之后，所述方法还包括：
对所述测试芯片执行芯片寿命测试；
若所述测试芯片通过所述芯片寿命测试，则确定所述备选测试工况为目标测试工况。
10.根据权利要求9所述的确定芯片测试工况的方法，其特征在于，所述对所述测试芯片执行芯片寿命测试，包括：
获取对照芯片，所述对照芯片为未执行所述循环执行对所述测试芯片的测试和筛选步骤的芯片；
对所述对照芯片和所述测试芯片执行芯片寿命测试，若所述测试芯片的芯片寿命与所述对照芯片的芯片寿命的差值位于预设范围内，则所述测试芯片通过所述芯片寿命测试。
11.根据权利要求9所述的确定芯片测试工况的方法，其特征在于，若所述目标测试工况为多个，选取所述目标测试工况中，所需测试时间最短的目标测试工况为最优测试工况。
12.根据权利要求1所述的确定芯片测试工况的方法，其特征在于，所述预设测试工况为多个；
所述获取测试芯片，具体为，获取多组测试芯片；
所述循环执行预设测试工况下对所述测试芯片的测试和筛选，直至循环预设轮次，具体为，对所述多组测试芯片，循环执行对应预设测试工况的测试和筛选，直至循环预设轮次；其中，一组测试芯片用于对应一个预设测试工况；
所述根据所述预设轮次下确定的缺陷芯片的统计数据，判断所述缺陷芯片的统计数据是否符合缺陷芯片在相应轮次的检出规律，具体为，根据所述预设轮次下确定的缺陷芯片的统计数据，逐一判断各组测试芯片中所述缺陷芯片的统计数据是否符合缺陷芯片在相应轮次的检出规律；若是，确定与所述测试芯片对应的预设测试工况为备选测试工况；若否，确定与所述测试芯片对应的预设测试工况不为备选测试工况。
13.根据权利要求1所述的确定芯片测试工况的方法，其特征在于，所述预设测试工况包括以下条件中的至少一种：
温度、电压、时长和测试向量。
14.根据权利要求1所述的确定芯片测试工况的方法，其特征在于，所述选取并去除所述测试芯片中的缺陷芯片，包括：
基于测试芯片的测试数据，确定测试芯片中的缺陷芯片；
去除所述缺陷芯片。
15.一种确定芯片测试工况的装置，其特征在于，所述装置包括：
芯片获取模块，用于获取测试芯片；
循环测试模块，用于循环执行预设测试工况下对所述测试芯片的测试和筛选，直至循环预设轮次；其中，对所述测试芯片的测试用于确定所述测试芯片中的缺陷芯片，对所述测试芯片的筛选用于选取并去除所述测试芯片中的缺陷芯片；所述预设轮次中，位于测试初期的至少一个轮次为第一轮次组，位于测试后期的多个轮次为第二轮次组；
数据判断模块，用于根据所述预设轮次下确定的缺陷芯片的统计数据，判断所述缺陷芯片在第一轮次组的失效率是否大于所述第二轮次组的失效率；若是，判断所述测试芯片在第二轮次组的失效率是否趋近于0；若是，则所述缺陷芯片的统计数据符合缺陷芯片在相应轮次的检出规律；
备选确定模块，用于若所述缺陷芯片的统计数据符合缺陷芯片在相应轮次的检出规律，确定所述预设测试工况为备选测试工况。
16.一种测试***，其特征在于，所述测试***中包括芯片测试设备，所述芯片测试设备被配置为执行权利要求1~14任一项所述的确定芯片测试工况的方法。
17.一种计算机设备，其特征在于，包括：至少一个存储器和至少一个处理器；所述存储器存储一条或多条计算机可执行指令，所述处理器调用所述一条或多条计算机可执行指令，以执行如权利要求1~14任一项所述的确定芯片测试工况的方法。
18.一种存储介质，其特征在于，所述存储介质存储一条或多条计算机可执行指令，所述一条或多条计算机可执行指令用于执行如权利要求1~14任一项所述的确定芯片测试工况的方法。
CN202110932534.8A 2021-08-13 2021-08-13 一种确定芯片测试工况的方法、装置及相关设备 Active CN113740705B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110932534.8A CN113740705B (zh) 2021-08-13 2021-08-13 一种确定芯片测试工况的方法、装置及相关设备

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110932534.8A CN113740705B (zh) 2021-08-13 2021-08-13 一种确定芯片测试工况的方法、装置及相关设备

Publications (2)

Publication Number Publication Date
CN113740705A CN113740705A (zh) 2021-12-03
CN113740705B true CN113740705B (zh) 2024-06-28

Family

ID=78731194

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110932534.8A Active CN113740705B (zh) 2021-08-13 2021-08-13 一种确定芯片测试工况的方法、装置及相关设备

Country Status (1)

Country Link
CN (1) CN113740705B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115308519A (zh) * 2022-10-10 2022-11-08 杭州三海电子有限公司 一种电子设备的老化检测方法、***、介质和设备
CN116466155B (zh) * 2023-03-24 2024-05-07 浙江伊控动力***有限公司 一种通过分Bin降低SiC模块高温电压应力的方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103969048A (zh) * 2014-02-18 2014-08-06 潍柴动力股份有限公司 一种工况点选择方法及装置
CN104347121A (zh) * 2014-10-28 2015-02-11 武汉新芯集成电路制造有限公司 一种闪存可靠性的筛选测试方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3703030A1 (de) * 1987-02-02 1988-09-08 Siemens Ag Testanordnung fuer hochgeschwindigkeits-ic
JPH11233581A (ja) * 1998-02-13 1999-08-27 Mitsubishi Electric Corp ウェーハテスト方法
US20030074173A1 (en) * 2001-10-17 2003-04-17 Intel Corporation Technique for defining probabilistic reliability test requirements
JP3993817B2 (ja) * 2002-12-11 2007-10-17 株式会社日立製作所 欠陥組成分析方法及び装置
ATE557108T1 (de) * 2005-09-22 2012-05-15 Mitsubishi Shindo Kk Kupferautomatenlegierung mit sehr wenig blei
JP5374225B2 (ja) * 2009-05-14 2013-12-25 株式会社日立ハイテクノロジーズ ウェハ検査条件決定方法、ウェハ検査条件決定システム及びウェハ検査システム
CN101995223B (zh) * 2009-08-25 2013-05-08 比亚迪股份有限公司 一种芯片外观检测方法及***
CN102386115B (zh) * 2010-09-01 2013-07-03 无锡华润上华半导体有限公司 半导体制造工艺测试方法及装置
WO2018176261A1 (zh) * 2017-03-29 2018-10-04 深圳配天智能技术研究院有限公司 一种检测参数确定方法和检测装置
JP6917911B2 (ja) * 2018-01-15 2021-08-11 三菱電機株式会社 テスト条件決定装置及びテスト条件決定方法
US10867108B2 (en) * 2018-09-18 2020-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Optical mode optimization for wafer inspection
CN109827970B (zh) * 2019-02-22 2022-06-10 英特尔产品（成都）有限公司 半导体芯片测试***和方法
CN110736909B (zh) * 2019-10-18 2022-09-20 北京华峰测控技术股份有限公司 半导体器件封装检测方法、计算机设备及可读存储介质
CN111260504B (zh) * 2020-02-11 2020-11-17 南京瀚元科技有限公司 智能电网监控方法、***及智能电网控制器
CN112382582B (zh) * 2020-10-28 2023-04-25 海光信息技术股份有限公司 一种晶圆测试分类方法及***
CN112415365B (zh) * 2020-11-18 2022-09-27 海光信息技术股份有限公司 一种芯片测试方法、装置、电子设备及存储介质
CN112820340B (zh) * 2021-02-05 2024-04-16 上海华虹宏力半导体制造有限公司 一种嵌入式存储器的参数测试的分类筛选方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103969048A (zh) * 2014-02-18 2014-08-06 潍柴动力股份有限公司 一种工况点选择方法及装置
CN104347121A (zh) * 2014-10-28 2015-02-11 武汉新芯集成电路制造有限公司 一种闪存可靠性的筛选测试方法

Also Published As

Publication number Publication date
CN113740705A (zh) 2021-12-03

Similar Documents

Publication Publication Date Title
CN113740705B (zh) 一种确定芯片测试工况的方法、装置及相关设备
US6138256A (en) Intelligent binning for electrically repairable semiconductor chips
US8856720B2 (en) Test coverage of integrated circuits with masking pattern selection
CN110120242A (zh) 存储器测试方法、装置、计算机设备以及存储介质
CN114360622B (zh) 一种逻辑内建自测试的复位电路测试***及方法
US7096397B2 (en) Dft technique for avoiding contention/conflict in logic built-in self-test
US6557132B2 (en) Method and system for determining common failure modes for integrated circuits
CN114509617A (zh) 电子设备的自诊断装置
JP4815121B2 (ja) 検査時間を短縮するフラッシュメモリテスタ及びこれを利用した電気的検査方法
CN111293048B (zh) 一种晶圆测试***及其方法
JP2008002900A (ja) 半導体装置のスクリーニング方法と装置並びにプログラム
KR100795520B1 (ko) 메모리 시험을 위한 리던던시 분석 방법 및 장치
US11789071B2 (en) High speed integrated circuit testing
US9003244B2 (en) Dynamic built-in self-test system
US20110087453A1 (en) Reliability test with monitoring of the results
US6476631B1 (en) Defect screening using delta VDD
CN114121120A (zh) 一种存储器的检测***、方法及芯片
JP2009162723A (ja) 試験装置及び試験方法
US20120109561A1 (en) Wafer test apparatus, wafer test method, and program
US20080077827A1 (en) Test method for semiconductor device
KR101034661B1 (ko) 2개의 로딩 메모리를 이용한 메모리 디바이스의 테스트 방법 및 그 장치
CN110441667B (zh) 芯片测试方法、装置及电子设备
JP2006286030A (ja) 半導体装置
US6717870B2 (en) Method for assessing the quality of a memory unit
US6715114B2 (en) Test method and apparatus for semiconductor device

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant