CN108346664A - 具有***上单元结构的存储器件和包括其的存储器封装 - Google Patents
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- 230000015654 memory Effects 0.000 title claims abstract description 103
- 230000001413 cellular effect Effects 0.000 title abstract description 4
- 238000010276 construction Methods 0.000 title abstract description 4
- 239000000758 substrate Substances 0.000 claims abstract description 102
- 230000002093 peripheral effect Effects 0.000 claims abstract description 71
- 238000003860 storage Methods 0.000 claims description 56
- 239000013078 crystal Substances 0.000 claims description 13
- 230000005611 electricity Effects 0.000 claims description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 9
- 229920005591 polysilicon Polymers 0.000 claims description 8
- 238000000926 separation method Methods 0.000 claims description 4
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims 1
- 239000010410 layer Substances 0.000 description 290
- 239000004065 semiconductor Substances 0.000 description 25
- 238000000034 method Methods 0.000 description 24
- 238000005520 cutting process Methods 0.000 description 20
- 239000011229 interlayer Substances 0.000 description 18
- 238000013461 design Methods 0.000 description 14
- 229910052751 metal Inorganic materials 0.000 description 13
- 239000002184 metal Substances 0.000 description 13
- 238000009413 insulation Methods 0.000 description 10
- 230000015572 biosynthetic process Effects 0.000 description 9
- 239000012535 impurity Substances 0.000 description 9
- JPKJQBJPBRLVTM-OSLIGDBKSA-N (2s)-2-amino-n-[(2s,3r)-3-hydroxy-1-[[(2s)-1-[[(2s)-1-[[(2s)-1-[[(2r)-1-(1h-indol-3-yl)-3-oxopropan-2-yl]amino]-1-oxo-3-phenylpropan-2-yl]amino]-1-oxo-3-phenylpropan-2-yl]amino]-1-oxo-3-phenylpropan-2-yl]amino]-1-oxobutan-2-yl]-6-iminohexanamide Chemical compound C([C@H](NC(=O)[C@@H](NC(=O)[C@@H](N)CCCC=N)[C@H](O)C)C(=O)N[C@@H](CC=1C=CC=CC=1)C(=O)N[C@@H](CC=1C=CC=CC=1)C(=O)N[C@H](CC=1C2=CC=CC=C2NC=1)C=O)C1=CC=CC=C1 JPKJQBJPBRLVTM-OSLIGDBKSA-N 0.000 description 8
- 102100031277 Calcineurin B homologous protein 1 Human genes 0.000 description 8
- 241000839426 Chlamydia virus Chp1 Species 0.000 description 8
- 101000777252 Homo sapiens Calcineurin B homologous protein 1 Proteins 0.000 description 8
- 101000943802 Homo sapiens Cysteine and histidine-rich domain-containing protein 1 Proteins 0.000 description 8
- 229910021419 crystalline silicon Inorganic materials 0.000 description 8
- 238000000465 moulding Methods 0.000 description 8
- 150000004767 nitrides Chemical class 0.000 description 8
- 239000011241 protective layer Substances 0.000 description 8
- 238000000231 atomic layer deposition Methods 0.000 description 6
- 230000008859 change Effects 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 238000004891 communication Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 6
- 230000008569 process Effects 0.000 description 6
- 239000004744 fabric Substances 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- 230000004048 modification Effects 0.000 description 5
- 238000012986 modification Methods 0.000 description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 229910044991 metal oxide Inorganic materials 0.000 description 4
- 150000004706 metal oxides Chemical class 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 239000007787 solid Substances 0.000 description 4
- 102100031077 Calcineurin B homologous protein 3 Human genes 0.000 description 3
- 101000777270 Homo sapiens Calcineurin B homologous protein 3 Proteins 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 3
- 238000005538 encapsulation Methods 0.000 description 3
- 238000005240 physical vapour deposition Methods 0.000 description 3
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 3
- 230000004044 response Effects 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 238000004528 spin coating Methods 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 102100031272 Calcineurin B homologous protein 2 Human genes 0.000 description 2
- 241001510512 Chlamydia phage 2 Species 0.000 description 2
- 101000777239 Homo sapiens Calcineurin B homologous protein 2 Proteins 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 238000012937 correction Methods 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 230000014759 maintenance of location Effects 0.000 description 2
- 238000004806 packaging method and process Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 229920003023 plastic Polymers 0.000 description 2
- 239000004033 plastic Substances 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 101100058962 Arabidopsis thaliana CALS3 gene Proteins 0.000 description 1
- 101100058965 Arabidopsis thaliana CALS6 gene Proteins 0.000 description 1
- 101100366710 Arabidopsis thaliana SSL12 gene Proteins 0.000 description 1
- 229910052582 BN Inorganic materials 0.000 description 1
- 101150081316 SSL11 gene Proteins 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- CFOAUMXQOCBWNJ-UHFFFAOYSA-N [B].[Si] Chemical compound [B].[Si] CFOAUMXQOCBWNJ-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000002262 irrigation Effects 0.000 description 1
- 238000003973 irrigation Methods 0.000 description 1
- 229910021334 nickel silicide Inorganic materials 0.000 description 1
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 230000002035 prolonged effect Effects 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- -1 tungsten nitride Chemical class 0.000 description 1
- 235000012773 waffles Nutrition 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
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Abstract
本公开提供具有***上单元结构的存储器件和包括其的存储器封装。一种存储器件包括衬底和设置在衬底的第一表面上的***电路。***电路包括第一晶体管。存储器件还包括设置在***电路上的第一布线层、设置在第一布线层上的基底层、设置在基底层上的存储单元阵列、以及设置在存储单元阵列上的第二布线层。第二布线层包括配置为供应第一电压的第一电源布线、配置为供应第二电压的第二电源布线、以及电连接到第一晶体管的第一布线。第一布线配置为可电连接到第一电源布线或第二电源布线。
Description
技术领域
本发明构思的示例实施方式总体上涉及存储器件，更具体地，涉及具有***上单元(cell over periphery，COP)结构的存储器件以及包括该存储器件的存储器封装。
背景技术
垂直存储器件(通常所说的三维(3D)存储器件)是包括重复堆叠在衬底的表面上的多个存储单元的存储器件。这些存储器件能够在非常小的结构内具有非常高的存储容量。例如，在垂直存储器件中，沟道可以从衬底的表面突出或者可以从衬底的表面垂直地延伸，并且围绕垂直沟道的栅线和绝缘层可以被重复地堆叠。
然而，垂直存储器件的尺寸的减小受限制，因为存储器件必须仍然包括接口以将存储器件电连接到***电路用于与外部设备通信并由外部设备驱动。
发明内容
根据本发明构思的示范性实施方式，一种存储器件包括衬底和设置在衬底的第一表面上的***电路。***电路包括第一晶体管。存储器件还包括设置在***电路上的第一布线层、设置在第一布线层上的基底层、设置在基底层上的存储单元阵列、以及设置在存储单元阵列上的第二布线层。第二布线层包括配置为供应第一电压的第一电源布线、配置为供应第二电压的第二电源布线、以及电连接到第一晶体管的第一布线。第一布线配置为可电连接到第一电源布线或第二电源布线。
根据本发明构思的示范性实施方式，一种存储器封装包括基底基板和堆叠在基底基板上的多个存储芯片。所述多个存储芯片的每个包括衬底和设置在衬底的第一表面上的***电路。***电路包括第一晶体管。每个存储芯片还包括设置在***电路上的第一布线层、设置在第一布线层上的基底层、设置在基底层上的存储单元阵列、以及设置在存储单元阵列上的第二布线层。第二布线层包括配置为供应第一电压的第一电源布线、配置为供应第二电压的第二电源布线、以及电连接到第一晶体管的第一布线。第一布线配置为可电连接到第一电源布线或第二电源布线。
根据本发明构思的示范性实施方式，一种存储器件包括衬底和设置在衬底的第一表面上的***电路。***电路包括第一晶体管和第二晶体管、设置在***电路上的下布线层、设置在下布线层上的基底层、以及设置在基底层上的存储单元阵列。存储单元阵列包括多个沟道。存储器件还包括设置在存储单元阵列上的上布线层。上布线层包括至少两个电源布线。所述至少两个电源布线中的第一电源布线配置为供应第一电压，所述至少两个电源布线中的第二电源布线配置为供应第二电压。上布线层还包括电连接到第一晶体管的第一布线。第一布线配置为可电连接到第一电源布线或第二电源布线。上布线层还包括电连接到第二晶体管的第二布线。第二布线配置为可电连接到第一电源布线或第二电源布线。
附图说明
通过参照附图详细描述本发明构思的示范性实施方式，本发明构思的以上和其它的特征将变得更加明显，附图中：
图1是根据本发明构思的示范性实施方式的存储器件的透视图；
图2是根据本发明构思的示范性实施方式的存储器件的俯视图；
图3是根据本发明构思的示范性实施方式的沿图2的线I-I'截取的剖面图；
图4是示出根据本发明构思的示范性实施方式的可设置在图3中的存储单元区域中的存储单元阵列的示例的电路图；
图5、图6、图7、图8和图9是用于描述根据本发明构思的示范性实施方式的制造存储器件的工艺的剖面图；
图10是根据本发明构思的示范性实施方式的存储器件的俯视图；
图11是根据本发明构思的示范性实施方式的沿图10的线I-I'截取的剖面图；
图12是根据本发明构思的示范性实施方式的存储器件的俯视图；
图13是根据本发明构思的示范性实施方式的沿图12的线II-II'截取的剖面图；
图14是根据本发明构思的示范性实施方式的存储器件的俯视图；
图15是根据本发明构思的示范性实施方式的沿图14的线III-III'截取的剖面图；
图16是示出根据本发明构思的示范性实施方式的存储器件的方框图；
图17和图18是示出根据本发明构思的示范性实施方式的存储器封装的图；
图19是示出根据本发明构思的示范性实施方式的固态盘或固态硬盘(SSD)的方框图；
图20是示出根据本发明构思的示范性实施方式的嵌入式多媒体卡(eMMC)的方框图；
图21是示出根据本发明构思的示范性实施方式的通用闪速存储器(UFS)的方框图；以及
图22是示出根据本发明构思的示范性实施方式的移动设备的方框图。
具体实施方式
在下文将参照附图更充分地描述本发明构思的示范性实施方式。然而，本公开可以以许多不同的形式实施，而不应被解释为限于这里阐述的实施方式。
将理解，当一元件被称为“连接”或“联接”到另一元件时，它可以直接连接或直接联接到该另一元件，或者可以存在居间的元件。图1是根据本发明构思的示范性实施方式的存储器件的透视图。
在图1中，基本上垂直于衬底的第一表面(例如顶表面)的方向被称为第一方向D1(例如Z轴方向)。此外，基本上平行于衬底的第一表面并且彼此交叉的两个方向被称为第二方向D2(例如X轴方向)和第三方向D3(例如Y轴方向)。例如，第二方向D2和第三方向D3可以基本上彼此垂直。此外，第一方向D1(例如Z轴方向)基本上垂直于第二方向D2(例如X轴方向)和第三方向D3(例如Y轴方向)两者。
参照图1，存储器件10包括其中设置***电路的***电路区域PCR。存储器件10还包括其中设置存储单元阵列MCA的存储单元区域MCR。存储器件10还可以包括设置在其顶表面上的多个输入/输出(I/O)焊盘IOPAD。
***电路区域PCR包括半导体衬底20，***电路可以在半导体衬底20的第一表面(例如顶表面)上，并且第一布线层30可以设置在***电路上。此外，***电路可以包括设置在半导体衬底20的第一表面上的第一晶体管TR。存储单元区域MCR包括可设置在第一布线层30上的基底层40、可设置在基底层40上的存储单元阵列MCA、以及可设置在存储单元阵列MCA上的第二布线层50。所述多个I/O焊盘IOPAD可以设置在第二布线层50上。
第二布线层50可以包括第一电源布线52、第二电源布线54和第一布线56。第二布线层50还可以包括第一连接布线58。
第一电源布线52可以配置为向存储器件10供应第一电压，第二电源布线54可以配置为向存储器件10供应第二电压。此外，第二电压可以不同于第一电压。例如，第一电压可以是电源电压(例如Vcc)，第二电压可以是接地电压(例如Vss)。
第一布线56可以电连接到第一晶体管TR。例如，如将参照图3描述的，第一布线56可以通过穿过第一布线层30和第二布线层50设置的至少一个接触而电连接到第一晶体管TR的栅电极。
第一布线56可以配置为可电连接到第一电源布线52和第二电源布线54中的一个。例如，如图1所示，第一布线56可以通过第一连接布线58电连接到第一电源布线52。第一晶体管TR可以接收第一电压。在另一示例中，第一布线56可以通过第二连接布线电连接到第二电源布线54。此外，第一晶体管TR可以于是接收第二电压。
根据本发明构思的示范性实施方式的存储器件10可以通过采用***上单元(COP)结构而具有相对小的尺寸。通过采用该结构，***电路设置在半导体衬底20上并且存储单元阵列MCA堆叠在***电路上。此外，在根据本发明构思的示范性实施方式的存储器件10中，电连接到***电路中的第一晶体管TR的第一布线56可以设置在第二布线层50中，第二布线层50设置在存储单元阵列MCA上。此外，第一布线56可以可电连接到第一电源布线52或第二电源布线54。因此，可以容易地修改存储器件10的设计，因而即使存储器件10的设计被修改，也可以减少用于制造存储器件10的时间。
图2是根据本发明构思的示范性实施方式的存储器件的俯视图。图3是根据本发明构思的示范性实施方式的沿图2的线I-I'截取的剖面图。
参照图2和图3，存储器件可以包括***电路区域PCR和存储单元区域MCR，***电路区域PCR包括设置在衬底100上的***电路结构，存储单元区域MCR包括设置在***电路结构上的存储单元结构。
在本发明构思的一些示范性实施方式中，存储器件可以是非易失性存储器件。例如，非易失性存储器件可以具有其中存储单元结构堆叠在***电路结构上的COP结构。存储单元结构可以具有其中多个NAND闪存单元被垂直地设置的垂直NAND闪存结构。例如，NAND闪存单元可以相对于衬底100的第一表面(例如顶表面)堆叠在第一方向D1上。
此外，图2示出基底层201、焊盘240、模制保护层212、第一电源布线310、第二电源布线320、第一布线330和第一连接布线332。
***电路结构可以例如包括可设置在衬底100上的栅结构130、源极/漏极区103、绝缘层140和160、接触145、布线150等。绝缘层140和160、接触145和布线150可以形成第一布线层(例如图1中的第一布线层30)。此外，第一布线层可以被称为下布线层。绝缘层140和160可以被称为下绝缘层。接触145可以被称为下接触或第一接触，布线150可以被称为下布线或第二布线。
衬底100可以包括半导体材料，例如由单晶形成的晶体硅或由单晶形成的晶体锗。栅结构130可以包括堆叠在衬底100上的栅绝缘层图案110和栅电极120。此外，栅电极120设置在栅绝缘层图案110上。
栅绝缘层图案110可以包括例如硅氧化物或金属氧化物。栅电极120可以包括例如金属、金属氮化物或掺杂的多晶硅。源极/漏极区103可以包括n型或p型杂质。包括栅结构130和源极/漏极区103的晶体管(例如图1中的第一晶体管TR)可以设置在衬底100上。
第一下绝缘层140可以设置在衬底100上以覆盖可设置在衬底100上的结构诸如所述晶体管。第一下接触145可以延伸穿过第一下绝缘层140的一部分并可以电连接到栅电极120。
第一下布线150可以设置在第一下绝缘层140的上表面上，并可以电连接到第一下接触145。第二下绝缘层160可以设置在第一下绝缘层140上以覆盖第一下布线150。尽管图3示出本发明构思的示范性实施方式(其中下布线层包括单个下布线150)，但是如将参照图11和图13描述的，下布线层可以包括分布在不同的层中的多个下布线。
第一下绝缘层140和第二下绝缘层160可以包括绝缘材料，例如硅氧化物。第一下接触145和第一下布线150可以包括例如金属、金属氮化物或掺杂的多晶硅。
存储单元结构可以包括可设置在下布线层上(例如设置在第二下绝缘层160上)的基底层201、沟道225、栅线260a、260b、260c、260d、260e和260f、位线285、绝缘层275和290、接触248a以及布线310、320、330和332等。绝缘层275和290、接触248a以及布线310、320、330和332可以形成第二布线层(例如图1中的第二布线层50)。第二布线层可以被称为上布线层，绝缘层275和290可以被称为上绝缘层，其中例如第二上绝缘层290可以设置在第一上绝缘层275上。此外，接触248a可以被称为上接触，布线310、320、330和332可以被称为上布线。
基底层201可以包括例如多晶硅或由单晶形成的晶体硅。在本发明构思的一些示范性实施方式中，基底层201还可以包括p型杂质诸如硼(B)，并且在这样的情况下，基底层201可以用作p型阱。
沟道225可以设置在基底层201上，并可以在第一方向D1(例如Z轴方向)上从基底层201的第一表面(例如顶表面)延伸。沟道225可以具有空心的圆柱形形状或杯子形状。沟道225可以包括多晶硅或由单晶形成的晶体硅，并可以包括用例如p型杂质诸如硼掺杂的杂质区域。
多个沟道225可以布置在第二方向D2(例如X轴方向)上以形成沟道行，多个沟道行可以布置在第三方向D3(例如Y轴方向)上。此外，所述多个沟道225在基本上垂直于第一表面的第一方向(例如Z轴方向)上延伸。
填充层图案230可以设置在沟道225的内部空间中。填充层图案230可以具有柱子形状或实心的圆柱形形状。填充层图案230可以包括绝缘层图案例如硅氧化物。
在本发明构思的一些示范性实施方式中，沟道225可以具有柱子形状或实心的圆柱形形状，并且在这样的情况下，填充层图案230可以被省略。
电介质层结构220可以设置在沟道225的外侧壁上。电介质层结构220可以具有其中央底部敞开的杯子形状、吸管形状或基本上类似于空心的圆柱形形状的形状。
电介质层结构220可以包括例如可从沟道225的外侧壁顺序地堆叠的隧道绝缘层、电荷存储层和阻挡层。阻挡层可以包括例如硅氧化物或金属氧化物诸如铪氧化物或铝氧化物。电荷存储层可以包括例如氮化物(诸如硅氮化物)或金属氧化物，隧道绝缘层可以包括例如氧化物，诸如硅氧化物。例如，电介质层结构220可以具有堆叠而形成电介质层结构220的氧化物-氮化物-氧化物(ONO)层。
焊盘240可以设置在填充层图案230、沟道225和电介质层结构220上。例如，填充层图案230、沟道225和电介质层结构220可以被焊盘240覆盖或封闭。焊盘240可以包括例如多晶硅或由单晶形成的晶体硅。焊盘240还可以包括例如n型杂质，例如磷(P)或砷(As)。
如图2所示，多个焊盘240可以布置在第二方向D2(例如X轴方向)上以形成基本上可与沟道行相比较的焊盘行。多个焊盘行可以布置在第三方向D3(例如Y轴方向)上。
栅线260a-260f可以设置在电介质层结构220的外侧壁上并可以在第一方向D1(例如Z轴方向)上彼此间隔开。在本发明构思的一些示范性实施方式中，栅线260a-260f的每条可以围绕至少一个沟道行的沟道225并可以在第二方向D2(例如X轴方向)上延伸。例如，如图2和图3所示，栅线260a-260f的每条可以围绕四个沟道行；然而，由栅线260a-260f的每条围绕的沟道行的数目不限于此。
栅线260a-260f可以包括例如具有低电阻的金属和/或其氮化物。例如，栅线260a-260f可以包括钨(W)、钨氮化物、钛(Ti)、钛氮化物、钽(Ta)、钽氮化物、铂(Pt)等。在本发明构思的一些示范性实施方式中，栅线260a-260f可以具有多层结构，该多层结构包括包含金属氮化物的阻挡层和金属层。
在本发明构思的一些示范性实施方式中，最下面的栅线260a(例如从基底层201起的第一个)可以用作接地选择线(GSL)，最上面的栅线260f(例如最接近第一上绝缘层275)可以用作串选择线(SSL)。在GSL与SSL之间的其它的栅线260b、260c、260d和260e可以用作字线。
根据本发明构思的示范性实施方式，GSL、字线和SSL可以分别形成在单个层级、四个级别和单个层级中。然而，GSL、字线和SSL的层级的各自的数目不限于此。在本发明构思的一些示范性实施方式中，GSL和SSL可以分别形成在两个层级中，字线可以形成在2n个层级中，其中n是正整数，例如字线可以具有4、8或16个层级。栅线260a-260f的堆叠数目可以考虑存储器件的集成度和电路设计来确定。
绝缘夹层202a、202b、202c、202d、202e、202f和202g可以与栅线260a-260f在第一方向D1(例如Z轴方向)上交替地堆叠。绝缘夹层202a-202g可以包括基于硅氧化物的材料，例如二氧化硅(SiO2)、硅碳氧化物(SiOC)或硅氟氧化物(SiOF)。栅线260a-260f可以通过绝缘夹层202a-202g而沿着第一方向D1(例如Z轴方向)彼此绝缘。
第一上绝缘层275可以设置在最上面的绝缘夹层202g、焊盘240和第一上接触248a上。
位线接触280可以穿过第一上绝缘层275设置以与焊盘240接触。多个位线接触280可以形成为限定类似于沟道225或焊盘240的布置的阵列。
位线285可以设置在第一上绝缘层275上并可以电连接到位线接触280。例如，位线285可以在第三方向D3(例如Y轴方向)上延伸并可以电连接到多个位线接触280。
在本发明构思的一些示范性实施方式中，模制保护层212可以设置在基底层201的侧向部分(lateral portion)上。第一上接触248a可以延伸穿过模制保护层212、基底层201以及第二下绝缘层160的一部分，并可以与第一下布线150接触。第一绝缘层图案241a可以设置在第一上接触248a的侧壁上。
第一插塞291可以延伸穿过第一上绝缘层275并可以与第一上接触248a接触。第一上布线330可以设置在第一上绝缘层275(例如第一上绝缘层275的上表面)上并可以分别电连接第一插塞291和第一上接触248a。第二上绝缘层290可以设置在第一上绝缘层275上并可以覆盖第一上布线330。
在根据本发明构思的示范性实施方式的存储器件中，包括在***电路区域PCR中的第一晶体管可以用于实现逻辑电路。例如，***电路区域PCR可以包括用于驱动存储器件的各种元件。此外，每个元件可以包括各种逻辑电路诸如或门(OR gate)、与门(AND gate)、或非门(NOR gate)、与非门(NAND gate)等，并且每个逻辑电路可以包括至少一个晶体管。例如，第一晶体管可以被包括在第一逻辑电路中并可以连接到第一逻辑电路的第一输入端子。第一晶体管可以通过接触145和248a、第一下布线150和第一插塞291电连接到第一上布线330。
在本发明构思的一些示范性实施方式中，第一电源布线310、第二电源布线320、第一上布线330和第一连接布线332可以设置在第一上绝缘层275上的相同的层上(例如设置在俯视图中的相同的平面上)。例如，第一电源布线310和第二电源布线320可以设置在存储单元阵列上的相同的层上。例如，第一电源布线310和第二电源布线320的每个可以在第二方向D2(例如X轴方向)上延伸。此外，第一电源布线310和第二电源布线320可以彼此间隔开。第一上布线330可以布置在第一电源布线310和第二电源布线320之间。第一连接布线332可以将第一电源布线310与第一上布线330电连接。此外，第一连接布线332可以用将第二电源布线320与第一上布线330连接的第二连接布线代替。
因而，在根据本发明构思的示范性实施方式的存储器件中，电连接到***电路中的第一晶体管的第一上布线330可以设置在上布线层(例如图1中的第二布线层50)中。于是，用于第一晶体管的电源选项(power option)可以通过改变将第一上布线330与电源布线310和320之一连接的连接布线的布置而基于第一上布线330被有效地且容易地选择。例如，第一上布线330可以可电连接到电源布线310和320中的一个，并且第一电压(例如电源电压)和第二电压(例如接地电压)中的一个可以被选择以提供到第一晶体管而没有过多的设计变化。因此，可以容易地修改存储器件的设计，因而即使存储器件的设计被修改，也可以减少用于制造存储器件的时间。
图4是示出根据本发明构思的示范性实施方式的可设置在图3中的存储单元区域中的存储单元阵列的示例的电路图。
参照图4，存储单元阵列400可以包括多个串410，每个串410具有垂直结构。所述多个串410可以布置在第二方向D2(例如X轴方向)上以限定串列。此外，多个串列可以布置在第三方向D3(例如Y轴方向)上以限定串阵列。每个串可以包括串选择晶体管SSTV、接地选择晶体管GSTV、以及布置在第一方向D1(例如Z轴方向)上且串联连接在串选择晶体管SSTV与接地选择晶体管GSTV之间的多个存储单元MC。
串选择晶体管SSTV可以连接到位线BL(1)、...、BL(m)，接地选择晶体管GSTV可以连接到公共源极线CSL。串选择晶体管SSTV可以连接到串选择线SSL11、SSL12、...、SSLi1、SSLi2，接地选择晶体管GSTV可以连接到接地选择线GSL11、GSL12、...、GSLi1、GSLi2。相同的层中的存储单元可以连接到字线WL(1)、WL(2)、...WL(n-1)、WL(n)中的同一字线。每条串选择线和每条接地选择线可以在第二方向D2(例如X轴方向)上延伸，并且串选择线SSL11-SSLi2和接地选择线GSL11-GSLi2可以沿第三方向D3(例如Y轴方向)布置。每条字线可以在第二方向D2(例如X轴方向)上延伸，并且字线WL(1)-WL(n)可以沿第一方向D1(例如Z轴方向)和第三方向D3(例如Y轴方向)布置。每条位线(例如BL(1))可以在第三方向D3(例如Y轴方向)上延伸，并且位线BL(1)-BL(m)可以沿第二方向D2(例如X轴方向)布置。存储单元MC可以由字线WL(1)-WL(n)上的电压控制。
如同二维(2D)闪存器件一样，包括存储单元阵列400的垂直或三维(3D)闪存器件可以以页(page)为单位执行编程操作和读操作，并以块(block)为单位执行擦除操作。
此外，根据本发明构思的示范性实施方式，包括在单个串中的两个串选择晶体管可以连接到单条串选择线，包括在单个串中的两个接地选择晶体管可以连接到单条接地选择线。根据本发明构思的示范性实施方式，单个串可以包括一个串选择晶体管和一个接地选择晶体管。
图5、图6、图7、图8和图9是用于描述根据本发明构思的示范性实施方式的制造存储器件的工艺的剖面图。
参照图5，栅结构130和源极/漏极区103可以设置在衬底100上。
包括由单晶形成的晶体硅和/或由单晶形成的晶体锗的半导体衬底可以用作衬底100。例如，衬底100可以从硅晶片获得。
栅绝缘层和栅电极层可以设置在衬底100上，然后可以被蚀刻以形成栅绝缘层图案110和栅电极120。因此，可以形成栅结构130，栅结构130包括顺序堆叠在衬底100上的栅绝缘层图案110和栅电极120。
可以利用栅结构130作为注入掩模执行离子注入工艺以在衬底100的邻近栅结构130的上部(例如衬底100的上表面)处形成源极/漏极区103。因此，源极/漏极区103可以设置在衬底100的邻近栅结构130的上部处。因此，第一晶体管可以被限定并设置在衬底100上。
栅绝缘层可以通过例如化学气相沉积(CVD)工艺、等离子体增强化学气相沉积(PECVD)工艺、旋涂工艺、原子层沉积(ALD)工艺等由硅氧化物或金属氧化物形成。此外，栅绝缘层可以通过对衬底100的顶表面的热氧化工艺形成。栅电极层可以通过例如ALD工艺或溅射工艺而包括金属、金属氮化物或掺杂的多晶硅。
覆盖栅结构130的第一下绝缘层140可以设置在衬底100上。第一下接触145可以穿过第一下绝缘层140设置并可以通过接触包括在栅结构130中的栅电极120而与第一晶体管接触。此外，第一下接触145可以与源极/漏极区103接触。
电连接到下接触145的第一下布线150可以设置在第一下绝缘层140上。覆盖第一下布线150的第二下绝缘层160可以设置在第一下绝缘层140上。
第一下绝缘层140和第二下绝缘层160可以通过例如CVD工艺或旋涂工艺而包括绝缘材料例如硅氧化物。第一下接触145和第一下布线150可以通过例如ALD工艺或溅射工艺而包括金属或金属氮化物。
图5中示出单层级的下布线；然而，如将参照图11和图13描述的，可以堆叠额外的下绝缘层和下布线。
基底层201可以设置在第二下绝缘层160上。
在本发明构思的一示范性实施方式中，基底层201可以包括多晶硅材料并可以通过溅射工艺、CVD工艺、ALD工艺、物理气相沉积(PVD)工艺等制成。基底层201可以包括用例如p型杂质诸如硼(B)掺杂的多晶硅。这里，基底层201可以用作p型阱。
在本发明构思的一示范性实施方式中，非晶硅层可以设置在第二下绝缘层160的上表面上(例如在第一方向D1上设置在第二下绝缘层160上)，然后可以执行热处理或激光辐照以将非晶硅层转变成包括单晶的晶体硅的基底层201。这里，基底层201中的缺陷可以基本上被修复从而可以提高作为p型阱的基底层201的功能特性。
在本发明构思的一示范性实施方式中，基底层201可以通过晶片接合工艺形成。这里，晶片(例如由单晶晶片形成的晶体硅)可以附接在第二下绝缘层160上。晶片的上部可以被去除或平坦化以形成基底层201。
参照图6，绝缘夹层202(例如202a-202g)和牺牲层204(例如204a-204f)可以在第一方向D1(例如Z轴方向)上交替地且重复地设置在基底层201上以形成模制结构。例如，第一绝缘夹层202a可以设置在基底层201上，第一牺牲层204a可以设置在第一绝缘夹层202a上，第二绝缘夹层202b可以设置在第一牺牲层204a上，等等。
在本发明构思的示范性实施方式中，绝缘夹层202可以包括基于硅氧化物的材料，例如二氧化硅、硅碳氧化物和/或硅氟氧化物。牺牲层204可以包括相对于绝缘夹层202可具有蚀刻选择性并可通过湿蚀刻工艺容易地去除的材料。例如，牺牲层204可以包括硅氮化物(SiN)和/或硅硼氮化物(SiBN)。
绝缘夹层202和牺牲层204可以通过CVD工艺、PECVD工艺、旋涂工艺、ALD工艺等形成。
牺牲层204可以在随后的工艺中被去除以向GSL、字线和SSL提供空间。例如，GSL和SSL的每条可以形成在单个层级中，字线可以形成在4个层级中。在此示例中，如图6所示，牺牲层204可以形成在6个层级中，绝缘夹层202可以形成在7个层级中。然而，GSL、SSL和字线的堆叠数目可以不限于这里提供的示例。
参照图7，模制结构的侧向部分可以被去除，并且覆盖模制结构的绝缘层可以设置在基底层201上。此外，为了形成模制保护层212，绝缘层的上部可以被平坦化直到最上面的绝缘夹层202g被暴露。
参照图8，沟道孔可以穿过模制结构设置，并且电介质层结构220、沟道225和填充层图案230可以设置在每个沟道孔中。覆盖沟道孔的焊盘240可以设置在电介质层结构220、沟道225和填充层图案230上。
可以形成第一上接触248a。例如，模制保护层212、基底层201以及第二下绝缘层160的一部分可以被蚀刻以形成第一下布线150的顶表面通过其暴露的第一接触孔。第一绝缘层图案241a可以设置在第一接触孔的侧壁上。然后，可以形成第一上接触248a以填充第一接触孔的剩余部分。
可以形成上栅线切割区域(例如图15中的元件250)和栅线切割区域(例如图15中的元件256)。由栅线切割区域暴露的牺牲层204可以被去除，并且栅线260a-260f可以设置在牺牲层204从其去除的空间处。
参照图9，第一上绝缘层275可以设置在最上面的绝缘夹层202g、焊盘240和第一上接触248a上。第一上绝缘层275可以通过CVD工艺由例如硅氧化物形成。
第一插塞291和位线接触280可以穿过第一上绝缘层275设置并可以分别与第一上接触248a和焊盘240接触。
位线285可以设置在第一上绝缘层275上并可以电连接到位线接触280。位线285可以在第三方向D3(例如Y轴方向)上延伸并可以电连接到多个位线接触280。
第一上布线330可以电连接到第一插塞291。此外，第一上布线330可以设置在第一上绝缘层275上。第一电源布线310、第二电源布线320和第一连接布线332也可以设置在第一上绝缘层275上。第一上布线330可以是可电连接到第一电源布线310和第二电源布线320中的一个。包括栅结构130和源极/漏极区103的第一晶体管可以通过第一上布线330(其与第一电源布线310和第二电源布线320中的一个电连接)接收第一电压和第二电压中的一个(例如电源电压和接地电压中的一个)。
例如，上导电层可以使用金属或金属氮化物设置在第一上绝缘层275上，然后可以被图案化以形成位线285和布线310、320、330和332。位线285和布线310、320、330和332可以通过基本上相同的蚀刻工艺来设置。
覆盖位线285和布线310、320、330和332的第二上绝缘层290可以设置在第一上绝缘层275上。
图5、图6、图7、图8和图9示出其中在形成存储单元阵列之后形成布线310、320、330和332的工艺；然而，工艺顺序在此不被具体地限制。例如，可以执行用于***电路区域PCR的工艺，可以形成布线310、320、330和332，然后可以执行用于存储单元区域MCR的工艺。
图10是根据本发明构思的示范性实施方式的存储器件的俯视图。图11是根据本发明构思的示范性实施方式的沿图10的线I-I'截取的剖面图。
参照图10和图11，存储器件可以包括***电路区域PCR和存储单元区域MCR，***电路区域PCR包括设置在衬底100上的***电路结构，存储单元区域MCR包括设置在***电路结构上的存储单元结构。
图10和图11的存储器件可以与图2和图3的存储器件基本上相同，除了图10和图11的存储器件还包括第二晶体管、第二布线340、第二连接布线342和用于将第二晶体管与第二布线340连接的元件并且图10和图11的存储器件中的下布线层(例如图1中的第一布线层30)用多个层实现之外。
***电路结构可以例如包括设置在衬底100上的栅结构130和132、源极/漏极区103和104、绝缘层140、160、162和164、接触145、147a、147b和147c、布线150、152a、152b和152c等。
晶体管(例如第二晶体管)的栅结构132可以包括堆叠在衬底100上的栅绝缘层图案112和栅电极122。源极/漏极区104可以包括n型或p型杂质。包括栅结构132和源极/漏极区104的晶体管(例如第二晶体管)可以被设置并限定在衬底100上。
第一下绝缘层140可以设置在衬底100上以覆盖诸如晶体管(例如第一晶体管和第二晶体管)的结构。第一下接触145可以延伸穿过第一下绝缘层140的一部分，并可以电连接到栅结构130的栅电极120。
第一下布线150可以设置在第一下绝缘层140上，并可以电连接到第一下接触145。
第二下绝缘层160可以设置在第一下绝缘层140上以覆盖下布线150和152a。第三下绝缘层162可以设置在第二下绝缘层160上以覆盖下布线152b。第四下绝缘层164可以设置在第三下绝缘图案162上以覆盖下布线152c。栅电极122可以通过下接触147a、147b和147c分别电连接到下布线152a、152b和152c。下布线与下接触之间的连接可以根据信号线的布线(routing)而变化。
存储单元结构可以包括可设置在下布线层上(例如设置在第四下绝缘层164上)的基底层201、沟道225、栅线260a-260f、位线285、绝缘层275和290、接触248a和248b以及布线310、320、330、332、340和342等。
与第一上接触248a类似，第二上接触248b可以延伸穿过模制保护层212、基底层201以及第四下绝缘层164的一部分。然而，接触248a与248b之间的差异是第二上接触248b可以与下布线152c接触。与第一绝缘层图案241a可以相对于第一上接触248a如何设置相似，第二绝缘层图案241b可以设置在第二上接触248b的侧壁上。
与第一插塞291类似，第二插塞293可以延伸穿过第一上绝缘层275并可以与第二上接触248b接触。第二上布线340可以设置在第一上绝缘层275上以分别电连接第二插塞293和第二上接触248b。
第二晶体管可以通过接触147a、147b、147c和248b、下布线152a、152b和152c以及第二插塞293电连接到第二上布线340。
在本发明构思的示范性实施方式中，布线310、320、330、332、340和342可以设置在第一上绝缘层275上的相同的层上(例如设置在俯视图中的相同的平面上)。例如，第一电源布线310和第二电源布线320的每个可以在第二方向D2(例如X轴方向)上延伸，并且第一电源布线310和第二电源布线320可以彼此间隔开。第一上布线330和第二上布线340可以布置在第一电源布线310和第二电源布线320之间。第一连接布线332可以将第一电源布线310与第一上布线330电连接。第二连接布线342可以将第二电源布线320与第二上布线340电连接。如同第一上布线330一样，第二上布线340可以是可电连接到电源布线310和320中的一个。于是，对于第二晶体管的电源选项可以通过改变将第二上布线340与电源布线310和320中的一个连接的连接布线的布置而基于第二上布线340被有效地且容易地选择。
图12是根据本发明构思的示范性实施方式的存储器件的俯视图。图13是根据本发明构思的示范性实施方式的沿图12的线II-II'截取的剖面图。
参照图12和图13，存储器件可以包括***电路区域PCR和存储单元区域MCR，***电路区域PCR包括设置在衬底100上的***电路结构，存储单元区域MCR包括设置在***电路结构上的存储器单元结构。
图12和图13的存储器件可以与图2和图3的存储器件基本上相同，除了图12和图13的存储器件还包括第三晶体管、第三电源布线350、第三布线360、第三连接布线362和用于将第三晶体管与第三布线360连接的元件并且图12和图13的存储器件中的下布线层(例如第一布线层)用多个层来实现之外。
与第一电源布线310相似，第三电源布线350可以供应可是电源电压的第一电压。
***电路结构可以包括例如可设置在衬底100上的栅结构130和134、源极/漏极区103和105、绝缘层140、160、162和164、接触145、149a、149b和149c、布线150、154a、154b和154c等。
晶体管(例如第三晶体管)的栅结构134可以包括堆叠在衬底100上的栅绝缘层图案114和栅电极124。源极/漏极区105可以包括n型或p型杂质。包括栅结构134和源极/漏极区105的晶体管(例如第三晶体管)可以被设置并限定在衬底100上。
第一下绝缘层140可以设置在衬底100上以覆盖诸如晶体管(例如第三晶体管)的结构。第一下接触145可以延伸穿过第一下绝缘层140的一部分，并可以电连接到栅结构130的栅电极120。
第一下布线150可以设置在第一下绝缘层140上，并可以电连接到第一下接触145。
第二下绝缘层160可以设置在第一下绝缘层140上以覆盖下布线150和154a。第三下绝缘层162可以设置在第二下绝缘层160上以覆盖下布线154b。第四下绝缘层164可以设置在第三下绝缘图案162上以覆盖下布线154c。栅电极124可以通过下接触149a、149b和149c分别电连接到下布线154a、154b和154c。下布线与下接触之间的连接可以根据信号线的布线而变化。
存储单元结构可以包括可设置在下布线层上(例如设置在第四下绝缘层164上)的基底层201、沟道225、栅线260a-260f、位线285、绝缘层275和290、接触248a和248c、以及布线310、320、330、332、350、360和362等。
与第一上接触248a类似，第三上接触248c可以延伸穿过模制保护层212、基底层201以及第四下绝缘层164的一部分。然而，接触248a与248c之间的差异在于第二上接触248c可以与下布线154c接触。与第一绝缘层图案241a可以相对于第一上接触248a如何设置类似，第三绝缘层图案241c可以设置在第三上接触248c的侧壁上。
与第一插塞291类似，第三插塞295可以延伸穿过第一上绝缘层275并可以与第三上接触248c接触。第三上布线360可以设置在第一上绝缘层275上以分别电连接第三插塞295和第三上接触248c。
第三晶体管可以通过接触149a、149b、149c和248c、下布线154a、154b和154c以及第三插塞295电连接到第三上布线360。
在本发明构思的示范性实施方式中，布线310、320、330、332、350、360和362可以设置在第一上绝缘层275上的相同的层上(例如设置在俯视图中的相同的平面上)。例如，第一电源布线310、第二电源布线320和第三电源布线350中的每个可以在第二方向D2(例如X轴方向)上延伸，并且第一电源布线310、第二电源布线320和第三电源布线350可以彼此间隔开。第一上布线330可以布置在第一电源布线310和第二电源布线320之间。第三上布线360可以布置在第二电源布线320和第三电源布线350之间。第一连接布线332可以将第一电源布线310与第一上布线330电连接。第三连接布线362可以将第三电源布线350与第三上布线360电连接。如同第一上布线330一样，第三上布线360可以是可电连接到电源布线320和350中的一个。于是，对于第三晶体管的电源选项可以通过改变将第三上布线360与电源布线320和350之一连接的连接布线的布置而基于第三上布线360被有效地且容易地选择。
尽管图2、图10和图12示出上布线和电源布线的示例，但是上布线和电源布线的数量、布置和配置不限于此。此外，示出的上布线和电源布线被包括在存储单元阵列上的上布线层(例如第二布线层)中并电连接到***电路中的晶体管。例如，存储器件的上布线层可以包括在任何方向上延伸并彼此间隔开的任何数目的电源布线、以及电连接到***电路中的元件(例如晶体管)并可配置为可电连接到电源布线之一的任何数目的上布线。
图14是根据本发明构思的示范性实施方式的存储器件的俯视图。图15是根据本发明构思的示范性实施方式的沿图14的线III-III'截取的剖面图。
参照图14和图15，存储器件可以包括***电路区域PCR和存储单元区域MCR，***电路区域PCR包括设置在衬底100上的***电路结构，存储单元区域MCR包括设置在***电路结构上的存储器单元结构。
图14和图15的存储器件可以与图2和图3的存储器件基本上相同，除了图14和图15的存储器件中的基底层被物理地划分成多个基底层图案并且沟道225和焊盘240的布置在图14和图15的存储器件中改变之外。
为了清楚和简明的描述，存储器件的一些元件没有在图14中示出。例如，图14示出基底层图案201a、201b和201c、分隔层图案206、杂质区域266、焊盘240、模制保护层212、第一电源布线310、第二电源布线320、第一布线330和第一连接布线332，除了上述之外的其它元件被省略。
存储单元结构可以包括可设置在下布线层上(例如设置在第二下绝缘层160上)的第一基底层图案201a、第二基底层图案201b和第三基底层图案201c、沟道225、栅线260a、260b、260c、260d、260e和260f、位线285、绝缘层275和290以及布线310、320、330和332等。
分隔层图案206可以在第二方向D2(例如X轴方向)上延伸，并且多个分隔层图案206可以沿第三方向D3(例如Y轴方向)布置。因此，基底层可以被物理地划分成第一至第三基底层图案201a-201c。图14和图15示出三个基底层图案201a-201c；然而，基底层图案的数目不限于此。分隔层图案206可以包括绝缘层图案，例如硅氧化物。
在本发明构思的示范性实施方式中，最下面的绝缘夹层202a可以与分隔层图案206基本上成整体或一体。在本发明构思的示范性实施方式中，分隔层的形成可以被省略，并且最下面的绝缘夹层202a可以填充对应于分隔层图案206的开口并覆盖基底层图案201a-201c。
基底层图案201a-201c可以包括例如多晶硅或由单晶形成的晶体硅。在本发明构思的示范性实施方式中，基底层图案201a-201c可以进一步包括p型杂质诸如硼(B)。在此示范性实施方式中，基底层图案201a-201c可以用作p型阱。
沟道225可以设置在基底层图案201a-201c上，并可以在第一方向D1(例如Z轴方向)上从基底层图案201a-201c的顶表面延伸。在本发明构思的示范性实施方式中，多个沟道225可以布置在第二方向D2(例如X轴方向)上以形成沟道行，并且包括在相邻的沟道行中的沟道225可以以Z字形方式布置而彼此面对。因此，基底层图案201a-201c的单位面积中的沟道225的密度可以增大。
栅线切割区域256可以沿第一方向D1(例如Z轴方向)穿过栅线260a-260f和绝缘夹层202a-202g设置。栅线切割区域256可以具有在第二方向D2(例如X轴方向)上延伸的沟槽形状或沟渠形状。
在第二方向D2(例如X轴方向)上延伸的栅线切割图案270可以设置在杂质区域266上。多个杂质区域266和多个栅线切割图案270可以沿第三方向D3(例如Y轴方向)布置。在本发明构思的示范性实施方式中，杂质区域266可以包括n型杂质,例如磷(P)或砷(As)。栅线切割图案270可以包括绝缘层图案,例如硅氧化物。金属硅化物图案诸如钴硅化物图案和/或镍硅化物图案可以进一步设置在杂质区域266上。
在本发明构思的示范性实施方式中，对于基底层图案201a-201c的每一个可以提供杂质区域266中的一个和栅线切割图案270中的一个。如图15所示，例如，栅线切割区域256可以设置在第二基底层图案201b的中央区域。杂质区域266可以设置在第二基底层图案201b的由栅线切割区域256暴露的上部中，并且填充栅线切割区域256的栅线切割图案270可以在第一方向D1(例如Z轴方向)上设置在杂质区域266上。
在本发明构思的示范性实施方式中，共用栅线260a-260f的单元块可以由栅线切割图案270限定。单元块可以通过分隔层图案206划分成子单元块。因此，单个块的尺寸或大小可以被减小，从而可以实现分段操作控制(segmented operational control)。例如，单元块可以通过分隔层图案206被进一步分割或划分，因此可以防止当单元块的尺寸或大小变得增大时出现的信号干扰或扰动。因此，可以提高存储器件的操作可靠性。
上栅线切割图案252可以设置在上栅线切割区域250中。上栅线切割图案252可以包括绝缘材料，例如硅氧化物。
在本发明构思的示范性实施方式中，上栅线切割区域250或上栅线切割图案252可以被提供用于每个单元块中的SSL的分隔。在本发明构思的此示范性实施方式中，上栅线切割区域250或上栅线切割图案252可以延伸穿过最上面的绝缘夹层202g和SSL 260f，并可以部分地延伸穿过直接在SSL 260f下面的绝缘夹层202f。
在本发明构思的示范性实施方式中，上布线310、320、330和332可以对应于基底层图案201a-201c的每个布置。
在本发明构思的示范性实施方式中，包括在图14和图15的存储器件的上布线层(例如图1的第二布线层50)中的上布线和电源布线的数目、布置和配置可以改变。在本发明构思的示范性实施方式中，图14和图15的存储器件的下布线层(例如图1中的第一布线层30)可以用多个层来实现。
图16是示出根据本发明构思的示范性实施方式的存储器件的方框图。
参照图16，存储器件500可以包括存储单元阵列510、地址解码器520、读写单元530、数据输入/输出(I/O)单元540、电压产生单元550和控制逻辑560。
在根据本发明构思的示范性实施方式的存储器件500中，存储单元阵列510可以设置在图1中的存储单元区域MCR中，其它元件例如地址解码器520、读写单元530、数据输入/输出(I/O)单元540、电压产生单元550和控制逻辑560可以设置在图1中的***电路区域PCR中。
存储单元阵列510可以通过字线WL和选择线连接到地址解码器520。例如，选择线可以包括串选择线SSL和接地选择线GSL。存储单元阵列510可以通过位线BL连接到读写单元530。
存储单元阵列510可以包括多个存储单元。例如，存储单元阵列510可以包括沿行方向和列方向设置的存储单元。例如，存储单元阵列510可以包括多个存储单元，每个单元存储一个或多个数据位。例如，存储单元阵列510可以具有如图4所示的垂直NAND闪存结构。
地址解码器520可以通过字线WL、串选择线SSL和接地选择线GSL连接到存储单元阵列510。地址解码器520可以响应于控制逻辑560的控制而操作。地址解码器520可以从外部装置诸如存储控制器接收地址ADDR。
地址解码器520可以解码所接收的地址ADDR中的行地址。地址解码器520可以选择字线WL当中的对应于被解码的行地址的至少一条字线。地址解码器520可以选择包括串选择线SSL和接地选择线GSL的选择线当中的对应于被解码的行地址的至少一条选择线。
地址解码器520可以将从电压产生单元550接收的各种电压传送到所选择的字线、未选择的字线、所选择的选择线和未选择的选择线。
地址解码器520可以解码所接收的地址ADDR中的列地址。此外，地址解码器520可以将解码的列地址DCA传送到读写单元530。
在本发明构思的示范性实施方式中，地址解码器520可以包括解码行地址的行解码器、解码列地址的列解码器以及存储所接收的地址ADDR的地址缓冲器。
读写单元530可以通过位线BL连接到存储单元阵列510，并可以通过数据线DL连接到数据I/O单元540。读写单元530可以响应于控制逻辑560的控制而操作。读写单元530可以从地址解码器520接收被解码的列地址DCA。基于被解码的列地址DCA，读写单元530可以选择位线BL当中的至少一条位线。
在本发明构思的示范性实施方式中，读写单元530可以从数据I/O单元540接收数据，并可以将所接收的数据写入到存储单元阵列510中。读写单元530可以从存储单元阵列510读取数据，并可以将读取的数据传送到数据I/O单元540。读写单元530可以从存储单元阵列510的第一存储区域读取数据，并可以将读取的数据写入在存储单元阵列510的第二存储区域中。例如，读写单元530可以执行回拷(copy-back)操作。
在本发明构思的示范性实施方式中，读写单元530可以包括诸如页缓冲器(或页寄存器)和列选择电路的部件。在本发明构思的示范性实施方式中，读写单元530可以包括诸如感测放大器、写驱动器和列选择电路的部件。
数据I/O单元540可以通过数据线DL连接到读写单元530。数据I/O单元540可以响应于控制逻辑560的控制而操作。数据I/O单元540可以与外部设备交换数据DATA。数据I/O单元540可以通过数据线DL将数据DATA从外部设备传送到读写单元530。数据I/O单元540可以将通过数据线DL从读写单元530传送的数据DATA输出到外部设备。在本发明构思的示范性实施方式中，数据I/O单元540可以包括诸如数据缓冲器的部件。
电压产生单元550连接到存储单元阵列510、地址解码器520和控制逻辑560。电压产生单元550可以从外部设备接收电力。在本发明构思的示范性实施方式中，电压产生单元550可以从外部设备接收电源电压Vcc和接地电压Vss。基于控制逻辑560的控制，电压产生单元550可以从电源电压Vcc和接地电压Vss产生具有各种电平的电压。在本发明构思的示范性实施方式中，电压产生单元550可以产生各种电压，诸如高电压Vpp、编程电压Vpgm、通过电压Vpass、读取电压Vread和擦除电压Vers。
由电压产生单元550产生的电压可以基于控制逻辑560的控制而被供应到地址解码器520和存储单元阵列510。例如，编程电压Vpgm和通过电压Vpass可以在编程操作期间被供应到地址解码器520。读取电压Vread可以在读取操作期间被供应到地址解码器520。擦除电压Vers可以在擦除操作期间被供应到存储单元阵列510。
由电压产生单元550产生的电压不限于上述电压。
控制逻辑560可以连接到地址解码器520、读写单元530和数据I/O单元540。控制逻辑560可以控制存储器件500的一般操作。控制逻辑560可以响应于从外部设备传送的控制信号CTRL而操作。
图17和图18是示出根据本发明构思的示范性实施方式的存储器封装的图。
参照图17，存储器封装700包括基底基板710和堆叠在基底基板710上的多个存储芯片CHP1、CHP2和CHP3。
存储芯片CHP1-CHP3的每个可以包括***电路区域PCR和存储单元区域MCR，并且还可以包括多个I/O焊盘IOPAD。***电路区域PCR可以包括半导体衬底、设置在半导体衬底的第一表面(例如顶表面)上的***电路、以及设置在***电路上的第一布线层。此外，***电路可以包括至少一个晶体管。存储单元区域MCR可以包括设置在第一布线层上的基底层、设置在基底层上的存储单元阵列、以及在存储单元阵列上的第二布线层。所述多个I/O焊盘IOPAD可以设置在第二布线层上。
存储芯片CHP1-CHP3的每个可以用根据本发明构思的示范性实施方式的存储器件来实现。例如，存储芯片CHP1-CHP3的每个中的第二布线层(例如上布线层)可以包括电连接到***电路中的至少一个晶体管的至少一个上布线。所述至少一个上布线可以是可电连接到电源布线中的一个，因此对于所述至少一个晶体管的电源选项可以通过改变电源布线之一和上布线的连接而基于所述至少一个上布线被有效地且容易地选择。
在本发明构思的示范性实施方式中，存储芯片CHP1-CHP3可以堆叠在基底基板710上使得其上可设置所述多个I/O焊盘IOPAD的表面面朝上。例如，存储芯片CHP1-CHP3可以以下侧向下的状态堆叠使得每个存储芯片的半导体衬底730的第二表面(例如底表面)面朝下。换言之，相对于存储芯片CHP1-CHP3的每个，存储单元区域MCR可以位于***电路区域PCR上。
在本发明构思的示范性实施方式中，相对于存储芯片CHP1-CHP3的每个，所述多个I/O焊盘IOPAD可以靠近半导体衬底的一侧布置。因而，存储芯片CHP1-CHP3可以阶梯状地堆叠，即以台阶形状堆叠，使得每个存储芯片的所述多个I/O焊盘IOPAD可以被暴露(例如所述多个I/O焊盘IOPAD可以在每个台阶的边缘上被暴露)。在这样的堆叠状态中，存储芯片CHP1-CHP3可以通过多个接合线BW电连接到基底基板710。
堆叠的存储芯片CHP1-CHP3和接合线BW可以通过密封构件740固定，并且粘合构件730可以介于基底基板710与存储芯片CHP1-CHP3之间。导电凸块720可以设置在基底基板710的底表面上用于电连接到外部设备。
参照图18，存储器封装700a包括基底基板710和堆叠在基底基板710上的多个存储芯片CHP1'、CHP2'和CHP3'。
图18的存储器封装700a可以与图17的存储器封装700基本上相同，除了多个I/O焊盘IOPAD'的布置和存储芯片CHP1'-CHP3'的堆叠结构在图18的存储器封装700a中改变之外。
存储芯片CHP1'-CHP3'的每个可以包括***电路区域PCR和存储单元区域MCR，并且还可以包括所述多个I/O焊盘IOPAD'。***电路区域PCR可以包括半导体衬底、设置在半导体衬底的第一表面(例如顶表面或上表面)上的***电路、以及设置在***电路上的第一布线层。***电路可以包括至少一个晶体管。存储单元区域MCR可以包括设置在第一布线层上的基底层、设置在基底层上的存储单元阵列、以及在存储单元阵列上的第二布线层。
所述多个I/O焊盘IOPAD'可以设置在半导体衬底的与半导体衬底的第一表面相反的第二表面(例如底表面)上。I/O焊盘IOPAD'可以覆盖设置在***电路区域PCR中的贯穿衬底通路(through-substrate via)TSV。然后，I/O焊盘IOPAD'可以电连接到包括在***电路区域PCR的第一布线层(例如下布线层)中的至少一个下布线。
相对于存储芯片CHP1'-CHP3'的每个，所述多个I/O焊盘IOPAD'可以在垂直方向上与存储单元区域MCR的其中设置存储单元阵列的部分重叠。
在本发明构思的一些示范性实施方式中，存储芯片CHP1'-CHP3'可以堆叠在基底基板710上使得其上可设置所述多个I/O焊盘IOPAD'的表面面朝上。例如，存储芯片CHP1'-CHP3'可以以倒置的状态被堆叠使得每个存储芯片的半导体衬底的第二表面(例如底表面)面朝上。换言之，相对于存储芯片CHP1'-CHP3'的每个，存储单元区域MCR可以位于***电路区域PCR下面。
图19是示出根据本发明构思的示范性实施方式的固态盘或固态硬盘(SSD)的方框图。
参照图19，SSD 1000可以包括多个非易失性存储器件1100和SSD控制器1200。
可选地，非易失性存储器件1100可以被供应有外部高电压VPP。非易失性存储器件1100的每个可以包括上述垂直NAND闪存器件。非易失性存储器件1100可以具有根据本发明构思的示范性实施方式的COP结构和包括上布线的上布线层，如参照图1至18所述。
SSD控制器1200可以通过多个通道CH1、CH2、CH3…...CHi连接到非易失性存储器件1100。SSD控制器1200可以包括一个或多个处理器1210、缓冲存储器1220、错误校正码(ECC)块1230、主机接口1250和非易失性存储器接口1260。
缓冲存储器1220可以存储用于驱动SSD控制器1200的数据。缓冲存储器1220可以包括每条存储数据或指令的多条存储线。尽管图19示出本发明构思的示范性实施方式(其中缓冲存储器1220被包括在SSD控制器1200中)，但是本发明构思不限于此。例如，缓冲存储器1220可以位于SSD控制器1200外面。
ECC块1230可以计算数据的错误校正码值并可以在编程操作期间被编程，并且可以在读取操作期间使用错误校正码值来校正读取的数据的错误。在数据恢复操作中，ECC块1230可以校正从非易失性存储器件1100恢复的数据的错误。此外，代码存储器还可以被包括以存储驱动SSD控制器1200所需要的代码数据。代码存储器可以由非易失性存储器件来实现。
主机接口1250可以提供与外部设备的接口。非易失性存储器(NVM)接口1260可以提供与非易失性存储器件1100的接口。
图20是示出根据本发明构思的示范性实施方式的嵌入式多媒体卡(eMMC)的方框图。
参照图20，eMMC 2000可以包括一个或多个NAND闪存器件2100和控制器2200。
如参照图1至图18所述，根据本发明构思的示范性实施方式，NAND闪存器件2100可以具有COP结构和包括上布线的上布线层。
控制器2200可以经由多个通道与NAND闪存器件2100连接。控制器2200可以包括一个或多个控制器核心2210、主机接口2250和NAND接口2260。控制器核心2210可以控制eMMC2000的整个操作。主机接口2250可以提供控制器2200与主机2010之间的接口。NAND接口2260可以提供NAND闪存器件2100与控制器2200之间的接口。
在本发明构思的示范性实施方式中，主机接口2250可以是并行接口(例如MMC接口)。在本发明构思的另一些示范性实施方式中，主机接口2250可以是串行接口(例如UHS-II、UFS等)。
eMMC 2000可以从主机2010接收电源电压VCC和VCCq。例如，电源电压VCC(例如约3.3V)可以被供应到NAND闪存器件2100和NAND接口2260，电源电压VCCq(例如约1.8V/3.3V)可以被供应到控制器2200。在本发明构思的示范性实施方式中，可选地，eMMC 2000可以被供应有外部高电压VPP。此外，可选地，外部高电压VPP可以被供应到NAND闪存器件2100。
图21是示出根据本发明构思的示范性实施例方式的通用闪速存储器(UFS)的方框图。
参照图21，UFS***3000可以包括UFS主机3100、UFS器件3200和3300、嵌入式UFS器件3400以及可移除UFS卡3500。
UFS主机3100可以是移动设备的应用处理器。UFS主机3100、UFS器件3200和3300、嵌入式UFS器件3400以及可移除UFS卡3500的每个可以通过UFS协议与外部设备通信。UFS器件3200和3300、嵌入式UFS器件3400以及可移除UFS卡3500中的至少一个可以由非易失性存储器件来实现。如参照图1至图18所述，根据本发明构思的示范性实施方式，非易失性存储器件可以具有COP结构和包括上布线的上布线层。
嵌入式UFS器件3400和可移除UFS卡3500可以使用不同于UFS协议的协议来进行通信。UFS主机3100和可移除UFS卡3500可以通过各种卡协议(例如UFD、MMC、安全数字(SD)、迷你SD、微型SD等)通信。
图22是示出根据本发明构思的示范性实施方式的移动设备的方框图。
参照图22，移动设备4000可以包括应用处理器4100、通信模块4200、显示/触摸模块4300、存储器件4400和移动随机存取存储器(RAM)(例如缓冲RAM)4500。
应用处理器4100可以控制移动设备4000的操作。通信模块4200可以被实现为执行与外部设备的无线或有线通信。显示/触摸模块4300可以被实现为显示由应用处理器4100处理的数据或者被实现为通过触摸面板接收数据。存储器件4400可以被实现为存储用户数据。移动RAM(例如缓冲RAM)4500可以临时存储用于移动设备4000的处理操作的数据。
在本发明构思的示范性实施方式中，存储器件4400可以是例如eMMC、SSD、UFS器件等。存储器件4400可以包括非易失性存储器件。如参照图1至18所述，根据本发明构思的示范性实施方式，非易失性存储器件可以具有COP结构和包括上布线的上布线层。
根据本发明构思的示范性实施方式的存储器件或存储装置可以使用各种封装类型或封装构造来封装，诸如层叠封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、带引线的塑料芯片载体(PLCC)、塑料双列直插式封装(PDIP)、华夫管芯封装(Die in Waffle Pack)、晶圆式管芯(Die in Wafer form)、板上芯片(COB)、陶瓷双列直插封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄四方扁平封装(TQFP)、小外形集成电路(SOIC)、窄间距小外形封装(SSOP)、薄小外形封装(TSOP)、***级封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)、晶圆级处理堆叠封装(WSP)等。
本公开可以应用于各种设备和***。例如，本公开可以应用于***诸如移动电话、智能手机、个人数字助理(PDA)、便携式多媒体播放器(PMP)、数字照相机、摄像机、个人计算机(PC)、服务器计算机、工作站、膝上型计算机、数字TV、机顶盒、便携式游戏控制台、导航***等。
以上内容是对本发明构思的示范性实施方式的说明，而不应被解释为对其进行限制。尽管已经描述了一些示范性实施方式，但是本领域技术人员将容易地理解，在示范性实施方式中可以有许多修改，而在实质上没有背离本公开的新颖教导。因此，所有这样的修改旨在被包括在本公开的如权利要求书中限定的范围内。因此，将理解，以上内容是对各种示范性实施方式的说明，而不应被解释为限于所公开的特定示范性实施方式，并且对所公开的示范性实施方式的修改以及另外的示范性实施方式旨在被包括在权利要求书的范围内。
Claims (20)
1.一种存储器件，包括：
衬底；
***电路，设置在所述衬底的第一表面上，其中所述***电路包括第一晶体管；
第一布线层，设置在所述***电路上；
基底层，设置在所述第一布线层上；
存储单元阵列，设置在所述基底层上；以及
第二布线层，设置在所述存储单元阵列上，其中所述第二布线层包括：
第一电源布线，配置为供应第一电压；
第二电源布线，配置为供应第二电压；以及
第一布线，电连接到所述第一晶体管，其中所述第一布线配置为可电连接到所述第一电源布线或所述第二电源布线。
2.如权利要求1所述的存储器件，其中所述第一电源布线和所述第二电源布线的每个在第一方向上延伸，并且所述第一电源布线和所述第二电源布线彼此间隔开，
其中所述第一布线设置在所述第一电源布线和所述第二电源布线之间。
3.如权利要求1所述的存储器件，其中所述第一电源布线和所述第二电源布线以及所述第一布线设置在相同的平面上。
4.如权利要求1所述的存储器件，其中所述第一布线电连接到所述第一晶体管的栅电极。
5.如权利要求4所述的存储器件，还包括：
第一接触和第二接触，穿过包括在所述第一布线层中的绝缘层的一部分设置。
6.如权利要求5所述的存储器件，其中所述第一接触将所述第一晶体管的所述栅电极与包括在所述第一布线层中的第二布线电连接，
其中所述第二接触将所述第一布线与所述第二布线电连接。
7.如权利要求1所述的存储器件，其中所述***电路还包括第二晶体管，
其中所述第二布线层还包括电连接到所述第二晶体管的第二布线，其中所述第二布线配置为可电连接到所述第一电源布线或所述第二电源布线。
8.如权利要求1所述的存储器件，其中所述***电路还包括第二晶体管，
其中所述第二布线层还包括：
第三电源布线，配置为供应所述第一电压；和
第二布线，电连接到所述第二晶体管，所述第二布线配置为可电连接到所述第二电源布线或所述第三电源布线。
9.如权利要求8所述的存储器件，其中所述第一电源布线、所述第二电源布线和所述第三电源布线的每个在第一方向上延伸，并且所述第一电源布线、所述第二电源布线和所述第三电源布线彼此间隔开，
其中所述第一布线布置在所述第一电源布线和所述第二电源布线之间，所述第二布线布置在所述第二电源布线和所述第三电源布线之间。
10.如权利要求1所述的存储器件，其中所述第一电压是电源电压，所述第二电压是接地电压。
11.如权利要求1所述的存储器件，其中所述基底层包括多晶硅或单晶硅。
12.如权利要求11所述的存储器件，其中所述基底层被划分成多个基底层图案，并且所述多个基底层图案的每个用作p型阱。
13.如权利要求1所述的存储器件，其中所述存储单元阵列包括多个垂直NAND闪存单元。
14.如权利要求1所述的存储器件，其中所述存储单元阵列包括：
多个沟道，在垂直于所述第一表面的第一方向上延伸；和
多条栅线，围绕所述沟道的外侧壁，所述多条栅线堆叠在所述第一方向上并彼此间隔开。
15.一种存储器封装，包括：
基底基板；以及
多个存储芯片，堆叠在所述基底基板上，所述多个存储芯片的每个包括：
衬底；
***电路，设置在所述衬底的第一表面上，其中所述***电路包括第一晶体管；
第一布线层，设置在所述***电路上；
基底层，设置在所述第一布线层上；
存储单元阵列，设置在所述基底层上；以及
第二布线层，设置在所述存储单元阵列上，其中所述第二布线层包括：
第一电源布线，配置为供应第一电压；
第二电源布线，配置为供应第二电压；以及
第一布线，电连接到所述第一晶体管，其中所述第一布线配置为可电连接到所述第一电源布线或所述第二电源布线。
16.一种存储器件，包括：
衬底；
***电路，设置在所述衬底的第一表面上，所述***电路包括第一晶体管和第二晶体管；
下布线层，设置在所述***电路上；
基底层，设置在所述下布线层上；
存储器单元阵列，设置在所述基底层上，其中所述存储器单元阵列包括多个沟道；以及
上布线层，设置在所述存储单元阵列上，其中所述上布线层包括：
至少两个电源布线，其中所述至少两个电源布线中的第一电源布线配置为供应第一电压并且所述至少两个电源布线中的第二电源布线配置为供应第二电压；
第一布线，电连接到所述第一晶体管，其中所述第一布线配置为可电连接到所述第一电源布线或所述第二电源布线；以及
第二布线，电连接到所述第二晶体管，其中所述第二布线配置为可电连接到所述第一电源布线或所述第二电源布线。
17.如权利要求16所述的存储器件，其中所述多个沟道布置在第二方向上以形成至少一个沟道行，并且所述多个沟道中的设置在相邻的沟道行中的沟道以Z字形方式布置。
18.如权利要求16所述的存储器件，其中所述基底层通过多个分隔层图案被划分成多个基底层图案。
19.如权利要求16所述的存储器件，其中所述多个沟道在垂直于所述衬底的所述第一表面的第一方向上延伸。
20.如权利要求19所述的存储器件，其中所述存储单元阵列包括围绕所述沟道的外侧壁的多条栅线，其中所述多条栅线堆叠在所述第一方向上、彼此间隔开并被所述多个沟道共用。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN201710060999.2A CN108346664B (zh) | 2017-01-25 | 2017-01-25 | 具有***上单元结构的存储器件和包括其的存储器封装 |
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| CN201710060999.2A CN108346664B (zh) | 2017-01-25 | 2017-01-25 | 具有***上单元结构的存储器件和包括其的存储器封装 |
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| Publication Number | Publication Date |
|---|---|
| CN108346664A true CN108346664A (zh) | 2018-07-31 |
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| Application Number | Title | Priority Date | Filing Date |
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| CN201710060999.2A Active CN108346664B (zh) | 2017-01-25 | 2017-01-25 | 具有***上单元结构的存储器件和包括其的存储器封装 |
Country Status (1)
| Country | Link |
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| CN (1) | CN108346664B (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109300903A (zh) * | 2018-09-28 | 2019-02-01 | 长江存储科技有限责任公司 | 基于硅通孔堆叠的三堆存储器结构及制造方法 |
| CN113690173A (zh) * | 2021-09-07 | 2021-11-23 | 长江存储科技有限责任公司 | 三维存储器及其制备方法 |
| WO2023173603A1 (zh) * | 2022-03-15 | 2023-09-21 | 长鑫存储技术有限公司 | 一种存储器及其制备方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20120056178A1 (en) * | 2010-09-06 | 2012-03-08 | Samsung Electronics Co., Ltd. | Multi-chip packages |
| US20150129878A1 (en) * | 2013-11-08 | 2015-05-14 | Yoo-Cheol Shin | Semiconductor device |
| US20160307910A1 (en) * | 2015-04-15 | 2016-10-20 | Jae-Ick SON | Memory device having cell over periphery (cop) structure, memory package and method of manufacturing the same |
| US20160307632A1 (en) * | 2015-04-16 | 2016-10-20 | Samsung Electronics Co., Ltd. | Semiconductor device including cell region stacked on peripheral region and method of fabricating the same |
-
2017
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20120056178A1 (en) * | 2010-09-06 | 2012-03-08 | Samsung Electronics Co., Ltd. | Multi-chip packages |
| US20150129878A1 (en) * | 2013-11-08 | 2015-05-14 | Yoo-Cheol Shin | Semiconductor device |
| US20160307910A1 (en) * | 2015-04-15 | 2016-10-20 | Jae-Ick SON | Memory device having cell over periphery (cop) structure, memory package and method of manufacturing the same |
| US20160307632A1 (en) * | 2015-04-16 | 2016-10-20 | Samsung Electronics Co., Ltd. | Semiconductor device including cell region stacked on peripheral region and method of fabricating the same |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109300903A (zh) * | 2018-09-28 | 2019-02-01 | 长江存储科技有限责任公司 | 基于硅通孔堆叠的三堆存储器结构及制造方法 |
| CN113690173A (zh) * | 2021-09-07 | 2021-11-23 | 长江存储科技有限责任公司 | 三维存储器及其制备方法 |
| CN113690173B (zh) * | 2021-09-07 | 2024-04-05 | 长江存储科技有限责任公司 | 三维存储器及其制备方法 |
| WO2023173603A1 (zh) * | 2022-03-15 | 2023-09-21 | 长鑫存储技术有限公司 | 一种存储器及其制备方法 |
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