CN113632244B - 光检测器 - Google Patents

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Abstract

光检测器(1)是具备以阵列状配置有多个像素(11)的像素阵列(10)的光检测器(1)，多个像素(11)分别包括：第1导电型的第1半导体层(12)；第1导电型的第2半导体层(13)，位于第1半导体层(12)的上方，杂质浓度比第1半导体层(12)低；以及第2导电型的第1半导体区域(14)，形成于第2半导体层(13)，并与第1半导体层(12)接合，第2导电型与第1导电型不同；第1半导体层(12)及第1半导体区域(14)形成通过雪崩倍增而电荷被倍增的倍增区域(15)；像素阵列(10)包括形成于第2半导体层(13)的第1导电型的第1分离部(16)、以及形成于第1半导体层(12)的第1导电型的第2分离部(17)。

Description

光检测器
技术领域
本发明涉及光检测器，特别涉及能够检测微弱的光的光检测器。
背景技术
近年来，在医疗、通信、生物、化学、监视、车载、放射线检测等多方面的领域中利用高灵敏度的光检测器。作为高灵敏度的光检测器之一，已知有雪崩光电二极管(APD：Avalanche Photodiode)。雪崩光电二极管是利用雪崩击穿(breakdown)将通过光电变换产生的信号电荷进行倍增(雪崩倍增)来提高光的检测灵敏度的光电二极管。
现有技术文献
专利文献
专利文献1：日本特开平10－233525号公报
专利文献2：国际公开第2016/013170号
专利文献3：日本特开2017－5276号公报
专利文献4：日本特开2018－201005号公报
发明内容
发明要解决的课题
本发明的目的是提供一种能够提高光子检测效率的光检测器。
用来解决课题的手段
有关本发明的一技术方案的光检测器，是具备以阵列状配置有多个像素的像素阵列的光检测器，上述多个像素分别包括：第1导电型的第1半导体层；上述第1导电型的第2半导体层，位于上述第1半导体层的上方，杂质浓度比上述第1半导体层低；以及第2导电型的第1半导体区域，形成于上述第2半导体层，并与上述第1半导体层接合，上述第2导电型与上述第1导电型不同；上述第1半导体层及上述第1半导体区域形成通过雪崩倍增而电荷被倍增的倍增区域；上述像素阵列包括形成于上述第2半导体层的上述第1导电型的第1分离部、以及形成于上述第1半导体层的上述第1导电型的第2分离部。
发明效果
根据本发明，能够提高光子检测效率。
附图说明
图1是有关实施方式1的光检测器的分解立体图。
图2是有关实施方式1的光检测器的平面图。
图3是有关实施方式1的像素阵列的放大平面图。
图4是有关实施方式1的像素阵列的放大剖视图。
图5是表示有关实施方式1的像素阵列的制造次序的一例的示意图。
图6A是表示在有关实施方式1的像素中电子移动的状况的示意图。
图6B是表示在有关比较例的像素中电子移动的状况的示意图。
图7A是有关实施方式1的像素的截面中的受主密度的二维分布图。
图7B是有关比较例的像素的截面中的受主密度的二维分布图。
图8A是有关实施方式1的像素的截面中的受主密度的一维分布图。
图8B是有关比较例的像素的截面中的受主密度的一维分布图。
图9A是有关实施方式1的像素的截面中的静电势的二维分布图。
图9B是有关比较例的像素的截面中的静电势的二维分布图。
图10是有关实施方式1的像素的截面及有关比较例的像素的截面中的静电势的一维分布图。
图11是有关变形例1的像素阵列的放大剖视图。
图12是有关变形例2的像素阵列的放大剖视图。
图13是有关实施方式2的光检测器的平面图。
图14是有关实施方式2的像素阵列的放大平面图。
图15是有关实施方式2的像素阵列的放大剖视图。
图16是有关实施方式2的像素阵列的放大剖视图。
图17是有关变形例3的像素阵列的放大平面图。
图18是有关变形例3的像素阵列的放大剖视图。
图19是有关变形例3的像素阵列的放大剖视图。
图20是有关变形例4的像素阵列的放大剖视图。
图21是有关变形例4的像素阵列的放大剖视图。
具体实施方式
(本发明的概要)
作为用来使CMOS(Complementary Metal－Oxide－Semiconductor)图像传感器等的光检测器高灵敏度化的元件，已知有具有产生高电场的PN结并利用雪崩倍增的雪崩光电二极管(例如，参照专利文献1)。
以往的雪崩光电二极管的分离部通过将像素的积蓄区域电分离来抑制倍增后的电荷流出，通过从像素阵列的表面侧向深部侧连续形成来抑制信号电荷向相邻像素及像素电路部流出。对前者的积蓄区域的分离而言，在能够确保电分离能力的范围内形成得较窄时，能够提高雪崩光电二极管的面积比率，提高光子检测效率，对后者的信号电荷的分离部而言，通过形成得更宽，能够抑制信号电荷向雪崩光电二极管的外周的低电场区域侵入，提高光子检测效率。本发明提供如下像素构造：在具备以阵列状配置有具有雪崩光电二极管的多个像素的像素阵列的光检测器中，将分离部分为像素阵列的表面侧的第1分离部和深部侧的第2分离部这两个部分，并分别形成为适合于提高光子检测效率的构造，由此具有比以往高的光子检测效率。
有关本发明的一技术方案的光检测器，是具备以阵列状配置有多个像素的像素阵列的光检测器，上述多个像素分别包括：第1导电型的第1半导体层；上述第1导电型的第2半导体层，位于上述第1半导体层的上方，杂质浓度比上述第1半导体层低；以及第2导电型的第1半导体区域，形成于上述第2半导体层，并与上述第1半导体层接合，上述第2导电型与上述第1导电型不同；上述第1半导体层及上述第1半导体区域形成通过雪崩倍增而电荷被倍增的倍增区域；上述像素阵列包括形成于上述第2半导体层的上述第1导电型的第1分离部、以及形成于上述第1半导体层的上述第1导电型的第2分离部。
根据上述构成的光检测器，能够在对第2半导体层与第1半导体区域的接合面的电影响比较小的位置处形成第1分离部和第2分离部。因此，能够抑制来自第1分离部和第2分离部的电影响对各像素中的倍增区域的面积的限制。因而，根据上述构成的光检测器，能够提高光子检测效率。
此外，也可以是，上述第2分离部的杂质浓度比与上述第2分离部相同深度的、上述第1半导体层的没有形成上述第2分离部的区域的杂质浓度高。
由此，能够将在一个像素的第1半导体层中通过光电变换产生的信号电荷更可靠地向该一个像素的倍增区域引导。因此，根据上述构成的光检测器，能够进一步提高光子检测效率。
此外，也可以是，在上述像素阵列的平面图中，上述第2分离部在上述多个像素各自中与上述第1半导体区域的至少一部分重叠。
由此，能够将在一个像素的第1半导体层中通过光电变换产生的信号电荷更可靠地向该一个像素的倍增区域引导。因此，根据上述构成的光检测器，能够进一步提高光子检测效率。
此外，也可以是，在上述像素阵列的平面图中，上述第2分离部在上述多个像素的各自中不与上述第1半导体区域中的均匀地形成电场的电场均匀区域的至少一部分重叠。
由此，能够抑制像素间的倍增振幅的偏差。
此外，也可以是，上述第1半导体层在形成倍增区域的上方侧杂质浓度高，在下方侧杂质浓度与上方相同或比上方低。
在上述构成的光检测器中，在形成于第1半导体层的耗尽层中，形成从上方侧朝向下方侧的电位梯度。通过将该耗尽层形成至第1半导体层的比较深部为止，在第1半导体层中通过光电变换产生的信号电荷的从下方侧朝向上方侧的漂移速度通过电位梯度而增加。因此，根据上述构成的光检测器，能够进一步提高光子检测效率。
此外，也可以是，上述第1半导体层的杂质浓度从上方侧朝向下方侧变高。
在上述构成的光检测器中，在第1半导体层中的没有形成耗尽层的区域中形成内建电势的梯度。在第1半导体层中通过光电变换产生的信号电荷的从下方侧朝向上方侧的漂移速度通过内建电势的梯度而增加。因此，根据上述构成的光检测器，即使将形成于第1半导体层的耗尽层不形成至第1半导体层的比较深部为止，即，即使不对第1半导体层施加比较大的电压，也能够进一步提高光子检测效率。
此外，也可以是，上述像素包括具有1个以上的晶体管且形成于上述第2半导体层的电路区域；在上述像素阵列的平面图中，上述第2分离部与上述电路区域的至少一部分重叠。
由此，能够抑制在第1半导体层中通过光电变换产生的信号电荷进入电路区域。
此外，也可以是，上述第2分离部的与上述像素阵列平行的截面从上方侧朝向下方侧变宽。
由此，能够在抑制第2分离部对第2半导体层与第1半导体区域的接合面的电影响的同时，将在一个像素的第1半导体层中通过光电变换产生的信号电荷向该一个像素的倍增区域引导。因此，根据上述构成的光检测器，能够进一步提高光子检测效率。
此外，也可以是，上述第2分离部的与上述像素阵列平行的截面从下方侧朝向上方侧变宽。
由此，即使将有效的倍增区域缩小，也不会使光子检测效率下降。因此，根据上述构成的光检测器，能够将光电二极管形成得较小。
以下，参照附图对有关本发明的一技术方案的光检测器的具体例进行说明。另外，以下说明的实施方式都表示包含性或具体的例子。在以下的实施方式中表示的数值、形状、材料、构成要素、构成要素的配置位置及连接形态等是一例，不是限定本发明的意思。此外，关于以下的实施方式的构成要素中的、在表示最上位概念的独立权利要求中没有记载的构成要素，设为任意的构成要素进行说明。
此外，各图是示意图，并不一定是严密地图示的。此外，在各图中，对于实质上相同的构成赋予相同的标号，并有将重复的说明省略或简化的情况。
此外，在以下的实施方式中用于说明的附图中有示出坐标轴的情况。坐标轴的Z轴方向例如是铅直方向，Z轴+侧被表现为上侧(上方)，Z轴－侧被表现为下侧(下方)。Z轴方向换言之是与半导体基板的上表面或下表面垂直的方向，是半导体基板的厚度方向。此外，X轴方向及Y轴方向是在与Z轴方向垂直的平面(水平面)上相互正交的方向。X轴方向被表现为横向，Y轴方向被表现为纵向。在以下的实施方式中，“平面图”是指从Z轴方向观察的情况。此外，本发明在以下的实施方式中并不排除使P型和N型反转的构造。
(实施方式1)
以下，参照附图对有关实施方式1的光检测器进行说明。
[1－1.构成]
图1是有关实施方式1的光检测器1的分解立体图。图2是有关实施方式1的光检测器1的平面图。在图1及图2中，对于不能直接辨识的要素的一部分，像能够辨识那样用虚线图示。
如图1及图2所示，光检测器1在第1半导体芯片100的表面上接合被翻转的第2半导体芯片200的表面而构成。
第1半导体芯片100具备以阵列状配置有由雪崩光电二极管构成的多个像素的像素阵列10。光子从第1半导体芯片100的背面向各雪崩光电二极管入射。各雪崩光电二极管如果光子(例如，波长区域为红外线的光子)入射，则生成与入射的光子对应的信号电荷。换言之，构成像素阵列10的各像素生成与从第1半导体芯片100的背面入射的光子对应的信号电荷。像素阵列10不包括逻辑电路。
第2半导体芯片200具备以阵列状配置有与构成像素阵列10的多个像素一对一地对应的多个像素电路的像素电路阵列210和周边电路211～周边电路214。
像素电路阵列210以所构成的像素电路分别与一对一地对应的像素各自接合的方式与像素阵列10接合。
各像素电路及周边电路211～周边电路214包括逻辑电路而构成，通过相互同步地动作，从构成像素阵列10的各像素读出信号电荷。
通过上述构成，光检测器1例如作为固体摄像元件发挥功能。
以下，参照附图对构成像素阵列10的像素进行说明。
图3是像素阵列10的放大平面图。图4是在图3的XX－XX线切断像素阵列10的情况下的像素阵列10的放大剖视图。在图3中，对于不能直接辨识的要素的一部分，像能够辨识那样用虚线图示。
如图3及图4所示，构成像素阵列10的各像素11包括第1半导体层12、第2半导体层13、第1半导体区域14、第1分离部16、第2分离部17和半导体基板18而构成。
半导体基板18是第1导电型(这里，例如是P型)的硅基板。半导体基板18的杂质浓度例如是1×1018～1×1020cm－3。半导体基板18例如通过背面研磨被磨削为例如100nm～200nm的厚度。
第1半导体层12是位于半导体基板18的上方的第1导电型的半导体层。第1半导体层12的杂质浓度例如是1×1016～1×1018cm－3。第1半导体层12例如其上表面位于距第1半导体芯片100的表面为深度1.5um的位置，其下表面位于距第1半导体芯片100的表面为深度8.0um的位置。第1半导体层12例如通过对半导体基板18进行外延生长而形成。第1半导体层12的杂质浓度从上方侧朝向下方侧变高。由此，第1半导体层12内的少数载流子的电荷(也称作带电粒子。这里例如是电子)的从下方侧朝向上方侧的漂移速度增加。
第2半导体层13是位于半导体基板18的上方的第1导电型的半导体层。第2半导体基板13的杂质浓度例如是1×1014～1×1015cm－3。第2半导体层13例如其上表面位于第1半导体芯片100的表面，其下表面位于距第1半导体芯片100的表面为深度1.5um的位置。第2半导体层13例如通过对第1半导体层12进行外延生长而形成。
第1半导体区域14是形成在第2半导体层13中的、与第1半导体层12接合的不同于第1导电型的第2导电型(这里例如是N型)的区域。第1半导体区域14的杂质浓度例如是5×1016～1×1019cm－3。第1半导体区域14例如其上表面位于第1半导体芯片100的表面，其下表面位于距第1半导体芯片100的表面为深度1.8um的位置。如图4中图示，第1半导体区域14也可以穿过第2半导体层13的下表面而在第1半导体层12露出。第1半导体区域14例如通过从第2半导体层13的表面注入以希望的范围的电压加速后的第2导电型的杂质(例如砷)离子而形成。
通过对半导体基板18与第1半导体区域14之间施加规定的第1电压(例如27V)，第1半导体层12及第1半导体区域14形成通过雪崩倍增而电荷被倍增的倍增区域15。第1半导体区域14积蓄通过雪崩倍增而被倍增的电荷。
倍增区域15在像素阵列10的平面图中的外缘区域中电场不均匀。因此，从抑制在倍增区域15中被倍增的电荷量的偏差的观点来看，优选的是，作为倍增的对象的电荷在电场均匀区域15A中被倍增，该电场均匀区域15A是倍增区域15中的除了外缘区域以外的、电场被均匀地形成的区域。
在第1半导体区域14与第1半导体层12的接合面周边、以及第1半导体区域14与第2半导体层13的接合面周边，形成耗尽层。在图4中，在半导体基板18与第1半导体区域14之间在被施加了第1电压的状态下形成的耗尽层被图示为上层侧耗尽层端30与下层侧耗尽层端31之间的区域。
第1分离部16是形成于第2半导体层13，并将相邻的像素11电分离的第1导电型的区域。第1分离部16的杂质浓度例如是1×1016～1×1018cm－3。第1分离部16例如其上表面位于第1半导体芯片100的表面，其下表面位于距第1半导体芯片100的表面为深度1.5um的位置。第1分离部16例如通过从第2半导体层13的表面注入以希望的范围的电压加速后的第1导电型的杂质(例如硼)离子而形成。
第2分离部17是形成于第1半导体层12，并将相邻的像素11电分离的第1导电型的区域。第2分离部17的杂质浓度例如是1×1016～1×1018cm－3。第2分离部17的杂质浓度比周围的杂质浓度高3倍以上。第2分离部17例如其上表面位于距第1半导体芯片100的表面为深度2.0um的位置，其下表面位于距第1半导体芯片100的表面为深度5.0um的位置。第2分离部17在像素阵列10的平面图中与倍增区域15的至少一部分重叠。并且，第2分离部17在像素阵列10的平面图中不与电场均匀区域15A的至少一部分重叠。第2分离部17例如通过从第2半导体层13的表面注入以希望的范围的电压加速后的第1导电型的杂质(例如硼)离子而形成。
另外，光检测器1也可以是在半导体基板18的背面即第1半导体芯片100的背面以阵列状配置将从第1半导体芯片100的外部入射的光聚光的多个微透镜，并由各微透镜聚光的光入射到各像素11的构成。
[1－2.制造方法]
以下，参照附图对像素阵列10的制造方法进行说明。
图5是表示像素阵列10的制造次序的一例的示意图。
如图5所示，制造像素阵列10的制造装置首先通过对半导体基板18进行外延生长，形成第1半导体层12。接着，制造装置通过对所形成的第1半导体层12进行外延生长，形成第2半导体层13(步骤S10)。
接着，制造装置例如通过将以希望的范围的电压加速后的第1导电型的杂质(例如硼)离子从第2半导体层13的表面注入到希望的区域中，形成第2分离部17(步骤S20)。
接着，制造装置例如通过将以希望的范围的电压加速后的第2导电型的杂质(例如砷)离子从第2半导体层13的表面注入到希望的区域中，形成第1半导体区域14(步骤S30)。
最后，制造装置例如通过将以希望的范围的电压加速后的第1导电型的杂质(例如硼)离子从第2半导体层13的表面注入到希望的区域中，形成第1分离部16(步骤S40)。
[1－3.考察]
根据上述构成的光检测器1，能够将第1分离部16和第2分离部17分离而配置。由此，能够在对第2半导体层13与第1半导体区域14的接合面的电影响比较小的位置，分离形成第1分离部16和第2分离部17。因此，能够抑制来自第1分离部16和第2分离部17的电影响对各像素11中的倍增区域15的面积的限制。因而，根据光检测器1，能够提高光子检测效率。
根据光检测器1，第2分离部17在像素阵列10的平面图中与倍增区域15的至少一部分重叠。由此，能够抑制在一个像素11的第1半导体层12内通过光电效应生成的电荷不经由倍增区域15而积蓄在一个像素11的第1半导体区域14中的现象(以下也称作“第1现象”)以及积蓄到相邻的其他像素11的第1半导体区域14中的现象(以下也称作“第2现象”)。因此，能够将在一个像素11的第1半导体层12内通过光电变换产生的信号电荷更可靠地向该一个像素11的倍增区域15引导。因而，根据光检测器1，能够进一步提高光子检测效率。
以下，参照附图对在光检测器1中抑制第1现象及第2现象的理由进行说明。
图6A是表示在像素11中通过光电变换而在倍增区域15的下方的第1半导体层12内生成的作为少数载流子的电子通过热扩散及漂移而移动的状况的示意图。
图6B是表示在有关比较例的像素中通过光电变换而在倍增区域15的下方的第1半导体层12内生成的作为少数载流子的电子通过热扩散及漂移而移动的状况的示意图。这里，有关比较例的像素是相对于有关实施方式1的像素11构成为没有形成第2分离部17的像素。
在有关比较例的像素中，在倍增区域15的下方的第1半导体层12内生成的电子通过第1半导体层12中的杂质浓度的梯度，从第1半导体层12的下方侧朝向上方侧(即，向Z轴方向正侧)漂移。同时，该电子向第1半导体层12的平面方向(即，向由X轴方向Y轴方向构成的平面方向)热扩散。因此，在倍增区域15的下方的第1半导体层12内生成的电子的一部分一边从第1半导体层12的下方侧朝向上方侧漂移，一边从有关比较例的像素阵列的平面图中的倍增区域15的内部向外部热扩散。并且，通过向平面图中的倍增区域15的外部热扩散的电子的一部分不经由倍增区域15侵入到第1半导体区域14中，发生第1现象。此外，向平面图中的倍增区域15的外部热扩散的电子的一部分进一步热扩散到相邻的像素，从而发生第2现象。
相对于此，在有关实施方式1的像素11中，在倍增区域15的下方的第1半导体层12内生成的电子与有关比较例的像素同样，从第1半导体层12的下方侧朝向上方侧漂移，并且向第1半导体层12的平面方向热扩散。但是，其热扩散的范围限定于像素阵列10的平面图中的被第2分离部17包围的范围内。因此，在倍增区域15的下方的第1半导体层12内生成的电子从第1半导体层12的下方侧朝向上方侧漂移时的、向平面图中的倍增区域15的外部的热扩散被抑制。因而，在光检测器1中，第1现象及第2现象被抑制。
以下，参照附图对在像素11中在倍增区域15的下方的第1半导体层12内生成的电子从第1半导体层12的下方侧朝向上方侧漂移时的向平面图中的倍增区域15的外部的热扩散被抑制的理由进行说明。
图7A是像素11的截面中的受主密度(杂质浓度)的二维分布图。
图7B是有关比较例的像素的截面中的受主密度的二维分布图。
在图7A、图7B中，通过阴影的浓淡，以受主密度更高则阴影更浓的方式图示了受主密度。
这里，在图7A中表示的受主密度的二维分布图，正确地讲是在包括形成像素电路的电路区域20这一点上构成与像素11不同的像素(以下也称作“像素A”)的截面中的受主密度的二维分布图。但是，由于像素是否包含电路区域20，不对以下的说明带来影响，所以这里特意将图7A所示的受主密度的二维分布图假设为像素11的截面中的受主密度的二维分布图而进行说明。此外，在图7B中表示的受主密度的二维分布图，正确地讲是在包括电路区域20这一点上构成与有关比较例的像素不同的像素(以下也称作“像素B”)的截面中的受主密度的二维分布图。但是，由于像素是否包含电路区域20，不对以下的说明带来影响，所以这里特意将图7B所示的受主密度的二维分布图假设为有关比较例的像素的截面中的受主密度的二维分布图而进行说明。
图8A是像素11的截面中的受主密度的一维分布图，是标绘了图7A中的虚线“1”、虚线“2”、虚线“3”的位置处的受主密度的图。
图8B是有关比较例的像素的截面中的受主密度的一维分布图，是标绘了图7B中的虚线“1”、虚线“2”、虚线“3”的位置处的受主密度的图。
这里，图8A所示的受主密度的一维分布图，正确地讲是像素A的截面中的受主密度的一维分布图。但是，因为与图7A的情况同样的理由，特意将图8A所示的受主密度的一维分布图假设为像素11的截面中的受主密度的一维分布图而进行说明。此外，图8B所示的受主密度的一维分布图，正确地讲是像素B的截面中的受主密度的一维分布图。但是，因为与图7B的情况同样的理由，特意将图8B所示的受主密度的一维分布图假设为有关比较例的像素的截面中的受主密度的一维分布图而进行说明。
如图7B、图8B所示，在有关比较例的像素中，在从第1半导体区域14的下表面到第1半导体层12的下表面为止的第1半导体层12的区域中，不存在第1半导体层12的平面方向上的受主密度的梯度。因此，第1半导体层12的平面方向上的电子的热扩散没有被抑制。
相对于此，如图7A、图8A所示，在像素11中，在从第1半导体区域14的下表面到第1半导体层12的下表面为止的第1半导体层12的区域中，形成第2分离部17的区域的受主密度比周围高3倍。电子向该受主密度比周围高3倍的区域的、第1半导体层12的平面方向上的热扩散、即向第2分离部17的第1半导体层12的平面方向上的热扩散被抑制。
图9A是像素11的截面中的静电势的二维分布图。
图9B是有关比较例的像素的截面中的静电势的二维分布图。
在图9A、图9B中，通过阴影的浓淡，以静电势越高则阴影越浓的方式图示了静电势的高低。
这里，在图9A中表示的静电势的二维分布图，正确地讲是像素A的截面中的静电势的二维分布图。但是，由于像素是否包含电路区域20，不对以下的说明带来影响，所以这里特意将图9A所示的静电势的二维分布图假设为像素11的截面中的静电势的二维分布图而进行说明。此外，在图9B中表示的静电势的二维分布图，正确地讲是有关比较例的像素的截面中的静电势的二维分布图。但是，由于像素是否包含电路区域20，不对以下的说明带来影响，所以这里特意将图9B所示的静电势的二维分布图假设为比较例的像素的截面中的静电势的二维分布图而进行说明。
图10是将像素11的截面中的静电势的一维分布图且图9A中的虚线“1”的位置处的静电势的标绘、与有关比较例的像素的截面中的静电势的一维分布图且图9B中的虚线“2”的位置处的静电势的标绘叠加表示的图。
如图9A、图10所示，在像素11中，在形成第2分离部17的区域，形成比硅的300K下的热电压即25.85mV高的、第1半导体层12的平面方向上的静电势的势垒。因此，在像素11中，电子向形成第2分离部17的区域的、第1半导体层12的平面方向上的热扩散被抑制。相对于此，如图9B、图10所示，在有关比较例的像素中，没有形成通过形成第2分离部17来实现的静电势的势垒。因此，在有关变形例的像素中，电子在第1半导体层12的平面方向上的热扩散没有被抑制。
由于上述理由，在光检测器1中，可抑制第1现象及第2现象。
另外，为了形成比硅的300K下的热电压即25.85mV高的静电势的势垒，只要第2分离部17的受主密度(杂质浓度)比周围高3倍以上即可。
根据光检测器1，第2分离部17在像素阵列10的平面图中不与电场均匀区域15A的至少一部分重叠。由此，在各像素11中在第1半导体层12内通过光电效应生成的电荷的扩散到电场均匀区域外的部分的至少一部分在电场均匀区域15A中被雪崩倍增。因而，根据光检测器1，能够抑制像素11间的倍增振幅的偏差。
(变形例1)
以下，对相对于有关实施方式1的光检测器1，变更其构成的一部分而构成的有关变形例1的光检测器进行说明。
[2－1.构成]
有关变形例1的光检测器相对于光检测器1，将第1半导体层12变更为有关变形例1的第1半导体层而构成。并且，随着该变更，像素11被变更为有关变形例1的像素，像素阵列10被变更为有关变形例1的像素阵列。
图11是有关变形例1的像素阵列的放大剖视图。以下，关于有关变形例1的光检测器，对于与光检测器1同样的构成要素，认为是已经进行了说明而赋予相同的标号并省略其详细的说明，以与光检测器1的差异点为中心进行说明。
如图11所示，构成有关变形例1的像素阵列的各像素11X相对于有关实施方式1的像素11，将第1半导体层12变更为第1半导体层12X而构成。
第1半导体层12X相对于第1半导体层12变更为，不再有从上方侧朝向下方侧的杂质浓度的梯度。因此，在第1半导体层12X中，没有第1半导体层12那样的、由杂质浓度的梯度带来的少数载流子的电荷的从下方侧朝向上方侧的漂移速度的增加。
通过在半导体基板18与第1半导体区域14之间施加规定的第2电压(例如50V)，第1半导体层12及第1半导体区域14形成通过雪崩倍增而电荷被倍增的倍增区域15X。
在第1半导体区域14与第1半导体层12X的接合面周边、以及第1半导体区域14与第2半导体层13的接合面周边，形成耗尽层。在图11中，将在对半导体基板18与第1半导体区域14之间施加了第2电压的状态下形成的耗尽层图示为上层侧耗尽层端30X与下层侧耗尽层端31X之间的区域。如图11所图示，耗尽层扩展形成至第1半导体层12X中的半导体基板18的附近。
[2－2.考察]
根据上述构成的有关变形例1的光检测器，在第1半导体层12X中的形成从与第1半导体区域14的接合面到半导体基板18的附近为止的耗尽层的区域中，形成从下方侧向上方侧的电场。并且，通过该电场，第1半导体层12X内的少数载流子的电荷的从下方侧朝向上方侧的漂移速度增加。这样，形成在第1半导体层12X中的耗尽层的电场的梯度对于第1半导体层12X内的少数载流子的电荷的漂移，与第1半导体层12中的杂质浓度的梯度同样地起作用。
因而，有关变形例1的光检测器能够得到与有关实施方式1的光检测器1同样的效果。
(变形例2)
以下，对相对于有关实施方式1的光检测器1，变更其构成的一部分而构成的有关变形例2的光检测器进行说明。
[3－1.构成]
有关变形例2的光检测器相对于光检测器1，将第2分离部17变更为有关变形例2的第2分离部而构成。并且，随着该变更，像素11被变更为有关变形例2的像素，像素阵列10被变更为有关变形例2的像素阵列。
图12是有关变形例2的像素阵列的放大剖视图。以下，关于有关变形例2的光检测器，对于与光检测器1同样的构成要素，认为是已经进行了说明而赋予相同的标号并省略其详细的说明，以与光检测器1的差异点为中心进行说明。
如图12所示，构成有关变形例2的像素阵列的各像素11Y相对于有关实施方式1的像素11，将第2分离部17变更为第2分离部17Y而构成。
第2分离部17Y相对于第2分离部17，变更其形状而构成。更具体地讲，第2分离部17Y的与有关变形例2的像素阵列平行的截面从上方侧朝向下方侧变宽。
[3－2.考察]
根据上述构成的有关变形例2的光检测器，为了保持倍增区域15的电场均匀性，缩窄第2分离部17Y的上方侧的面的分离宽度，为了提高与相邻的像素11Y的电分离能力，能够使第2分离部17Y的下方侧的面的分离宽度变宽。
因而，有关变形例2的光检测器与有关实施方式1的光检测器1相比能够进一步提高光子检测效率。
(实施方式2)
以下，对相对于有关实施方式1的光检测器1，变更其构成的一部分而构成的有关实施方式2的光检测器进行说明。
[4－1.构成]
有关实施方式1的光检测器1是在形成有雪崩光电二极管的第1半导体芯片100的表面接合被翻转的形成有逻辑电路的第2半导体芯片200的表面而构成的例子。
相对于此，有关实施方式2的光检测器为在1个半导体芯片形成雪崩光电二极管和逻辑电路而构成的例子。
图13是有关实施方式2的光检测器1A的平面图。
如图13所示，光检测器1A由具备像素阵列10A和周边电路211A～214A的第3半导体芯片300构成。
像素阵列10A由具有形成有雪崩光电二极管的光电二极管区域和形成有像素电路的电路区域的多个像素以阵列状配置而构成。光子从第3半导体芯片300的表面向各雪崩光电二极管入射。各雪崩光电二极管如果光子(例如波长区域为红外线的光子)入射，则生成与入射的光子对应的信号电荷。换言之，构成像素阵列10A的各像素的光电二极管区域生成与从第3半导体芯片300的表面入射的光子对应的信号电荷。
周边电路211A～周边电路214A包括逻辑电路而构成，通过与各像素的电路区域相互同步地动作，从各像素的光电二极管区域读出信号电荷。
通过上述构成，光检测器1A例如作为固体摄像元件发挥功能。
以下，参照附图对构成像素阵列10A的像素进行说明。
图14是像素阵列10A的放大平面图。图15是在图14的XX－XX线切断像素阵列10A的情况下的像素阵列10A的放大剖视图。图16是在图14的YY－YY线切断像素阵列10A的情况下的像素阵列10A的放大剖视图。这里，图14是为了使图面容易阅读而从像素阵列10A去除了第1绝缘层51(参照图15、图16)、第2绝缘层57(参照图15、图16)、光波导52(参照图15、图16)、布线53(参照图15、图16)和微透镜54(参照图15、图16)的状态下的像素阵列10A的放大平面图。以下，关于像素阵列10A，对于与像素阵列10同样的构成要素，认为是已经进行了说明而赋予相同的标号并省略其详细的说明，以与像素阵列10的差异点为中心进行说明。
如图14～图16所示，构成像素阵列10A的各像素11A包括第1半导体层12、第2半导体层13、第1半导体区域14、第1分离部16A、第2分离部17A、半导体基板18、第1导电型阱56、第2导电型阱55、第1绝缘层51、第2绝缘层57、布线53、光波导52和微透镜54而构成。并且，各像素11A包括形成雪崩光电二极管的光电二极管区域41和形成像素电路的电路区域42。
第1导电型阱56是形成于第2半导体层13的第1导电型(这里例如是P型)的阱。第1导电型阱56例如通过从第2半导体层13的表面注入以希望的范围的电压进行加速后的第1导电型的杂质(例如硼)离子而形成。在第1导电型阱56，形成构成像素电路的晶体管中的第2导电型的晶体管。
第2导电型阱55是形成于第1导电型阱56的第2导电型(这里例如是N型)的阱。第2导电型阱55例如通过从第1导电型阱56的表面注入以希望的范围的电压进行加速后的第2导电型的杂质(例如砷)离子而形成。第2导电型阱55将第1导电型阱56与第1半导体层12及第2半导体层13电分离。
第1绝缘层51是位于第2半导体层13的上方的绝缘层。第1绝缘层51例如由硅氧化物等构成，通过CVD(Chemical Vapor Depositon)法形成。
第2绝缘层57是位于第1绝缘层51内，并将布线53间绝缘的绝缘层。第2绝缘层例如由硅氮化物等构成，通过CVD法形成。
布线53是位于第1绝缘层51及第2绝缘层57内的金属布线。布线53传递在第3半导体芯片300内利用的信号。布线53例如由铝、铜等构成，例如通过双大马士革法形成。
微透镜54配置在第1绝缘层51的上方即第3半导体芯片300的表面，将从第3半导体芯片300的外部入射的光聚光。
光波导52位于第1绝缘层51内，将由微透镜54聚光的光向光电二极管区域41中的希望的区域引导。
第1分离部16A除了其形状与有关实施方式1的第1分离部16不同以外是同样的。第1分离部16A将相互相邻的像素11A的光电二极管区域41B间电分离。第1分离部16A还在1个像素11A内将光电二极管区域41和电路区域42电分离。
第2分离部17A除了其形状与有关实施方式1的第2分离部17不同以外是同样的。第2分离部17A在像素阵列10A的平面图中，与倍增区域15的至少一部分重叠，并与电路区域42的全部重叠。第2分离部17A的形状形成为，光电二极管区域41中的第1半导体区域14的下方部分为与有关实施方式1的像素11的第1半导体区域14的下方部分实质上同样的构成。
[4－2.考察]
根据上述构成的光检测器1A，光电二极管区域41与有关实施方式1的像素11同样地发挥功能。因而，根据光检测器1A，能够得到与有关实施方式1的光检测器1同样的效果。
此外，第2分离部17A在像素阵列10A的平面图中与电路区域42的全部重叠。因此，在第1半导体层12内通过光电效应生成的电荷向电路区域42的热扩散被抑制。由此，在第1半导体层12内通过光电效应生成的电荷向形成在电路区域42中的像素电路的侵入被抑制。因而，根据光检测器1A，能够提高进行光子检测时的检测精度。
(变形例3)
以下，对相对于有关实施方式2的光检测器1A，变更其构成的一部分而构成的有关变形例3的光检测器进行说明。
[5－1.构成]
有关变形例3的光检测器相对于光检测器1A，将第2分离部17A变更为有关变形例3的第2分离部而构成。并且，随着该变更，像素11A被变更为有关变形例3的像素，像素阵列10A被变更为有关变形例的像素阵列。
图17是有关变形例3的像素阵列的放大平面图。图18是在图17的XX－XX线切断有关变形例3的像素阵列的情况下的有关变形例3的像素阵列的放大剖视图。图19是在图17的YY－YY线切断有关变形例3的像素阵列的情况下的有关变形例3的像素阵列的放大剖视图。这里，图17是为了使图面容易阅读而从有关变形例3的像素阵列去除了第1绝缘层51、光波导52、布线53、微透镜54和第2绝缘层57的状态下的有关变形例3的像素阵列10的放大平面图。以下，关于有关变形例3的光检测器，对于与光检测器1A同样的构成要素，认为是已经进行了说明而赋予相同的标号并省略其详细的说明，以与光检测器1A的差异点为中心进行说明。
如图17～图19所示，构成有关变形例3的像素阵列的各像素11B相对于有关实施方式2的像素11A，将第2分离部17A变更为第2分离部17B而构成。并且，随着该变更，光电二极管区域41被变更为光电二极管区域41B，电路区域42被变更为电路区域42B。
第2分离部17B除了其形状与有关实施方式2的第2分离部17A不同这一点以外是同样的。第2分离部17B在有关变形例3的像素阵列的平面图中，与电路区域42B的至少一部分重叠，而不与倍增区域15重叠。这里，第2分离部17B也可以如在图17中图示那样，在有关变形例3的像素阵列的平面图中与电路区域42的全部重叠。
[5－2.考察]
在上述构成的有关变形例3的光检测器中，第2分离部17B在有关变形例3的像素阵列的平面图中与电路区域42B的至少一部分重叠。因此，在第1半导体层12内通过光电效应生成的电荷向电路区域42B的热扩散被抑制。由此，在第1半导体层12内通过光电效应生成的电荷向形成于电路区域42B中的像素电路的侵入被抑制。因而，根据有关变形例3的光检测器，能够提高进行光子检测时的检测精度。
(变形例4)
以下，对相对于有关变形例3的光检测器将其构成的一部分变更而构成的有关变形例4的光检测器进行说明。
[6－1.构成]
有关变形例4的光检测器相对于有关变形例3的光检测器，将有关变形例3的第2分离部17Y变更为有关变形例4的第2分离部而构成。并且，随着该变更，有关变形例3的像素被变更为有关变形例4的像素，有关变形例3的像素阵列被变更为有关变形例4的像素阵列。
图20是在与图17的XX－XX线对应的线切断有关变形例4的像素阵列的情况下的有关变形例4的像素阵列的放大剖视图。图21是在与图17的YY－YY线对应的线切断有关变形例4的像素阵列的情况下的有关变形例4的像素阵列的放大剖视图。以下，关于有关变形例4的光检测器，对于与有关变形例3的光检测器同样的构成要素，认为是已经进行了说明而赋予相同的标号并省略其详细的说明，以与有关变形例3的光检测器的差异点为中心进行说明。
如图20、图21所示，构成有关变形例4的像素阵列的各有关变形例4的像素相对于有关变形例3的像素11B，将第2分离部17Y变更为第2分离部17Z而构成。
第2分离部17Z相对于第2分离部17B，变更其形状而构成。更具体地讲，第2分离部17Z的与有关变形例4的像素阵列平行的截面从下方侧朝向上方侧变宽。
[6－2.考察]
根据上述构成的有关变形例4的光检测器，即使将有效的倍增区域15缩窄，也不使检测效率下降。由此，能够将光电二极管形成得较小。
此外，根据上述构成的有关变形例4的光检测器，通过使第2分离部17Z的上方侧变宽，能够抑制信号电荷向光电二极管以外的扩散，通过使第2分离部17Z的下方侧变窄，能够抑制信号电荷向相邻像素的扩散。
(补充)
如以上这样，作为在本申请中公开的技术的例示，对实施方式1～实施方式2及变形例1～变形例4进行了说明。但是，本发明的技术并不限定于这些，只要不脱离本发明的主旨，也能够应用于适当进行了变更、替换、附加、省略等的实施方式或变形例。
产业上的可利用性
有关本发明的光检测器能够广泛地利用于检测光的装置等。
标号说明
1、1A 光检测器
10、10A 像素阵列
11、11A、11B、11X、11Y 像素
12 第1半导体层
13 第2半导体层
14 第1半导体区域
15、15X、15Y 倍增区域
15A 电场均匀区域
16、16A 第1分离部
17、17A、17B、17Y、17Z 第2分离部
18 半导体基板
41、41B 光电二极管区域
42、42B 电路区域
51 第1绝缘层
52 光波导
53 布线
54 微透镜
57 第2绝缘层
100 第1半导体芯片
200 第2半导体芯片
300 第3半导体芯片

Claims (9)

1.一种光检测器，具备以阵列状配置有多个像素的像素阵列，其中，
上述多个像素分别包括：
第1导电型的第1半导体层；
上述第1导电型的第2半导体层，位于上述第1半导体层的上方，杂质浓度比上述第1半导体层低；以及
第2导电型的第1半导体区域，形成于上述第2半导体层，并与上述第1半导体层接合，上述第2导电型与上述第1导电型不同；
上述第1半导体层及上述第1半导体区域形成通过雪崩倍增而电荷被倍增的倍增区域；
上述像素阵列包括形成于上述第2半导体层的上述第1导电型的第1分离部、以及形成于上述第1半导体层的上述第1导电型的第2分离部；
上述第1分离部与上述第2分离部分离而配置；
在上述像素阵列的平面图中，上述第2分离部与上述倍增区域的至少一部分重叠。
2.如权利要求1所述的光检测器，其中，
上述第2分离部的杂质浓度比与上述第2分离部相同深度的、上述第1半导体层的没有形成上述第2分离部的区域的杂质浓度高。
3.如权利要求1或2所述的光检测器，其中，
在上述像素阵列的平面图中，上述第2分离部在上述多个像素各自中与上述第1半导体区域的至少一部分重叠。
4.如权利要求3所述的光检测器，其中，
在上述像素阵列的平面图中，上述第2分离部在上述多个像素各自中不与上述第1半导体区域中的均匀地形成电场的电场均匀区域的至少一部分重叠。
5.如权利要求1或2所述的光检测器，其中，
上述第1半导体层在形成倍增区域的上方侧杂质浓度高，在下方侧杂质浓度与上方相同或比上方低。
6.如权利要求1或2所述的光检测器，其中，
上述第1半导体层的杂质浓度从上方侧朝向下方侧变高。
7.如权利要求1或2所述的光检测器，其中，
上述像素包括具有1个以上的晶体管、且形成于上述第2半导体层的电路区域；
在上述像素阵列的平面图中，上述第2分离部与上述电路区域的至少一部分重叠。
8.如权利要求1或2所述的光检测器，其中，
上述第2分离部的与上述像素阵列平行的截面从上方侧朝向下方侧变宽。
9.如权利要求1或2所述的光检测器，其中，
上述第2分离部的与上述像素阵列平行的截面从下方侧朝向上方侧变宽。
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