CN107154433A - 半导体器件 - Google Patents

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Abstract

本公开涉及半导体器件。一种半导体器件包括多个沟道、源极/漏极层和栅结构。沟道被顺序堆叠在衬底上并且在垂直于衬底的顶面的第一方向上彼此间隔开。源极/漏极层被连接到沟道并且位于沟道的在平行于衬底的顶面的第二方向上的相反侧。栅结构包围沟道。沟道具有不同的在第二方向上的长度以及不同的在第一方向上的厚度。

Description

半导体器件
技术领域
在此描述的一种或更多种实施方式涉及半导体器件。
背景技术
多桥沟道场效应晶体管(MBCFET)可以通过在衬底上层叠纳米片然后图案化纳米片以形成沟道来形成。源极/漏极层被形成在沟道的相反侧并且被掺杂有掺杂剂。掺杂剂可以被掺杂在沟道的相反的末端部分。沟道中的每一个中的掺杂剂的掺杂轮廓(dopingprofile)可以相对于衬底的顶面具有非垂直的侧面轮廓。因此，顶部沟道中的有效栅长度小于底部沟道中的有效栅长度。
发明内容
根据一种或更多种实施方式，一种半导体器件包括：顺序堆叠在衬底上的多个沟道，所述多个沟道在垂直于衬底的顶面的第一方向上彼此间隔开；位于所述多个沟道的在平行于衬底的顶面的第二方向上的彼此相反的侧的源极/漏极层，源极/漏极层连接到所述多个沟道；以及包围所述多个沟道的栅结构，其中所述多个沟道具有不同的在第二方向上的长度以及不同的在第一方向上的厚度。
根据一种或更多种另外的实施方式，一种半导体器件包括：在衬底上的一对第一半导体图案，该对第一半导体图案在平行于衬底的顶面的第一方向上彼此间隔开；在该对第一半导体图案之间且连接到该对第一半导体图案的第二半导体图案，第二半导体图案在垂直于衬底的顶面的第二方向上彼此间隔开；以及在该对第一半导体图案之间且覆盖第二半导体图案的栅结构，其中第二半导体图案中的每个包括在第一方向上的末端部分之间的中心部分，第二半导体图案的末端部分包括与该对第一半导体图案相同的杂质，以及第二半导体图案的中心部分具有彼此不同的长度和彼此不同的厚度。
根据一种或更多种另外的实施方式，一种半导体器件包括：在衬底上的栅结构；位于栅结构的在平行于衬底的顶面的第一方向上的彼此相反的侧的外延层；在第一方向上从外延层延伸从而穿过栅结构的多个半导体图案，所述多个半导体图案在垂直于衬底的顶面的第二方向上彼此间隔开；在外延层中的各外延层中且包括从外延层延伸到所述多个半导体图案的各末端部分的延伸部分的源极/漏极层；以及所述多个半导体图案中的多个沟道，所述多个沟道在所述多个半导体图案的各自的末端部分之间并且在第二方向上彼此间隔开，其中所述多个沟道具有彼此不同的在第一方向上的长度以及彼此不同的在第二方向上的厚度。
根据一种或更多种另外的实施方式，一种半导体器件包括堆叠在衬底上的多个图案和在所述图案中的各图案上的多个栅电极，其中所述图案包括沟道，以及其中在预定方向上沟道或栅电极的长度逐渐地改变从而抵消沟道或栅电极的厚度上的逐渐的改变。
根据一种或更多种另外的实施方式，一种用于制造半导体器件的方法包括：形成顺序堆叠在衬底上的多个沟道，所述多个沟道在垂直于衬底的顶面的第一方向上彼此间隔开；在所述多个沟道的在平行于衬底的顶面的第二方向上的彼此相反的侧形成源极/漏极层，源极/漏极层连接到所述多个沟道；以及形成包围所述多个沟道的栅结构，其中所述多个沟道具有不同的在第二方向上的长度以及不同的在第一方向上的厚度。
附图说明
通过参照附图详细描述示例性实施方式，特征将对本领域技术人员变得明显，附图中：
图1至4示出半导体器件的一实施方式；
图5至27示出用来制造半导体器件的方法的一实施方式的各种各样的阶段；
图28示出半导体器件的另一实施方式；
图29和30示出用来制造半导体器件的方法的另一实施方式的各种各样的阶段；
图31示出半导体器件的另一实施方式；
图32和33示出用来制造半导体器件的方法的另一实施方式的各种各样的阶段；
图34示出半导体器件的另一实施方式；以及
图35示出半导体器件的另一实施方式。
具体实施方式
图1至4示出半导体器件的一实施方式。具体地，图1示出半导体器件的俯视图。图2示出沿图1中的线A-A'截取的剖面图。图3示出沿图1中的线B-B'截取的剖面图。图4示出沿图1中的线C-C'截取的剖面图。
参照图1至4，半导体器件可以包括形成在衬底100上的第一至第三半导体图案127、128和129，第四半导体层190，以及栅结构250。此外，半导体器件可以包括栅间隔物160、内间隔物180、绝缘层200(参照例如图24)、盖层260、层间绝缘层270、金属硅化物图案290和接触插塞320。
衬底100可以包括诸如硅、锗或硅-锗的半导体材料，或诸如GaAs、AlGaAs、InAs、InGaAs、InSb、GaSb、InGaSb、InP、GaP、InGaP、InN、GaN或InGaN的III-V族化合物半导体。在一些实施方式中，衬底100可以是绝缘体上硅(SOI)衬底或绝缘体上锗(GOI)衬底。
第一至第三半导体图案127、128和129可以在基本垂直于衬底100的顶面的第三方向上顺序堆叠在衬底100上并且彼此间隔开。进一步地，第一至第三半导体图案127、128和129中的每一种的多个可以沿平行于衬底100的顶面且彼此正交的第一和第二方向形成。在一些实施方式中，第一至第三半导体图案127、128和129中的每一个可以包括纳米片。在另外的实施方式中，第一至第三半导体图案127、128和129中的每一个可以包括纳米线。
第一至第三半导体图案127、128和129中的每一个可以包括在彼此相反的末端部分之间且沿第一方向安置的中心部分。例如，第一半导体图案127可以包括第一中心部分127a和第一末端部分127b。第二半导体图案128可以包括第二中心部分128a和第二末端部分128b。第三半导体图案129可以包括第三中心部分129a和第三末端部分129b。
第一至第三半导体图案127、128和129的第一至第三末端部分127b、128b和129b可以被掺杂以n型杂质或p型杂质。第一至第三半导体图案127、128和129的第一至第三中心部分127a、128a和129a可以不被掺杂，或者可以被掺杂以与第一至第三末端部分127b、128b和129b中的杂质相反的导电类型的杂质。因此，第一至第三末端部分127b、128b和129b可以区别于第一至第三中心部分127a、128a和129a。
第一至第三半导体图案127、128和129的第一至第三末端部分127b、128b和129b可以具有第一方向上的长度，在向下的方向上(例如在从上部高度位置朝向下部高度位置的方向上)所述长度逐渐减小。因此，第一至第三中心部分127a、128a和129a可以具有在向下的方向上逐渐增大的第一方向上的长度。例如，位于上部高度位置的第三末端部分129b可以在第一方向上具有比位于中间高度位置的第二末端部分128b的长度更大的长度。位于中间高度位置的第二末端部分128b可以在第一方向上具有比位于下部高度位置的第一末端部分127b的长度更大的长度。
在一种实施方式中，位于上部高度位置的第三中心部分129a可以在第一方向上具有比位于中间高度位置的第二中心部分128a的长度更小的长度。位于中间高度位置的第二中心部分128a可以在第一方向上具有比位于下部高度位置的第一中心部分127a的长度更小的长度。
当掺杂杂质时可以产生这样的结构。掺以杂质的区域可以被形成为在上部相比于在下部相对更宽，因为掺杂轮廓不沿第三方向垂直于衬底100的顶面，而是相对于衬底100的顶面倾斜。一示例将参照图18描述。
在一些示例实施方式中，第一至第三半导体图案127、128和129的第一至第三末端部分127b、128b和129b可以与第四半导体层190一起充当晶体管的源极/漏极层。例如，第一至第三半导体图案127、128和129的第一至第三末端部分127b、128b和129b可以是源极/漏极层的在第一方向上从第四半导体层190延伸的延伸部分。第一至第三半导体图案127、128和129的第一至第三中心部分127a、128a和129a可以分别充当晶体管的沟道。换言之，晶体管可以包括顺序堆叠在衬底100上的多个沟道或多重沟道。
根据掺杂轮廓的特性，第一至第三中心部分127a、128a和129a可以具有在向下的方向上逐渐增大的第一方向上的长度(例如有效沟道长度或有效栅长度)。因此，第一至第三半导体图案127、128和129的第一至第三中心部分127a、128a和129a可以分别具有第一至第三有效栅长度Le1、Le2和Le3。第一至第三有效栅长度Le1、Le2和Le3可以具有按此顺序减小的值。换言之，第一半导体图案127可以具有比第二半导体图案128的第二有效栅长度Le2更大的第一有效栅长度Le1。而且，第二半导体图案128可以具有比第三半导体图案129的第三有效栅长度Le3更大的第二有效栅长度Le2。
第一至第三半导体图案127、128和129可以在第三方向上分别具有第一至第三厚度T1、T2和T3。第一至第三厚度T1、T2和T3可以按此顺序改变。例如，第一半导体图案127的第一厚度T1可以大于第二半导体图案128的第二厚度T2。而且，第二半导体图案128的第二厚度T2可以大于第三半导体图案129的第三厚度T3。
例如，第一至第三半导体图案127、128和129的厚度T1、T2和T3(或第一至第三半导体图案127、128和129的沟道的厚度T1、T2和T3)可以与第一至第三半导体图案127、128和129的有效沟道长度(或有效栅长度Le1、Le2和Le3)成比例关系(例如正比例关系)。
因此，即使第一至第三半导体图案127、128和129中的沟道具有在向下的方向上增大的有效沟道长度(或有效栅长度)(如同第一至第三半导体图案127、128和129具有在向下的方向上增大的厚度)，也可以防止流过沟道的电流的减小。归因于递增的有效沟道长度(或有效栅长度)的电流上的减小可以通过沟道的递增的厚度被抵消。因此，可以减小第一至第三半导体图案127、128和129之中电流的偏差。
第四半导体层190可以位于第一至第三半导体图案127、128和129的两相反侧并且可以连接到第一至第三半导体图案127、128和129。例如，一对第四半导体层190可以在其间具有第一至第三半导体图案127、128和129并且可以连接到第一至第三半导体图案127、128和129。在一些实施方式中，第四半导体层190可以在第二方向上延伸并且第四半导体层190的上部分可以接触栅间隔物160的侧壁。
第四半导体层190可以包括单晶的硅碳化物或掺杂有n型杂质的单晶硅。因此，第四半导体层190可以与第一至第三半导体图案127、128和129的掺以n型杂质的第一至第三末端部分127b、128b和129b一起形成NMOS晶体管的源极/漏极层。
在一种实施方式中，第四半导体层190可以包括掺以p型杂质的单晶硅-锗。因此，第四半导体层190可以与第一至第三半导体图案127、128和129的掺以p型杂质的第一至第三末端部分127b、128b和129b一起形成PMOS晶体管的源极/漏极层。
在一示例中，当第四半导体层190包括掺以n型杂质的单晶硅时，第四半导体层190可以接触第一至第三半导体图案127、128和129的也掺以n型杂质的第一至第三末端部分127b、128b和129b，并且可以与第一至第三末端部分127b、128b和129b成一体。
在一些实施方式中，第四半导体层190可以是通过选择性外延生长(SEG)工艺、激光诱导外延生长(LEG)工艺或固相外延生长(SPE)工艺形成的外延层。
栅结构250可以围绕第一至第三半导体图案127、128和129。在一些实施方式中，栅结构250可以在第二方向上延伸并且可以形成为包括多个在第一方向上彼此间隔开的栅结构。
栅间隔物160可以形成在栅结构250的上部分的彼此相反的侧壁(例如设置在第一方向上的彼此相反的侧壁)上。内间隔物180可以形成在第四半导体层190与栅结构250的下部分之间。在一些实施方式中，栅间隔物160可以在第二方向上延伸。在一种实施方式中，多个内间隔物180可以沿第一方向和第二方向形成。
栅结构250可以包括界面图案220、栅绝缘图案230和栅电极240。界面图案220可以形成在第一至第三半导体图案127、128和129的表面上以及在衬底100的顶面上。栅绝缘图案230可以形成在界面图案220的表面上以及内间隔物180和栅间隔物160的内侧壁上。栅电极240可以在第二方向上延伸。在一些实施方式中，功函数控制图案可以进一步形成在栅绝缘图案230与栅电极240之间。
界面图案220可以例如包括诸如硅氧化物的氧化物。栅绝缘图案230可以包括例如具有高介电常数的诸如铪氧化物(HfO2)、钽氧化物(Ta2O5)或锆氧化物(ZrO2)的金属氧化物。栅电极240可以例如包括诸如铝(Al)、铜(Cu)或钽(Ta)的金属和/或其氮化物。功函数控制图案可以例如包括诸如钛氮化物(TiN)、钛铝(TiAl)、钛铝氮化物(TiAlN)、钽氮化物(TaN)或钽铝氮化物(TaAlN)的金属氮化物或金属合金。
栅结构250可以与源极/漏极层一起构成NMOS晶体管或PMOS晶体管。
绝缘层200(参照例如图24)可以形成为覆盖栅结构250的上侧壁的一部分和第四半导体层190的一部分。绝缘层200可以例如包括诸如东燃硅氮烷(TOSZ)的硅氧化物。
金属硅化物图案290可以形成在第四半导体图案190的顶面上并且可以包括例如钛硅化物、钴硅化物或镍硅化物。
盖层260可以形成在栅结构250和栅间隔物160上并且可以例如包括诸如硅氮化物的氮化物。层间绝缘层270可以形成在盖层260上并且可以例如包括诸如正硅酸乙酯(TEOS)的硅氧化物。
接触插塞320可以穿透层间绝缘层270、盖层和绝缘层200以接触金属硅化物图案290的顶面。在一些实施方式中，接触插塞320可以包括金属图案310和覆盖金属图案310的底面和侧面的阻挡图案300。金属图案310可以例如包括诸如钨或铜的金属。阻挡图案300例如可以包括诸如钽氮化物、钛氮化物或钨氮化物的金属氮化物。在一些实施方式中，接触插塞320可以与栅间隔物160自对准，但这不是必要的。
半导体器件还可以包括电连接到接触插塞320的互连线和接触通路。
如上所述的半导体器件可以是多桥沟道场效应晶体管(MBCFET)，其包括在第三方向上顺序堆叠在衬底100上的多个沟道。虽然在一些实施方式中第一至第三半导体图案127、128和129中的沟道可以具有在向下的方向上增大的有效沟道长度(或有效栅长度)，但是因为第一至第三半导体图案127、128和129具有在向下的方向上增大的厚度，所以可以防止沟道中的电流减小。由递增的有效沟道长度(或有效栅长度)导致的电流减小可以由沟道的递增的厚度抵消，从而减小第一至第三半导体图案127、128和129中的沟道之间的电流流动上的偏差。因为沟道中的至少一个具有相对更大的厚度，所以可以提高其中的载流子迁移率。
半导体器件可以如上所述地包括第一至第三半导体图案127、128和129的三个半导体图案。在另外的实施方式中，半导体器件可以包括两个半导体图案或者四个或更多个半导体图案以形成沟道。
图5至27示出用于制造半导体器件的方法的一实施方式的各种各样的阶段。图5示出透视图。图6、8、11、13、16、19、21、23和26是俯视图。图7、9-10、12、14-15、17-18、20、22、24-25示出剖面图。尤其，图7示出沿对应的俯视图的线A-A'截取的剖面图。图9、12、14-15、17-18、20、22、24和27示出沿对应的俯视图的线B-B'截取的图。图25示出沿对应的俯视图的线C-C'截取的剖面图。
参照图5，牺牲层110和半导体层121、122和123可以被交替地且重复地堆叠在衬底100上。牺牲层110和半导体层121、122和123被显示为分别由三层形成。在另外的实施方式中，牺牲层110和半导体层121、122和123可以分别由另外数量的层形成。半导体层121、122和123被称为第一半导体层121、第二半导体层122和第三半导体层123，它们沿垂直于衬底100的顶面的第三方向顺序从衬底100的顶面起。
衬底100可以包括诸如硅、锗或硅-锗的半导体材料，或诸如GaAs、AlGaAs、InAs、InGaAs、InSb、GaSb、InGaSb、InP、GaP、InGaP、InN、GaN或InGaN的III-V族化合物半导体。在一些实施方式中，衬底100可以是绝缘体上硅(SOI)衬底或绝缘体上锗(GOI)衬底。
牺牲层110可以包括相对于衬底100和第一至第三半导体层121、122和123具有蚀刻选择性的材料。在一些实施方式中，牺牲层110可以包括硅-锗。
第一至第三半导体层121、122和123包括诸如硅或锗的半导体材料。在一些实施方式中，第一至第三半导体层121、122和123可以形成为分别在第三方向上具有第一至第三厚度T1、T2和T3。第一至第三厚度T1、T2和T3可以按此顺序改变。例如，第一厚度T1可以大于第二厚度T2，第二厚度T2可以大于第三厚度T3。
参照图6和7，第一蚀刻掩模可以形成在位于最上部高度位置的第三半导体层123上并且可以在平行于衬底100的顶面的第一方向上延伸。然后，第一至第三半导体图案121、122和123可以使用第一蚀刻掩模被蚀刻。因此，牺牲线112和第一至第三半导体线124、125和126可以形成在衬底100上在第一方向上延伸。
在一些实施方式中，牺牲线112和第一至第三半导体线124、125和126可以被分别形成为包括在平行于衬底100的顶面且垂直于第一方向的第二方向上彼此间隔开的多条线。堆叠在衬底100上且在第一方向上延伸的牺牲线112和第一至第三半导体线124、125和126可以被称为第一结构S1。
参照图8至10，虚设栅结构DG可以形成在第一结构S1和衬底100上并且可以在第二方向上延伸。例如，虚设栅绝缘层、虚设栅电极层和虚设栅掩模层可以顺序地形成在第一结构S1形成于其上的衬底100上。当光致抗蚀剂图案形成在虚设栅掩模层上之后，虚设栅掩模层可以利用光致抗蚀剂图案作为蚀刻掩模被蚀刻从而形成虚设栅掩模150。虚设栅电极层和虚设栅绝缘层可以利用虚设栅掩模150作为蚀刻掩模被蚀刻从而形成虚设栅电极140和虚设栅绝缘图案130。因此，顺序堆叠的虚设栅绝缘图案130、虚设栅电极140和虚设栅掩模150可以构成虚设栅结构DG。
在一些实施方式中，虚设栅结构DG可以被形成为包括多个在第一方向上彼此间隔开并且在第二方向上延伸的虚设栅结构。
虚设栅绝缘层例如可以由诸如硅氧化物的氧化物形成。虚设栅电极层可以例如由多晶硅形成。虚设栅掩模层可以例如由诸如硅氮化物的氮化物形成。虚设栅绝缘层可以例如通过化学气相沉积(CVD)工艺或原子层沉积(ALD)工艺形成。在另一实施方式中，虚设栅绝缘层可以通过热氧化工艺形成。虚设栅电极层和虚设栅掩模层可以例如通过化学气相沉积(CVD)工艺或原子层沉积(ALD)工艺形成。
参照图11和12，栅间隔物160可以形成在虚设栅结构DG的侧壁上。例如，当栅间隔物层形成在其上形成第一结构S1和虚设栅结构DG的衬底100上之后，栅间隔物层可以被各向异性地蚀刻从而在虚设栅结构DG的在第一方向上彼此相反的侧壁上形成栅间隔物160。栅间隔物层可以例如由诸如硅氮化物的氮化物形成。
参照图13和14，虚设栅结构DG和栅间隔物160之下的第一结构S1可以利用虚设栅结构DG和栅间隔物160作为蚀刻掩模被蚀刻，从而在衬底100与虚设栅结构DG之间形成第二结构S2。
第二结构S2可以包括交替堆叠在衬底100上的牺牲图案114和半导体图案127、128和129。多个第二结构S2可以被形成为在第一和第二方向上彼此间隔开。例如，在第一方向上延伸的单一的第一结构S1可以被图案化从而形成多个在第一方向上彼此间隔开的第二结构S2。此外，由于第一结构S1在第二方向上被形成为多个第一结构，因此第二结构S2可以被形成为在第二方向上彼此间隔开的多个第二结构。
半导体图案127、128和129可以被称为在第三方向上顺序从衬底100的顶面起的第一半导体图案127、第二半导体图案128和第三半导体图案129。在一些实施方式中，第一至第三半导体图案127、128和129中的每一个可以是纳米片。在另外的实施方式中，第一至第三半导体图案127、128和129中的每一个可以是纳米线。
在第二方向上延伸的虚设栅结构DG、形成在虚设栅结构DG的彼此相反的侧壁上的栅间隔物160和第二结构S2可以被称为第三结构S3。在一些实施方式中，第三结构S3可以在第二方向上延伸并且可以被形成为包括多个在第一方向上彼此间隔开的第三结构。第一开口170可以形成于在第一方向上彼此间隔开的所述多个第三结构S3之间。
参照图15，牺牲图案114的每一个的与第一开口170相邻的彼此相反的侧壁(例如在第一方向上的侧壁)可以被蚀刻以形成凹陷。然后，内间隔物180可以被形成来填充凹陷。在一些实施方式中，凹陷可以通过在牺牲图案114上执行湿法蚀刻工艺来形成。内间隔物180可以例如通过诸如CVD工艺或ALD工艺的沉积工艺形成并且可以由诸如硅氧化物的氧化物形成。
内间隔物180可以被形成为在第一方向上具有与栅间隔物160在第一方向上的厚度基本相等的厚度。在另外的实施方式中，内间隔物180可以被形成为在第一方向上具有比栅间隔物160在第一方向上的厚度更大或更小的厚度。
参照图16和17，第四半导体层190可以形成在衬底100的由第一开口170暴露的顶面上。在一些实施方式中，第四半导体层190可以通过利用衬底100的暴露的顶面作为籽晶执行选择性外延生长(SEG)工艺来形成。
例如，SEG工艺可以使用诸如乙硅烷(Si2H6)的硅源气体和诸如SiH3CH3的碳源气体来执行，从而形成单晶硅碳化物(SiC)层。在一种实施方式中，SEG工艺可以只使用诸如乙硅烷(Si2H6)的硅源气体被执行，从而开成单晶硅层。此外，使用例如磷化氢(PH3)的n型杂质源气体的掺杂工艺可以被原位地执行以形成掺杂有n型杂质的单晶的硅碳化物层或单晶硅层。
在一些实施方式中，SEG工艺可以使用诸如二氯硅烷(SiH2Cl2)的硅源气体和诸如锗烷(GeH4)的锗源气体来执行，以形成单晶硅锗(SiGe)层。此外，使用例如乙硼烷(B2H6)的p型杂质源气体的掺杂工艺可以被原位地执行以形成掺杂有p型杂质的单晶硅锗(SiGe)层。
在一些实施方式中，第四半导体层190可以形成在第三结构S3在第一方向上的彼此相反侧(例如一对第四半导体层190可以被形成为在其间具有第三结构S3)并且可以在第二方向上延伸。第四半导体层190可以接触第二结构S2的侧壁并且可以进一步在第三方向上延伸以接触第二结构S2上的栅间隔物160的侧壁。
当第四半导体层190包括单晶硅时，第四半导体层190可以接触包括硅的第一至第三半导体图案127、128和129的侧壁，使得第四半导体层190与第一至第三半导体图案127、128和129连为一体。第四半导体层190可以包括例如通过上述SEG工艺形成的外延层。外延层可以例如通过LEG工艺或SPE工艺形成。
参照图18，第四半导体层190可以被掺以杂质并且可以被退火，从而形成源极/漏极层。当第四半导体层190例如由硅碳化物或硅形成时，n型杂质可以被掺杂进第四半导体层190中并且被退火以形成NMOS晶体管的源极/漏极层。当第四半导体层190例如由硅诸形成时，p型杂质可以被掺杂进第四半导体层190中并且被退火以形成PMOS晶体管的源极/漏极层。
当杂质被掺在第四半导体层190中时，除第四半导体层190之外，杂质还可以被掺在第一至第三半导体图案127、128和129在第一方向上的彼此相反的末端部分(例如第一至第三半导体图案127、128和129的第一至第三末端部分127b、128b和129b)和部分牺牲图案114中。因此源极/漏极层可以被形成为包括第四半导体层190和第一至第三半导体图案127、128和129的第一至第三末端部分127b、128b和129b。
在一些实施方式中，第一至第三末端部分127b、128b和129b可以具有在向下的方向(例如从上部高度位置朝向下部高度位置的方向)上逐渐减小的第一方向上的长度。例如，第一末端部分127b可以具有比第二末端部分128b的在第一方向上的长度更小的第一方向上的长度。而且，第二末端部分128b可以具有比第三末端部分129b在第一方向上的长度更小的第一方向上的长度。
因此，根据掺杂工艺的特性，杂质掺杂的区域可以包括比其下部分更大的上部分。结果，杂质掺杂轮廓可以不沿第三方向垂直于衬底100的顶面，而可以相对于衬底100的顶面倾斜。
第一至第三半导体图案127、128和129的第一至第三中心部分127a、128a和129a可以分别充当晶体管的沟道。换言之，晶体管可以包括顺序堆叠在衬底100上的多个沟道或多重沟道。在一些实施方式中，根据如上所述的掺杂工艺的特性，第一至第三中心部分127a、128a和129a可以具有在向下的方向上逐渐增大的第一方向上的长度(例如有效沟道长度或有效栅长度)。因此，第一至第三半导体图案127、128和129的第一至第三中心部分127a、128a和129a可以分别具有第一至第三有效栅长度Le1、Le2和Le3。第一至第三中心部分127a、128a和129a可以具有按预定顺序的值，例如Le1>Le2>Le3。
第一至第三半导体图案127、128和129可以具有在向下的方向上逐渐增大的第三方向上的厚度。因此，相同或相似量的电流可以流过第一至第三半导体图案127、128和129中的各沟道。例如，因为第一至第三半导体图案127、128和129中形成的沟道具有在向下的方向上增大的有效沟道长度(或有效栅长度)，所以流过沟道的电流可以减小。然而，因为第一至第三半导体图案127、128和129具有在向下的方向上增大的厚度，所以电流减小可以被抵消。
参照图19和20，当形成厚到足以覆盖第三结构S3和第四半导体层190的绝缘层200之后，绝缘层200可以被平坦化以暴露第三结构S3中的虚设栅电极140的顶面。此时，虚设栅掩模150可以一起被去除并且栅间隔物160的上部分可以被部分去除。绝缘层200可以例如由诸如东燃硅氮烷(TOSZ)的硅氧化物形成。平坦化工艺可以例如通过化学机械抛光(CMP)工艺和/或回蚀刻工艺被执行。
参照图21和22，暴露的虚设栅电极140、虚设栅绝缘图案130和牺牲图案114可以被去除，使得第二至第五开口210、212、214和216被形成以暴露栅间隔物160的内侧壁、内间隔物180的内侧壁、第一至第三半导体图案127、128和129的表面和衬底100的顶面。在一些实施方式中，第二至第五开口210、212、214和216可以被形成为在第二方向上延伸。
暴露栅间隔物160的内侧壁和第三半导体图案129的顶面的开口可以被定义为第二开口210。暴露内间隔物180的内侧壁、衬底100的顶面和第一半导体图案127的底面的开口可以被定义为第三开口212。暴露内间隔物180的内侧壁、第一半导体图案127的顶面和第二半导体图案128的底面的开口可以被定义为第四开口214。暴露内间隔物180的内侧壁、第二半导体图案128的顶面和第三半导体图案129的底面的开口可以被定义为第五开口。
参照图23至25，栅结构250可以形成在衬底100上并且可以填充第二至第五开口210、212、214和216。具体地，当在衬底100的顶面和第一至第三半导体图案127、128和129的表面上执行热氧化工艺以致形成界面图案220之后，栅绝缘层可以形成在界面图案220的表面上、在内间隔物180的内侧壁上、在栅间隔物160的内侧壁上和在绝缘层200的顶面上。栅电极层可以形成在栅绝缘层上以填充第二至第五开口210、212、214和216的剩余部分。
界面图案220可以由例如诸如硅氧化物的氧化物形成，栅绝缘层可以利用CVD工艺或ALD工艺例如由具有高k介电常数的诸如铪氧化物(HfO2)、钽氧化物(Ta2O5)或锆氧化物(ZrO2)的金属氧化物形成。栅电极层可以例如由诸如铝(Al)、铜(Cu)或钽(Ta)的金属和/或其氮化物形成。栅电极层可以利用例如CVD工艺、ALD工艺或物理气相沉积(PVD)工艺形成。当形成栅电极层之后，可以实施诸如快速热退火(RTA)工艺、尖峰RTA工艺、闪速RTA工艺或激光退火工艺的退火工艺。
在一些实施方式中，代替热氧化工艺，界面图案220可以通过CVD工艺或ALD工艺形成。在这种情况下，界面图案220可以形成在内间隔物180和栅间隔物160的内侧壁上、在衬底100的顶面上和在第一至第三半导体图案127、128和129的表面上。
此外，功函数控制层可以在形成栅电极层于栅绝缘层上之前形成。功函数控制层可以例如由诸如钛氮化物(TiN)、钛铝(TiAl)、钛铝氮化物(TiAlN)、钽氮化物(TaN)或钽铝氮化物(TaAlN)的金属氮化物或金属合金形成。
栅电极层和栅绝缘层可以被平坦化以暴露绝缘层200的顶面并且从而形成栅电极240，以及栅绝缘图案230被形成。
界面图案220、栅绝缘图案230和栅电极240可以构成栅结构250。栅结构250可以与源极/漏极层一起形成NMOS晶体管或PMOS晶体管。在一些实施方式中，栅结构250可以在第二方向上延伸并且可以被形成为包括在第一方向上彼此间隔开的多个栅结构。
参照图26和27，盖层260和层间绝缘层270可以顺序地形成在绝缘层200、栅结构250和栅间隔物160上。接触孔280可以形成为穿透绝缘层200、盖层260和层间绝缘层270并且暴露第四半导体层190的顶面。在一些实施方式中，当形成接触孔280之后，绝缘层200的覆盖一部分栅间隔物160和一部分第四半导体层190的一部分可以保留在第四半导体层190上。盖层260可以例如由诸如正硅酸乙酯(TEOS)的硅氧化物形成。
再参照图1至4，第一金属层可以形成在第四半导体层190的暴露的顶面、接触孔的侧壁和层间绝缘层270的顶面上。可以实施退火工艺以形成金属硅化物图案290。第一金属层可以例如由诸如钛、钴或镍的金属形成。
阻挡层可以形成在金属硅化物图案290的顶面、接触孔280的侧壁和层间绝缘层270的顶面上。填充接触孔280的第二金属层可以形成在阻挡层上。第二金属层和阻挡层可以被平坦化以暴露层间绝缘层270的顶面。因此，填充接触孔280的接触插塞320可以形成在金属硅化物图案290上。在一些实施方式中，接触插塞320可以被形成为与栅间隔物160自对准。
阻挡层可以例如由诸如钽氮化物、钛氮化物或钨氮化物的金属氮化物形成。第二金属层可以例如由诸如钨或铜的金属形成。
接触插塞320可以包括金属图案310和覆盖金属图案310的底面和侧面的阻挡图案300。互连线和接触通路可以被形成为电连接到接触插塞320。
图28示出半导体器件的另一实施方式，除第四半导体层和半导体图案的形状或特征之外，其可以与图1至4中的半导体器件相似或相同。参照图28，第四半导体层190可以具有在向下的方向上逐渐减小的第一方向上的宽度。第四半导体层190可以被掺以杂质并且可以被退火。杂质掺杂轮廓可以对应于第四半导体层190的侧壁轮廓并且可以相对于衬底100的顶面是倾斜的。例如，第一至第三半导体图案127、128和129的通过杂质掺杂工艺形成的第一至第三末端部分127b、128b和129b可以被形成为在第一方向上具有基本恒定的长度。
第一至第三半导体图案127、128和129的第一至第三中心部分127a、128a和129a中的沟道可以具有在向下的方向上逐渐增大的第一方向上的长度(例如有效沟道长度或有效栅长度)。第一至第三半导体图案127、128和129可以在第三方向上分别具有第一至第三厚度T1、T2和T3，所述厚度在向下的方向上增大。因此，流过沟道中的每一个的电流可以是相似的或基本相等的。
图29和30示出用于制造半导体器件的方法的另一实施方式中的各种各样的阶段。此方法可以包括与图5至27和图1至4的方法中的工序相同或相似的工序，以下注明的除外。
参照图29，可以执行与图5至14中的工序相同或相似的工序。然而，当第二结构S2通过利用虚设栅结构DG和栅间隔物160作为蚀刻掩模蚀刻第一结构S1来形成时，根据蚀刻工艺的特性，第二结构S2的侧壁可以不垂直于衬底100的顶面，而可以相对于衬底100的顶面倾斜。例如，第二结构S2可以具有在向下的方向上逐渐增大的第一方向上的宽度。
参照图30，可以执行与图15至18中的工序相同或相似的工序。因此，形成在第二结构S2之间的第四半导体层190可以具有在向下的方向上逐渐减小的第一方向上的宽度。第四半导体层190可以被掺以杂质并且可以被退火。杂质掺杂轮廓可以对应于第四半导体层190的侧壁轮廓并且可以相对于衬底100的顶面倾斜。例如，第一至第三半导体图案127、128和129的通过杂质掺杂工艺形成的第一至第三末端部分127b、128b和129b可以被形成为在第一方向上具有基本恒定的长度。
第一至第三半导体图案127、128和129的第一至第三中心部分127a、128a和129a中的沟道可以具有在向下的方向上逐渐增大的第一方向上的长度(例如有效沟道长度或有效栅长度)。第一至第三半导体图案127、128和129可以在第三方向上分别具有第一至第三厚度T1、T2和T3，所述厚度在向下的方向上增大。因此，流过沟道中的每一个的电流可以是相似的或基本相等的。
再参照图28，也可以执行与图19至27和图1至4中的工序相同或相似的工序。
图31示出半导体器件的另一实施方式，除第四半导体层和半导体图案的形状或特征之外，其可以与图1至4中的半导体器件相同或相似。
参照图31，第四半导体层190可以在中间部分相比在上部部分或在下部部分具有更大的第一方向上的宽度。在上部部分的第一方向上的宽度大于在下部部分的第一方向上的宽度。第四半导体层190可以被掺以杂质并且可以被退火。杂质掺杂轮廓可以对应于第四半导体层190的侧壁轮廓。例如，第一至第三半导体图案127、128和129的通过杂质掺杂工艺形成的第一至第三末端部分127b、128b和129b可以被形成为在第一方向上具有基本恒定的长度。
第一至第三半导体图案127、128和129的第一至第三中心部分127a、128a和129a中的沟道可以具有根据半导体图案127、128和129的高度位置而变化的第一方向上的长度(例如有效沟道长度或有效栅长度)。例如，在最下部高度位置的第一中心部分127a可以具有最大的长度，以及在中间高度位置的第二中心部分128a可以具有最小的长度。
第一至第三半导体图案127、128和129可以分别具有与第一方向上的第一至第三中心部分127a、128a和129a的长度成比例关系的第三方向上的第一至第三厚度T1、T2和T3。例如，在最下部高度位置的第一半导体图案127的第一厚度T1可以是最大的，在中间高度位置的第二半导体图案128的第二厚度T2可以是最小的。因此，流过沟道中的每一个的电流可以是相似的或基本相等的。
图32和33示出用于制造半导体器件的方法的另一实施方式的各种各样的阶段。此方法可以包括与图5至27和图1至4中的工序相同或相似的工序，以下注明的除外。
参照图32，可以执行与图5至14中的工序相同或相似的工序。然而，当第二结构S2通过利用虚设栅结构DG和栅间隔物160作为蚀刻掩模蚀刻第一结构S1来形成时，根据蚀刻工艺的特性，第二结构S2的侧壁可以不垂直于衬底100的顶面，而可以相对于衬底100的顶面倾斜。
在一些实施方式中，第二结构S2可以在中间部分相比在上部分或在下部分具有更小的第一方向上的宽度。在下部分的第一方向上的宽度可以大于在上部分的第一方向上的宽度。
参照图33，可以执行与图15至18中的工序相同或相似的工序。因此，形成在第二结构S2之间的第四半导体层190可以在中间部分相比在上部分或在下部分具有更大的第一方向上的宽度。上部分处的第一方向上的宽度大于在第一方向上的下部分处的宽度。第四半导体层190可以被掺以杂质并且可以被退火。杂质掺杂轮廓可以与第四半导体层190的侧壁轮廓相似。例如，第一至第三半导体图案127、128和129的通过杂质掺杂工艺形成的第一至第三末端部分127b、128b和129b可以被形成为在第一方向上具有基本恒定的长度。
第一至第三半导体图案127、128和129的第一至第三中心部分127a、128a和129a中的沟道可以具有根据半导体图案127、128和129的高度位置而变化的第一方向上的长度(例如有效沟道长度或有效栅长度)。例如，在最下部高度位置的第一中心部分127a可以具有最大的长度，以及在中间高度位置的第二中心部分128a可以具有最小的长度。
第一至第三半导体图案127、128和129可以分别具有与第一至第三中心部分127a、128a和129a在第一方向上的长度成比例关系的第三方向上的第一至第三厚度T1、T2和T3。例如，在最下部高度位置的第一半导体图案127的第一厚度T1可以是最大的，在中间高度位置的第二半导体图案128的第二厚度T2可以是最小的。因此，流过沟道中的每一个的电流可以是相似的或基本相等的。
再参照图31，可以额外执行与图19至27和图1至4中的工序相同或相似的工序。
图34示出半导体器件的另一实施方式，除第四半导体层和半导体图案的形状或特征之外，其可以与图1至4中的半导体器件相似或相同。参照图34，第四半导体层190可以具有在向下的方向上逐渐增大的第一方向上的宽度。第四半导体层190可以被掺以杂质并且可以被退火。杂质掺杂轮廓可以对应于第四半导体层190的侧壁轮廓。例如，第一至第三半导体图案127、128和129的通过杂质掺杂工艺形成的第一至第三末端部分127b、128b和129b可以在第一方向上具有基本恒定的长度。
第一至第三半导体图案127、128和129的第一至第三中心部分127a、128a和129a中的沟道可以具有在向下的方向上逐渐减小的第一方向上的长度(例如有效沟道长度或有效栅长度)。第一至第三半导体图案127、128和129可以分别具有在向下的方向上逐渐减小的，与第一至第三中心部分127a、128a和129a在第一方向上的长度成比例的第三方向上的第一至第三厚度T1、T2和T3。因此，流过沟道中的每一个的电流可以是相似的或基本相等的。
图35示出半导体器件的另一实施方式，除第四半导体层和半导体图案的形状或特征之外，其可以与如图1至4中的半导体器件相似或相同。参照图35，除第一至第三半导体图案127、128和129之外，半导体器件可以包括第四半导体图案120。在一些实施方式中，第四半导体图案120可以形成在衬底100与栅结构250之间。例如，第四半导体图案120可以进一步形成在栅结构250的底面与衬底100的顶面之间，使得栅结构250不与衬底100的顶面直接接触。
与第一至第三半导体图案127、128和129相似，第四半导体图案120可以包括充当晶体管的沟道的第四中心部分120a和充当源极/漏极层(例如源极/漏极层的延伸部分)的第四末端部分120b。
第四末端部分120b可以具有比第一至第三半导体图案127、128和129在第一方向上的长度更小的第一方向上的长度。中心部分120a可以具有比第一至第三中心部分127a、128a和129a在第一方向上的长度(例如有效沟道长度或有效栅长度Le1、Le2和Le3)更大的第一方向上的长度(例如有效沟道长度或有效栅长度Le4)。
在一些实施方式中，半导体图案120可以具有比第一至第三半导体图案127、128和129的第一至第三厚度T1、T2和T3更大的第四厚度T4。因此，流过沟道中的每一个的电流可以是相似的或基本相等的。
包括如根据前述实施方式描述地垂直堆叠的多个沟道的半导体器件可以应用于包括存储器件和电子***的各种各样的设备。例如，该半导体器件可以应用于诸如中央处理单元(CPU)、微处理器单元(MPU)或应用处理器(AP)的逻辑器件。该半导体器件可以应用于诸如动态随机存取存储器(DRAM)或静态随机存取存储器(SRAM)的易失性存储器件，或诸如快闪存储器、相变随机存取存储器(PRAM)、磁随机存取存储器(MRAM)或电阻式随机存取存储器(RRAM)的非易失性存储器件。
示例实施方式已经被公开于此，虽然使用了具体的术语，但是它们仅在通用和描述性的意义上被使用和解释，而非出于限制的目的。实施方式(或部分实施方式)可以被组合以形成另外的实施方式。在一些情形中，如在本申请的提交时对本领域技术人员显见那样，结合特定实施方式描述的特征、特性和/或元件可以被单独使用或者与结合其它实施方式描述的特征、特性和/或元件组合使用，除非明确地另有所指。因此，本领域技术人员将理解，可以进行形式和细节上的各种各样的变化而不背离说明书中公开的实施方式的精神和范围。
2016年3月2日提交且题为“半导体器件”的韩国专利申请第10-2016-0025167号通过引用全文结合于此。

Claims (25)

1.一种半导体器件，包括：
顺序堆叠在衬底上的多个沟道，所述多个沟道在垂直于所述衬底的顶面的第一方向上彼此间隔开；
位于所述多个沟道的在平行于所述衬底的所述顶面的第二方向上的彼此相反的侧的源极/漏极层，所述源极/漏极层连接到所述多个沟道；以及
包围所述多个沟道的栅结构，其中所述多个沟道具有不同的在所述第二方向上的长度以及不同的在所述第一方向上的厚度。
2.如权利要求1所述的半导体器件，其中所述多个沟道的在所述第一方向上的所述厚度与所述多个沟道的在所述第二方向上的所述长度成比例关系。
3.如权利要求2所述的半导体器件，其中：
在预定的方向上所述多个沟道的在所述第二方向上的所述长度增大，以及
在所述预定的方向上所述多个沟道的在所述第一方向上的所述厚度增大。
4.如权利要求2所述的半导体器件，其中：
所述多个沟道的最上部沟道和最下部沟道中的每个的在所述第二方向上的长度大于所述多个沟道的中间沟道的在所述第二方向上的长度，以及
所述多个沟道的所述最上部沟道和所述最下部沟道中的每个的在所述第一方向上的厚度大于所述多个沟道的所述中间沟道的在所述第一方向上的厚度。
5.如权利要求1所述的半导体器件，其中所述源极/漏极层中的每个包括：
在所述衬底上的外延层；以及
在所述第二方向上从所述外延层延伸并且分别连接到所述多个沟道的延伸部分。
6.如权利要求5所述的半导体器件，其中所述延伸部分包括：
与所述多个沟道基本上相同的材料，以及
与所述外延层相同的杂质。
7.如权利要求5所述的半导体器件，其中所述外延层和所述延伸部分包括不同的材料和相同的杂质。
8.如权利要求5所述的半导体器件，其中：
所述外延层具有沿所述第一方向的垂直的侧壁，以及
所述延伸部分具有在向下的方向上逐渐减小的在所述第二方向上的长度。
9.如权利要求5所述的半导体器件，其中：
所述外延层具有在预定的方向上逐渐减小的在所述第二方向上的宽度，以及
所述延伸部分具有恒定的在所述第二方向上的长度。
10.如权利要求5所述的半导体器件，其中：
所述外延层在中间部分相比在上部分或在下部分具有更大的在所述第二方向上的宽度，以及
所述延伸部分具有恒定的在所述第二方向上的长度。
11.如权利要求5所述的半导体器件，还包括：
在所述栅结构与所述外延层之间的内间隔物。
12.如权利要求11所述的半导体器件，其中所述栅结构包括：
包围所述多个沟道中的每一个的栅绝缘图案；以及
被所述栅绝缘图案至少部分地覆盖的栅电极，所述栅电极在平行于所述衬底的所述顶面且垂直于所述第二方向的第三方向上延伸。
13.一种半导体器件，包括：
在衬底上的一对第一半导体图案，所述对第一半导体图案在平行于所述衬底的顶面的第一方向上彼此间隔开；
在所述对第一半导体图案之间并且连接到所述对第一半导体图案的多个第二半导体图案，所述多个第二半导体图案在垂直于所述衬底的所述顶面的第二方向上彼此间隔开；以及
在所述对第一半导体图案之间并且覆盖所述第二半导体图案的栅结构，其中所述第二半导体图案中的每一个包括在所述第一方向上的末端部分之间的中心部分，所述第二半导体图案的所述末端部分包括与所述对第一半导体图案相同的杂质，以及所述第二半导体图案的所述中心部分具有彼此不同的长度和彼此不同的厚度。
14.如权利要求13所述的半导体器件，其中所述第二半导体图案的所述中心部分的所述厚度与所述第二半导体图案的所述中心部分的所述长度成比例关系。
15.如权利要求14所述的半导体器件，其中所述第二半导体图案的所述中心部分的所述厚度和所述长度在预定的方向上增大。
16.如权利要求13所述的半导体器件，其中所述第二半导体图案的所述中心部分和所述对第一半导体图案具有不同类型的杂质。
17.如权利要求13所述的半导体器件，其中：
所述对第一半导体图案具有在所述第二方向上的垂直的侧壁，以及
所述第二半导体图案的所述末端部分的长度在预定的方向上减小。
18.如权利要求13所述的半导体器件，其中：
所述对第一半导体图案具有在预定的方向上减小的宽度，以及
所述第二半导体图案的所述末端部分的长度恒定。
19.如权利要求13所述的半导体器件，其中所述栅结构包括部分地包围所述第二半导体图案的栅绝缘图案和至少部分地被所述栅绝缘图案覆盖的栅电极。
20.如权利要求19所述的半导体器件，其中：
所述栅结构在平行于所述衬底的所述顶面且与所述第一方向正交的第三方向上延伸，以及
所述第二半导体图案在所述第三方向上被布置成阵列。
21.一种半导体器件，包括：
在衬底上的栅结构；
位于所述栅结构的在平行于所述衬底的顶面的第一方向上的彼此相反的侧的外延层；
在所述第一方向上从所述外延层延伸从而穿过所述栅结构的多个半导体图案，所述多个半导体图案在垂直于所述衬底的所述顶面的第二方向上彼此间隔开；
在所述外延层的各外延层中并且包括从所述外延层延伸到所述多个半导体图案的各末端部分的延伸部分的源极/漏极层；以及
所述多个半导体图案中的多个沟道，所述多个沟道在所述多个半导体图案的所述各末端部分之间并且在所述第二方向上彼此间隔开，其中所述多个沟道具有彼此不同的在所述第一方向上的长度以及彼此不同的在所述第二方向上的厚度。
22.如权利要求21所述的半导体器件，其中：
所述多个沟道的所述厚度在预定的方向上增大，以及
所述多个沟道的所述长度在所述预定的方向上增大。
23.如权利要求21所述的半导体器件，其中：
所述多个沟道的最上部沟道和最下部沟道中的每个的在所述第一方向上的长度大于所述多个沟道的中间沟道的在所述第一方向上的长度，以及
所述多个沟道的所述最上部沟道和所述最下部沟道中的每个的在所述第二方向上的厚度大于所述多个沟道的所述中间沟道的在所述第二方向上的厚度。
24.一种半导体器件，包括：
堆叠在衬底上的多个图案；以及
多个栅电极，其在所述图案的各图案上，
其中所述图案包括沟道，以及其中在预定的方向上所述沟道或栅电极的长度逐渐改变以抵消所述沟道或栅电极的厚度上的逐渐改变。
25.如权利要求24所述的半导体器件，还包括：
与所述图案的各侧相邻的多个源极/漏极层，
其中所述沟道和所述源极/漏极层至少之一沿所述预定的方向具有不一致的掺杂轮廓。
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