CN113629044A - 一种三维异质集成的可编程芯片结构和电子设备 - Google Patents

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Abstract

本发明涉及集成芯片技术领域，尤其涉及一种三维异质集成的可编程芯片结构和电子设备。可编程芯片结构中，至少两个芯片层叠连接；最外层芯片到目标芯片之间的层叠芯片结构中相邻的两个芯片中，第一芯片中靠近第二芯片的金属层，与第二芯片中靠近第一芯片的金属层，通过三维异质集成键合结构互连；若第一芯片远离第二芯片一侧还与第三芯片相邻，则靠近第二芯片的金属层互连第一芯片中靠近第三芯片的金属层；最外层界面上设有与目标芯片对应设置的目标引出结构；目标引出结构互连最外层芯片中靠近次外层芯片的金属层。本发明利用三维异质集成技术，减少了孔、互连线和IO结构的使用，增加芯片间的互连密度和互连速度，提高了集成芯片的集成度。

Description

一种三维异质集成的可编程芯片结构和电子设备
技术领域
本发明涉及集成芯片技术领域，尤其涉及一种三维异质集成的可编程芯片结构和电子设备。
背景技术
现有的SIP(System In a Package，***级封装)和MCM(Multichip Module，多芯片模块)等封装工艺中，需要将芯片与其它电路绑定到基板(substrate)或硅中介层(interposer)上，通过硅通孔(Through Silicon Via，TSV)互连，形成2.5D封装，实现芯片与其它电路的规模性互连。
然而2.5D封装不能避免地采用孔、互连线和IO(Input-Output，输入输出)结构实现芯片间信号互连，因此，相较于芯片内集成(互连线距离通常为十微米级别)，2.5D封装存在以下缺点：
1、2.5D封装的互连密度的明显较低(互连线距离通常为数千微米级)；
2、2.5D封装中，芯片间的互连线的连接物理分布参数较大，信号互连频率和功耗，均较芯片内集成有明显劣势；
3、2.5D封装中，需要额外的IO开销，进一步拉大了2.5D封装与芯片内集成的功耗和带宽差距。
可见，2.5D封装的上述不足，业已成为高速、大规模可编程数字计算/处理***的性能瓶颈。
因此，如何提高集成芯片的集成度，是目前亟需解决的技术问题。
发明内容
本发明实施例通过提供一种三维异质集成的可编程芯片结构和电子设备，以提高集成芯片的集成度。
为实现以上目的，本发明提供以下方案：
第一方面，本发明实施例提供了1、一种三维异质集成的可编程芯片结构，所述可编程芯片结构，包括：至少两个芯片；所述至少两个芯片中任一芯片为FPGA芯片和/或包含eFPGA模块的芯片；
所述至少两个芯片层叠连接；
最外层芯片到目标芯片之间的层叠芯片结构中相邻的两个芯片中，第一芯片中靠近第二芯片的金属层，与所述第二芯片中靠近所述第一芯片的金属层，通过三维异质集成键合结构互连；其中，所述最外层芯片包括所述可编程芯片结构的最上层芯片和/或所述可编程芯片结构的最底层芯片；若所述第一芯片远离所述第二芯片一侧还与第三芯片相邻，则所述靠近第二芯片的金属层互连所述第一芯片中靠近所述第三芯片的金属层；
所述最外层芯片上设有最外层界面；所述最外层界面上设有与所述目标芯片对应设置的目标引出结构；所述目标引出结构互连所述最外层芯片中靠近次外层芯片的金属层。
在一种可能的实施例中，所述目标引出结构包括层状PAD结构、凸点Bump结构或邦定Bonding结构，以将所述目标芯片中的金属层引出。
在一种可能的实施例中，所述三维异质集成键合结构，包括：
第一三维异质集成键合点，位于所述第一芯片与所述第二芯片之间所述第一芯片一侧的三维异质集成表面上，与所述靠近第二芯片的金属层互连；
第二三维异质集成键合点，位于所述第二芯片与所述第一芯片之间所述第二芯片一侧的三维异质集成表面上，分别互连所述靠近第一芯片的金属层和所述第一三维异质集成键合点，以实现所述第一芯片与所述第二芯片的金属层互连。
在一种可能的实施例中，所述目标芯片包括第一目标芯片；所述目标引出结构包括与所述第一目标芯片对应设置的第一目标引出结构；其中，所述第一目标引出结构设置在所述最外层界面上的互连第一硅通孔中；
所述第一目标芯片中设有第一目标测试电路和第一功能电路；
所述第一功能电路的对外引出端，通过所述第一目标测试电路和第一层叠芯片结构中的各三维异质集成键合结构，互连所述第一目标引出结构；其中，所述第一层叠芯片结构为所述层叠芯片结构中从所述最外层芯片到所述第一目标芯片的部分。
在一种可能的实施例中，所述最外层界面上还开设有第二硅通孔；所述第二硅通孔中设有互连第二目标引出结构；所述最外层芯片中设有第二目标测试电路和第二功能电路；
所述第二功能电路的对外引出端，通过所述第二目标测试电路，互连所述第二目标引出结构。
在一种可能的实施例中，所述目标芯片包括一个或多个第二目标芯片；所述目标引出结构包括与每个第二目标芯片均对应设置第一通用引出结构；其中，所述第一通用引出结构设置在所述最外层界面上的互连第三硅通孔中；
所述最外层芯片中设有复用测试电路和第三功能电路；所述第二目标芯片中设有第四功能电路；
所述第三功能电路的对外引出端，通过所述复用测试电路，互连所述第一通用引出结构；
所述第四功能电路的对外引出端，通过第二层叠芯片结构中的各三维异质集成键合结构和所述复用测试电路，互连所述第一通用引出结构；其中，所述第二层叠芯片结构为所述层叠芯片结构中从所述最外层芯片到所述第二目标芯片的部分。
在一种可能的实施例中，所述目标芯片还包括第三目标芯片；所述目标引出结构还包括与所述第三目标芯片对应设置的第三目标引出结构；其中，所述第三目标引出结构设置在所述最外层界面上的互连第四硅通孔中；
所述第二目标芯片中设有第三目标测试电路和第四功能电路；
所述第四功能电路的对外引出端，通过所述第三目标测试电路和第三层叠芯片结构中各三维异质集成键合结构，互连所述第三目标引出结构；其中，所述第三层叠芯片结构为所述层叠芯片结构中从所述最外层芯片到所述第三目标芯片的部分。
在一种可能的实施例中，所述目标芯片包括第四目标芯片和第五目标芯片；所述目标引出结构包括与所述第四目标芯片对应设置的第四目标引出结构，以及，与所述第五目标芯片对应设置的第五目标引出结构；其中，所述第四目标引出结构设置在所述最外层界面上的互连第五硅通孔中，所述第五目标引出结构设置在所述最外层界面上的互连第六硅通孔中；所述第五目标芯片为所述第四目标芯片的冗余备用芯片；
所述第四目标芯片中设有第一目标修复电路和第五功能电路；第五目标芯片中设有第二目标修复电路和第六功能电路；
所述第五功能电路的对外引出端，通过所述第一目标修复电路和第四层叠芯片结构中的各三维异质集成键合结构，互连所述第四目标引出结构；其中，所述第四层叠芯片结构为所述层叠芯片结构中从所述最外层芯片到所述第四目标芯片的部分；
所述第六功能电路的对外引出端，通过所述第二目标修复电路和第五层叠芯片结构中的各三维异质集成键合结构，互连所述第五目标引出结构；其中，所述第五层叠芯片结构为所述层叠芯片结构中从所述最外层芯片到所述第五目标芯片的部分。
在一种可能的实施例中，所述目标芯片包括：一个或多个第六目标芯片，和，一个或多个第七目标芯片；所述目标引出结构包括与每个第六目标芯片均对应设置的第二通用引出结构；与每个第七目标芯片均对应设置的第二通用引出结构；其中，所述第二通用引出结构设置在所述最外层界面上的互连第七硅通孔中；所述第七目标芯片与所述第六目标芯片互为冗余备用芯片，和/或，所述第七目标芯片与所述最外层芯片互为冗余备用芯片；
所述最外层芯片中设有复用修复电路和第七功能电路；所述第六目标芯片中设有第八功能电路；所述第七目标芯片中设有第九功能电路；
所述第七功能电路的对外引出端，通过所述复用修复电路，互连所述第二通用引出结构；
所述第八功能电路的对外引出端，通过第六层叠芯片结构中的各三维异质集成键合结构和所述复用修复电路，互连所述第二通用引出结构；其中，所述第六层叠芯片结构为所述层叠芯片结构中从所述最外层芯片到所述第六目标芯片的部分；
所述第九功能电路的对外引出端，通过第七层叠芯片结构中的各三维异质集成键合结构和所述复用修复电路，互连所述第二通用引出结构；其中，所述第七层叠芯片结构为所述层叠芯片结构中从所述最外层芯片到所述第七目标芯片的部分。
在一种可能的实施例中，所述目标芯片还包括第八目标芯片；所述目标引出结构还包括与所述第八目标芯片对应设置的第六目标引出结构；其中，所述第六目标引出结构设置在所述最外层界面上的互连第八硅通孔中；所述第八目标芯片与所述第六目标芯片互为冗余备用芯片，所述第八目标芯片与所述第七目标芯片互为冗余备用芯片，和/或，所述第八目标芯片与所述最外层芯片互为冗余备用芯片；
所述第八目标芯片中设有第二目标修复电路和第十功能电路；
所述第十功能电路的对外引出端，通过所述第二目标修复电路和第八层叠芯片结构中各三维异质集成键合结构，互连所述第六目标引出结构；其中，所述第八层叠芯片结构为所述层叠芯片结构中从所述最外层芯片到所述第八目标芯片的部分。
在一种可能的实施例中，所述芯片为FPGA芯片、包含eFPGA模块的芯片或存储芯片。
第二方面，本发明实施例提供了一种电子设备，包括处理器，所述处理器中的任一计算核心包括如权利要求1至11任一所述的可编程芯片结构。
本发明与现有技术相比，具有如下的优点和有益效果：
本发明中多个芯片层叠连接为层叠芯片结构，相邻的芯片之间设有对应的三维异质集成键合结构，实现相邻的芯片之间的互连，同时在最外层芯片的最外层界面上设有与目标芯片对应设置的目标引出结构，实现目标芯片相关信号的向外引出。本发明利用三维异质集成技术，通过半导体金属制程工艺，实现芯片间的层叠互连，使得芯片间互连线物理及电气参数遵循半导体制程工艺特征，减少了孔、互连线和IO结构的使用，增加芯片间的互连密度和互连速度，提高了集成芯片的集成度。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1为本发明实施例提供的一种三维异质集成的可编程芯片结构的结构示意图；
图2为本发明实施例提供的一种包含三层芯片结构的可编程芯片结构的结构示意图；
图3为本发明实施例提供的一种包含三层芯片结构的可编程芯片结构的结构示意图；
图4为本发明实施例提供的一种包含两层芯片结构的可编程芯片结构的结构示意图；
图5为本发明实施例提供的一种包含两层芯片结构的可编程芯片结构的结构示意图。
附图标记说明：100为可编程芯片结构，110为最外层界面，120为目标引出结构，121为第一目标引出结构，122为第二目标引出结构，123为第一通用引出结构，131为第一硅通孔，132为第二硅通孔，133为第三硅通孔，200为芯片，210为第一芯片，220为第二芯片，300为三维异质集成键合结构，301为第一三维异质集成键合点，302为第二三维异质集成键合点。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
本实施例中，使用了“输入互连端子”的描述，其含义可以理解为互连端子子，或互连端子子，或兼具输入输出的端子。
如图1所示为本发明实施例提供的一种三维异质集成的可编程芯片结构的结构示意图，该可编程芯片结构100，包括：至少两个芯片200。
两个芯片200中，至少存在一个芯片200为FPGA(Field Programmable GateArray，现场可编程逻辑门阵列)芯片和/或包含eFPGA(Embedded Field ProgrammableGate Array，嵌入式现场可编程逻辑门阵列)模块的芯片，从而形成可编程芯片结构。
在实际应用中，每个芯片200均可以是FPGA芯片、包含eFPGA模块的芯片和存储芯片(Memory)中的任一种。
存储芯片则可以采用动态存储器(Dynamic Random Access Memory，DRAM)、静态存储器(Static Random Access Memory,SRAM)、闪存(Flash)、变阻存储器(RRAM或ReRAM)、磁阻存储器(MRAM)、铁电存储器(FeRAM)、氧化物电阻存储器(OxRAM)、电桥存储器(CBRAM)、相变存储器(PCM)、自旋转移力矩存储器(STT-MRAM)和电擦除存储器(EEPROM)等存储阵列中的任一种或者多种组合。
本实施例中，该至少两个芯片200层叠连接。每个芯片200均可以设置层叠设置功能层和衬底，功能层中还可以设置有源层以及诸如实现计算和/或处理功能的ASIC等功能电路，可编程芯片结构中不同的芯片的功能电路之间需要通讯协作，实现可编程芯片结构的具体计算和/或处理功能，因此各芯片中还设置有金属层(例如内部金属层)。
相邻的两个芯片在进行层叠连接时，可以采用F2F(face to face，面对面)的方式来进行连接，即两个芯片接近顶层金属表面相接触对齐层叠连接，也可以采用B2B(back toback，背对背)的方式来进行连接，即两个芯片的衬底相接触对齐层叠连接，还可以采用F2B(face to back，面对背)或B2F(back to face，背对面)的方式来进行连接，即一个芯片的接近顶层金属表面与另一个芯片的衬底相接触对齐层叠连接，具体不予以限制。
相邻的两个芯片在进行层叠连接时，通过三维异质集成互连实现在三维可编程芯片内部，无需现有技术的IO电路所提供的驱动、外部电平升压(输出时)、外部电平降压(输入时)、三态控制器、静电防护ESD和浪涌保护电路等功能，不用通过现有技术的IO接口和/或IO电路互连，直接建立跨芯片高密度金属层互连。三维异质集成互连，通过半导体金属制程工艺，实现芯片间的层叠互连，使得芯片间互连线物理及电气参数遵循半导体制程工艺特征，减少了孔、互连线和IO结构的使用，增加芯片间的互连密度和互连速度；同时，三维异质集成互连因不通过传统IO结构，且互连距离较短，降低了芯片之间的通讯功耗；进而提高了集成芯片的集成度和互连频率，并降低了互连功耗。由此FPGA芯片和/或包含eFPGA模块的芯片上广泛互连可编程资源的可编程路由网络跨芯片延伸至存储芯片上的大容量存储阵列，并形成广泛互连，实现可编程资源以高带宽、可编程的方式，对存储芯片上的大容量存储阵列的三维异质集成的存储访问。三维集成芯片同时兼具外部存储器的大容量，以及类似FPGA芯片和/或包含eFPGA模块的芯片上通过可编程路由网络互连存储单元BRAM(现有技术，容量小)的，大位宽、高带宽的关键优势。从根本上突破了现有技术FPGA芯片和/或包含eFPGA模块的芯片扩展大规模存储器的IO数量瓶颈、访存带宽瓶颈和访存功耗瓶颈。
本实施例中将可编程芯片结构100的最上层芯片和/或最底层芯片称为最外层芯片，目标芯片可以为可编程芯片结构100中除了该最外层芯片以外的任一芯片。在实际应用中，需要将目标芯片相关信号的向外引出，以下为本实施例的具体方案：
最外层芯片到目标芯片之间的层叠芯片结构中相邻的两个芯片中，第一芯片210中靠近第二芯片220的金属层，与第二芯片220中靠近第一芯片210的金属层，通过三维异质集成键合结构300互连。
本实施例在层叠芯片结构100中相邻设置的两个芯片之间均设置有一个三维异质集成键合结构300，相邻设置的两个芯片之间则通过对应的三维异质集成键合结构300互连，这样就能够将两个芯片中的功能电路通过该三维异质集成键合结构300实现互连，及建立第一芯片210和第二芯片220中的金属层直接互连。
金属层直接互连，避免了通过现有技术的IO接口和/或IO电路，形成高密度三维异质集成。实际应用中，互连数量可达几千至几百万个；互连间距可达1～10微米，本申请不做限定。
第一芯片210和第二芯片220的跨芯片金属层直接互连，没有IO电路进行电平转换，当第一芯片210和第二芯片220内核电压不同时，还需要对互连进行电平转换。
若第一芯片210远离第二芯片220一侧还与第三芯片相邻，也就是说最外层芯片到目标芯片之间的层叠芯片结构至少为三层结构，那么第一芯片210中靠近第二芯片220的金属层互连第一芯片210中靠近第三芯片的金属层。
这种情况下，第三芯片与第一芯片210之间重新形成了一组相邻的两个芯片，第三芯片可以理解为这组相邻的两个芯片中新的第一芯片210，第一芯片210可以理解为这组相邻的两个芯片中新的第二芯片220。
在此基础上，最外层芯片上设有最外层界面；最外层界面上设有与目标芯片对应设置的目标引出结构；目标引出结构互连最外层芯片中靠近次外层芯片的金属层。
实际应用中，目标引出结构可以包括层状PAD结构、凸点Bump结构或邦定Bonding结构，以将所述目标芯片中的金属层引出。
若最外层界面设置在最外层芯片的衬底上，则需要采用硅通孔工艺对最外层芯片的衬底进行开孔，实现目标引出结构与最外层芯片中靠近次外层芯片的金属层之间的互连。
上述结构中，最外层芯片中靠近次外层芯片的金属层，能够通过各个三维异质集成键合结构300，互连目标芯片的金属层；其中，最外层芯片与次外层芯片相邻设置；最后，最外层芯片中靠近次外层芯片的金属层能够通过目标引出结构，将互连目标芯片的金属层的信号引出。
在实际应用中，该三维异质集成键合结构300，可以包括：
第一三维异质集成键合点301，位于相邻设置的两个芯片中第一芯片210的与第二芯片220相接触的端面上，与第一芯片210中靠近第二芯片220的金属层211互连；
第二三维异质集成键合点302，位于相邻设置的两个芯片中第二芯片220的与第一芯片210相接触的端面上，与第二芯片220中靠近第一芯片210的金属层221互连，与第一三维异质集成键合点301相接触并互连。
第一三维异质集成键合点301和第二三维异质集成键合点302可以采用混合键合(Hybrid Bonding)技术实现三维异质集成互连。第一三维异质集成键合点301可以包含有若干个互连结合点，这些互连结合点的集合，共同用来实现信号的跨芯片互连功能；第二三维异质集成键合点302同样也可以包含有若干个互连结合点，这些互连结合点的集合，共同用来实现信号的跨芯片互连功能。
本实施例中多个芯片层叠连接为层叠芯片结构，相邻的芯片之间设有对应的三维异质集成键合结构300，实现相邻的芯片之间的互连，同时在最外层芯片的最外层界面上设有与目标芯片对应设置的目标引出结构，实现目标芯片相关信号的向外引出。本实施例利用三维异质集成技术，通过半导体金属制程工艺，实现芯片间的层叠互连，使得芯片间互连线物理及电气参数遵循半导体制程工艺特征，减少了孔、互连线和IO结构的使用，增加芯片间的互连密度和互连速度，提高了集成芯片的集成度。
这里提供图2来展示本实施例中的可编程芯片结构，如图2所示为本发明实施例提供的一种包含三层芯片结构的可编程芯片结构的结构示意图，该可编程芯片结构中，最外层芯片与次外层芯片采用F2B的方式层叠连接，次外层芯片与第三层芯片采用F2F的方式层叠连接，其中，次外层芯片为目标芯片，需要将其有源层中的A网络从最外层芯片上的最外层界面处引出。
具体的，次外层芯片中的A网络可以是该芯片内的PAD引出信号或Bump引出信号，通过现有技术，可以将A网络通过次外层芯片内部金属线和孔，连接到次外层芯片的内部金属层。
次外层芯片的衬底被减薄，其衬底上制作有硅通孔，通过铜工艺三维异质集成键合结构300，实现与最外层芯片的三维异质集成键合，这样A网络就可以通过该三维异质集成键合结构300连接到最外层芯片的内部金属层。
在最外层芯片中，利用现有技术，通过最外层芯片内部金属线和孔，实现最外层芯片中远离次外层芯片的内部金属层与靠近次外层芯片的内部金属层的互连，从而将A网络连接至接近最外层界面的金属层。
最外层芯片的衬底即为该可编程芯片结构的最外层界面，其上设置有硅通孔，硅通孔互连目标引出结构，通过现有技术，可以将靠近衬底的内部金属层通过最外层芯片内部金属线和孔连接至目标引出结构，从而实现将A网络连接至最外层界面的目标引出结构，实现三维异质集成的目标芯片PAD/Bump引出信号通过最外层界面统一引出的优化效果。硅通孔可以是包含有若干个硅通孔的集合，共同用来实现信号的跨芯片互连功能。
这里提供图3来展示本实施例中的可编程芯片结构，如图3所示为本发明实施例提供的一种包含三层芯片结构的可编程芯片结构的结构示意图，该可编程芯片结构中，其中，第一芯片210为最外层芯片，第二芯片220为次外层芯片，第三芯片230为第三层芯片。第一芯片210与第二芯片220采用F2B的方式层叠连接，第二芯片220与第三层芯片230采用F2F的方式层叠连接，其中，第三层芯片230为目标芯片，需要将其中的B网络从最外层芯片上的最外层界面处引出。
具体的，第三层芯片230中的B网络可以是该芯片内的PBD引出信号或Bump引出信号，通过现有技术，可以将B网络通过第三层芯片230内部金属线和孔，连接到第三层芯片的内部金属层。
第三层芯片230与第二芯片220上端面上设置有三维异质集成键合界面，通过铜工艺三维异质集成键合结构300，实现第三层芯片与第二芯片220的三维异质集成键合，这样B网络就可以通过该三维异质集成键合结构300连接到第二芯片220的内部金属层。
通过现有技术，可以将第二芯片220的内部金属层通过第二芯片220内部金属线和孔，连接到第二芯片220的内部金属层，从而将B网络连接到第二芯片220的内部金属层。
第二芯片220的衬底被减薄，其上制作有硅通孔，通过铜工艺三维异质集成键合结构300，实现与第一芯片210的三维异质集成键合，这样B网络就可以通过该三维异质集成键合结构300连接到最外层芯片的内部金属层。
在最外层芯片中，通过现有技术，通过最外层芯片内部金属线和孔，实现最外层芯片中远离次外层芯片的内部金属层与靠近次外层芯片的内部金属层的互连，从而将B网络连接至接近最外层界面的金属层。
最外层芯片的衬底即为该可编程芯片结构的最外层界面，其上设置有硅通孔，硅通孔互连目标引出结构，通过现有技术，可以将靠近衬底的内部金属层通过最外层芯片内部金属线和孔连接至目标引出结构，从而实现将B网络连接至最外层界面的目标引出结构，实现三维异质集成的目标芯片PBD/Bump引出信号通过最外层界面统一引出的优化效果。硅通孔可以是包含有若干个硅通孔的集合，共同用来实现信号的跨芯片互连功能。
在图2和图3的示例下，其它各层芯片中的网络均可采用类似方案，实现信号的引出。
在实际应用中，可编程芯片结构100中的FPGA芯片由FPGA模组(例如可编程逻辑模块、嵌入式存储单元、嵌入式乘法单元和/或用户模块等可编程模块的至少一种的任意组合)组成的阵列，包含eFPGA模块的芯片由eFPGA模组(例如可编程逻辑模块、嵌入式存储单元、嵌入式乘法单元和/或用户模块等可编程模块的至少一种的任意组合)组成的阵列，存储芯片则由存储模组(静态随机存取存储器、动态随机存取存储器、Flash存储器、铁电存储器、相变存储器、磁存储器和/或变阻存储器等存储器的至少一种的任意组合)组成的阵列，它们都有测试需求，这就导致全部或部分芯片需要引出测试PAD/Bump信号，为此实际应用中需要为全部或部分芯片设计测试电路。
与现有技术的单芯片测试需求不同，本实施例提供了三维异质集成互连的多芯片层叠架构，建立起芯片内金属层的高密度连接，并共享一个三维异质集成器件的最外层界面(邦定界面、PAD/Bump引出界面)，利用这些连接，实现FPGA芯片、包含eFPGA模块的芯片和存储芯片的测试复用，达到最优效果。
这里，在上述可编程芯片结构的基础上，本实施例提供两种不同的测试电路外部引出方案：独立测试电路外部引出方案和复用测试电路外部引出方案。
独立测试电路外部引出方案
本实施例中，层叠芯片结构100中的目标芯片包括一个或多个第一目标芯片，相应的，目标引出结构包括与第一目标芯片一一对应设置的第一目标引出结构121；其中，第一目标引出结构121设置在最外层界面上互连第一硅通孔131。
第一目标芯片中设有第一目标测试电路和第一功能电路；第一功能电路的对外引出端，通过第一目标测试电路和第一层叠芯片结构中的各三维异质集成键合结构300，互连第一目标引出结构121；其中，第一层叠芯片结构为层叠芯片结构中从最外层芯片到第一目标芯片的部分。
本实施例中，第一目标测试电路能够从第一目标引出结构121接收测试指令，从而实现对第一目标芯片中的第一功能电路的测试。
本实施例中，最外层界面上还开设有第二硅通孔132；第二硅通孔132互连第二目标引出结构122；最外层芯片中设有第二目标测试电路和第二功能电路；第二功能电路的对外引出端，通过第二目标测试电路，互连第二目标引出结构122。
这样，第二目标测试电路能够从第二目标引出结构122接收测试指令，从而实现对第二目标芯片中的第二功能电路的测试。
如图4所示为本发明实施例提供的一种包含两层芯片结构的可编程芯片结构的结构示意图，其中，次外层芯片为第一目标芯片，包含有第一功能电路经第一目标测试电路和三维异质集成键合结构300互连与其对应的第一目标引出结构121，最外层芯片中的第二功能电路互连与其对应的第二目标引出结构122。
复用测试电路外部引出方案
本实施例中，层叠芯片结构100中的目标芯片包括一个或多个第二目标芯片；目标引出结构包括与每个第二目标芯片均对应设置第一通用引出结构123；其中，第一通用引出结构123设置在最外层界面上互连第三硅通孔133。
最外层芯片中设有复用测试电路和第三功能电路；第二目标芯片中设有第四功能电路；第三功能电路的对外引出端，通过复用测试电路，互连第一通用引出结构123；第四功能电路的对外引出端，通过第二层叠芯片结构中的各三维异质集成键合结构300和复用测试电路，互连第一通用引出结构123；其中，第二层叠芯片结构为层叠芯片结构中从最外层芯片到第二目标芯片的部分。
本实施例中，复用测试电路由于分别互连第三功能电路和第四功能电路，可以实现仅通过一个复用测试电路，实现不同芯片的功能测试。
如图5所示为本发明实施例提供的一种包含两层芯片结构的可编程芯片结构的结构示意图，其中，次外层芯片为第二目标芯片，其中设置的第四功能电路经三维异质集成键合结构300互连与其对应的复用测试电路的互连端子，最外层芯片中的第三功能电路互连与其对应的复用测试电路的互连端子，复用测试电路的互连端子连接第一通用引出结构123。
当然，在上述复用测试电路外部引出方案的基础上，还可以混合采用上述独立测试电路外部引出方案，从而更加灵活地构建可编程芯片结构，具体的：
在上述复用测试电路外部引出方案的基础上，目标芯片还包括第三目标芯片；目标引出结构还包括与第三目标芯片对应设置的第三目标引出结构；其中，第三目标引出结构设置在最外层界面上互连第四硅通孔；第二目标芯片中设有第三目标测试电路和第四功能电路；第四功能电路的对外引出端，通过第三目标测试电路和第三层叠芯片结构中各三维异质集成键合结构300，互连第三目标引出结构；其中，第三层叠芯片结构为层叠芯片结构中从最外层芯片到第三目标芯片的部分。
这样，第三芯片中的第四功能电路通过第三目标测试电路和各个三维异质集成键合结构300互连第三目标引出结构，即可将上述复用测试电路外部引出方案和上述测试电路外部引出方案混合起来，灵活构建可编程芯片结构。
在实际应用中，当通过测试，确定某个或某些芯片失效时，需要对失效芯片进行修复，以提高可编程芯片结构的良率，在上述可编程芯片结构的基础上，本实施例还提供了两种不同的失效芯片的修复转移方案：独立修复转移方案和复用修复转移方案。
独立修复转移方案
在上述任一种可编程芯片结构的基础上，本实施例中的目标芯片包括第四目标芯片和第五目标芯片；目标引出结构包括与第四目标芯片对应设置的第四目标引出结构，以及，与第五目标芯片对应设置的第五目标引出结构；其中，第四目标引出结构设置在最外层界面上互连第五硅通孔，第五目标引出结构设置在最外层界面上互连第六硅通孔；第五目标芯片为第四目标芯片的冗余备用芯片。
第四目标芯片中设有第一目标修复电路和第五功能电路；第五目标芯片中设有第二目标修复电路和第六功能电路；第五功能电路的对外引出端，通过第一目标修复电路和第四层叠芯片结构中的各三维异质集成键合结构300，互连第四目标引出结构；其中，第四层叠芯片结构为层叠芯片结构中从最外层芯片到第四目标芯片的部分；第六功能电路的对外引出端，通过第二目标修复电路和第五层叠芯片结构中的各三维异质集成键合结构300，互连第五目标引出结构；其中，第五层叠芯片结构为层叠芯片结构中从最外层芯片到第五目标芯片的部分。
这样，当第五功能电路存在问题，导致第四目标芯片失效时，可以从第四目标引出结构向第四目标芯片发出旁路指令，将第四目标芯片切除，同从第五目标引出结构向第五目标芯片发出切入指令，将第五目标芯片切入，实现对失效芯片的修复转移。
复用修复转移方案
在上述任一种可编程芯片结构的基础上，本实施例中的目标芯片包括：一个或多个第六目标芯片，和，一个或多个第七目标芯片；目标引出结构包括与每个第六目标芯片均对应设置的第二通用引出结构；与每个第七目标芯片均对应设置的第二通用引出结构；其中，第二通用引出结构设置在最外层界面上互连第七硅通孔；第七目标芯片与第六目标芯片互为冗余备用芯片，和/或，第七目标芯片与最外层芯片互为冗余备用芯片。
最外层芯片中设有复用修复电路和第七功能电路；第六目标芯片中设有第八功能电路；第七目标芯片中设有第九功能电路。
第七功能电路的对外引出端，通过复用修复电路，互连第二通用引出结构。
第八功能电路的对外引出端，通过第六层叠芯片结构中的各三维异质集成键合结构300和复用修复电路，互连第二通用引出结构；其中，第六层叠芯片结构为层叠芯片结构中从最外层芯片到第六目标芯片的部分。
第九功能电路的对外引出端，通过第七层叠芯片结构中的各三维异质集成键合结构300和复用修复电路，互连第二通用引出结构；其中，第七层叠芯片结构为层叠芯片结构中从最外层芯片到第七目标芯片的部分。
这样，上述复用修复转移方案，可以只采用一个第二通用引出结构以及一个复用修复电路，实现第七目标芯片与第六目标芯片之间的失效修复，以及第七目标芯片与最外层芯片之间的失效修复。
当然，在上述复用修复转移方案的基础上，还可以混合采用上述独立修复转移方案，从而更加灵活地构建可编程芯片结构，具体的：
在上述复用修复转移方案的基础上，目标芯片还包括第八目标芯片；目标引出结构还包括与第八目标芯片对应设置的第六目标引出结构；其中，第六目标引出结构设置在最外层界面上互连第八硅通孔；第八目标芯片与第六目标芯片互为冗余备用芯片，第八目标芯片与第七目标芯片互为冗余备用芯片，和/或，第八目标芯片与最外层芯片互为冗余备用芯片。
第八目标芯片中设有第二目标修复电路和第十功能电路。
第十功能电路的对外引出端，通过第二目标修复电路和第八层叠芯片结构中各三维异质集成键合结构300，互连第六目标引出结构；其中，第八层叠芯片结构为层叠芯片结构中从最外层芯片到第八目标芯片的部分。
这样，当上述复用修复转移方案的基础上，当第六目标芯片、第七目标芯片和/或最外层芯片失效时，还可以通过第六目标引入结构向第八目标芯片发出切入指令，从而实现失效芯片的修复转移，实现在多层三维异质集成器件中，任意组合芯片之间的修复电路复用，将不同芯片的修复电路功能转移，集中或者分散在其它芯片上。
基于与方法同样的发明构思，本发明实施例还提供了一种电子设备，该电子设备内部设有处理器，该处理器中设有一个或多个计算核心，任一计算核心包括上文任一所述的可编程芯片结构。
上述本发明实施例中的技术方案，至少具有如下的技术效果或优点：
本发明实施例中多个芯片层叠连接为层叠芯片结构，相邻的芯片之间设有对应的三维异质集成键合结构，实现相邻的芯片之间的互连，同时在最外层芯片的最外层界面上设有与目标芯片对应设置的目标引出结构，实现目标芯片相关信号的向外引出。本发明实施例利用三维异质集成技术，通过半导体金属制程工艺，实现芯片间的层叠互连，使得芯片间互连线物理及电气参数遵循半导体制程工艺特征，减少了孔、互连线和IO结构的使用，增加芯片间的互连密度和互连速度，提高了集成芯片的集成度。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例做出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (12)

1.一种三维异质集成的可编程芯片结构，其特征在于，所述可编程芯片结构，包括：至少两个芯片；所述至少两个芯片中任一芯片为FPGA芯片和/或包含eFPGA模块的芯片；
所述至少两个芯片层叠连接；
最外层芯片到目标芯片之间的层叠芯片结构中相邻的两个芯片中，第一芯片中靠近第二芯片的金属层，与所述第二芯片中靠近所述第一芯片的金属层，通过三维异质集成键合结构互连；其中，所述最外层芯片包括所述可编程芯片结构的最上层芯片和/或所述可编程芯片结构的最底层芯片；若所述第一芯片远离所述第二芯片一侧还与第三芯片相邻，则所述靠近第二芯片的金属层互连所述第一芯片中靠近所述第三芯片的金属层；
所述最外层芯片上设有最外层界面；所述最外层界面上设有与所述目标芯片对应设置的目标引出结构；所述目标引出结构互连所述最外层芯片中靠近次外层芯片的金属层。
2.根据权利要求1所述的可编程芯片结构，其特征在于，所述目标引出结构包括层状PAD结构、凸点Bump结构或邦定Bonding结构，以将所述目标芯片中的金属层引出。
3.根据权利要求2所述的可编程芯片结构，其特征在于，所述三维异质集成键合结构，包括：
第一三维异质集成键合点，位于所述第一芯片与所述第二芯片之间所述第一芯片一侧的三维异质集成表面上，与所述靠近第二芯片的金属层互连；
第二三维异质集成键合点，位于所述第二芯片与所述第一芯片之间所述第二芯片一侧的三维异质集成表面上，分别互连所述靠近第一芯片的金属层和所述第一三维异质集成键合点，以实现所述第一芯片与所述第二芯片的金属层互连。
4.根据权利要求1至3任一所述的可编程芯片结构，其特征在于，所述目标芯片包括第一目标芯片；所述目标引出结构包括与所述第一目标芯片对应设置的第一目标引出结构；其中，所述第一目标引出结构设置在所述最外层界面上互连第一硅通孔；
所述第一目标芯片中设有第一目标测试电路和第一功能电路；
所述第一功能电路的对外引出端，通过所述第一目标测试电路和第一层叠芯片结构中的各三维异质集成键合结构，互连所述第一目标引出结构；其中，所述第一层叠芯片结构为所述层叠芯片结构中从所述最外层芯片到所述第一目标芯片的部分。
5.根据权利要求4所述的可编程芯片结构，其特征在于，所述最外层界面上还开设有第二硅通孔；所述第二硅通孔互连第二目标引出结构；所述最外层芯片中设有第二目标测试电路和第二功能电路；
所述第二功能电路的对外引出端，通过所述第二目标测试电路，互连所述第二目标引出结构。
6.根据权利要求1至3任一所述的可编程芯片结构，其特征在于，所述目标芯片包括一个或多个第二目标芯片；所述目标引出结构包括与每个第二目标芯片均对应设置第一通用引出结构；其中，所述第一通用引出结构设置在所述最外层界面上互连第三硅通孔；
所述最外层芯片中设有复用测试电路和第三功能电路；所述第二目标芯片中设有第四功能电路；
所述第三功能电路的对外引出端，通过所述复用测试电路，互连所述第一通用引出结构；
所述第四功能电路的对外引出端，通过第二层叠芯片结构中的各三维异质集成键合结构和所述复用测试电路，互连所述第一通用引出结构；其中，所述第二层叠芯片结构为所述层叠芯片结构中从所述最外层芯片到所述第二目标芯片的部分。
7.根据权利要求6所述的可编程芯片结构，其特征在于，所述目标芯片还包括第三目标芯片；所述目标引出结构还包括与所述第三目标芯片对应设置的第三目标引出结构；其中，所述第三目标引出结构设置在所述最外层界面互连第四硅通孔；
所述第二目标芯片中设有第三目标测试电路和第四功能电路；
所述第四功能电路的对外引出端，通过所述第三目标测试电路和第三层叠芯片结构中各三维异质集成键合结构，互连所述第三目标引出结构；其中，所述第三层叠芯片结构为所述层叠芯片结构中从所述最外层芯片到所述第三目标芯片的部分。
8.根据权利要求1至3任一所述的可编程芯片结构，其特征在于，所述目标芯片包括第四目标芯片和第五目标芯片；所述目标引出结构包括与所述第四目标芯片对应设置的第四目标引出结构，以及，与所述第五目标芯片对应设置的第五目标引出结构；其中，所述第四目标引出结构设置在所述最外层界面上互连第五硅通孔，所述第五目标引出结构设置在所述最外层界面上互连第六硅通孔；所述第五目标芯片为所述第四目标芯片的冗余备用芯片；
所述第四目标芯片中设有第一目标修复电路和第五功能电路；第五目标芯片中设有第二目标修复电路和第六功能电路；
所述第五功能电路的对外引出端，通过所述第一目标修复电路和第四层叠芯片结构中的各三维异质集成键合结构，互连所述第四目标引出结构；其中，所述第四层叠芯片结构为所述层叠芯片结构中从所述最外层芯片到所述第四目标芯片的部分；
所述第六功能电路的对外引出端，通过所述第二目标修复电路和第五层叠芯片结构中的各三维异质集成键合结构，互连所述第五目标引出结构；其中，所述第五层叠芯片结构为所述层叠芯片结构中从所述最外层芯片到所述第五目标芯片的部分。
9.根据权利要求1至3任一所述的可编程芯片结构，其特征在于，所述目标芯片包括：一个或多个第六目标芯片，和，一个或多个第七目标芯片；所述目标引出结构包括与每个第六目标芯片均对应设置的第二通用引出结构；与每个第七目标芯片均对应设置的第二通用引出结构；其中，所述第二通用引出结构设置在所述最外层界面上互连第七硅通孔；所述第七目标芯片与所述第六目标芯片互为冗余备用芯片，和/或，所述第七目标芯片与所述最外层芯片互为冗余备用芯片；
所述最外层芯片中设有复用修复电路和第七功能电路；所述第六目标芯片中设有第八功能电路；所述第七目标芯片中设有第九功能电路；
所述第七功能电路的对外引出端，通过所述复用修复电路，互连所述第二通用引出结构；
所述第八功能电路的对外引出端，通过第六层叠芯片结构中的各三维异质集成键合结构和所述复用修复电路，互连所述第二通用引出结构；其中，所述第六层叠芯片结构为所述层叠芯片结构中从所述最外层芯片到所述第六目标芯片的部分；
所述第九功能电路的对外引出端，通过第七层叠芯片结构中的各三维异质集成键合结构和所述复用修复电路，互连所述第二通用引出结构；其中，所述第七层叠芯片结构为所述层叠芯片结构中从所述最外层芯片到所述第七目标芯片的部分。
10.根据权利要求6所述的可编程芯片结构，其特征在于，所述目标芯片还包括第八目标芯片；所述目标引出结构还包括与所述第八目标芯片对应设置的第六目标引出结构；其中，所述第六目标引出结构设置在所述最外层界面上互连第八硅通孔；所述第八目标芯片与所述第六目标芯片互为冗余备用芯片，所述第八目标芯片与所述第七目标芯片互为冗余备用芯片，和/或，所述第八目标芯片与所述最外层芯片互为冗余备用芯片；
所述第八目标芯片中设有第二目标修复电路和第十功能电路；
所述第十功能电路的对外引出端，通过所述第二目标修复电路和第八层叠芯片结构中各三维异质集成键合结构，互连所述第六目标引出结构；其中，所述第八层叠芯片结构为所述层叠芯片结构中从所述最外层芯片到所述第八目标芯片的部分。
11.根据权利要求1至3任一所述的可编程芯片结构，其特征在于，所述芯片为FPGA芯片、包含eFPGA模块的芯片或存储芯片。
12.一种电子设备，包括处理器，其特征在于，所述处理器中的任一计算核心包括如权利要求1至11任一所述的可编程芯片结构。
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