CN113611345A - 半导体存储器装置以及该半导体存储器装置的擦除方法 - Google Patents

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Abstract

提供了一种半导体存储器装置以及该半导体存储器装置的擦除方法。该半导体存储器装置包括：层叠在源极导电图案和位线之间的多条字线；设置在多条字线和位线之间的至少两条漏极选择线，所述至少两条漏极选择线在位线的延伸方向上彼此间隔开；以及设置在所述至少两条漏极选择线和所述多条字线之间的擦除控制线。

Description

半导体存储器装置以及该半导体存储器装置的擦除方法
技术领域
本公开总体上涉及半导体存储器装置，更具体地，涉及一种三维半导体存储器装置以及该三维半导体存储器装置的擦除方法。
背景技术
半导体存储器装置包括能够存储数据的存储器单元。三维半导体存储器装置包括三维布置的存储器单元，以使得基板的每单位面积存储器单元所占用的面积可减小。
三维半导体存储器装置可通过利用栅致漏极泄漏(GIDL)电流生成空穴的GIDL擦除操作来擦除存储在存储器单元中的数据。
发明内容
根据本公开的一方面，可提供一种半导体存储器装置，该半导体存储器装置包括：层叠在源极导电图案和位线之间的多条字线；设置在所述多条字线和位线之间的至少两条漏极选择线，所述至少两条漏极选择线在位线的延伸方向上彼此间隔开；以及设置在所述至少两条漏极选择线和所述多条字线之间的擦除控制线。
根据本公开的另一方面，可提供一种半导体存储器装置，该半导体存储器装置包括：源极导电图案；连接到源极导电图案的第一沟道结构和第二沟道结构；连接到第一沟道结构的第一漏极侧沟道结构；连接到第二沟道结构的第二漏极侧沟道结构；围绕第一漏极侧沟道结构的第一漏极选择线；围绕第二漏极侧沟道结构的第二漏极选择线；设置在源极导电图案和第一漏极选择线之间的字线，该字线延伸以围绕第一沟道结构和第二沟道结构；以及设置在字线和第一漏极选择线之间的擦除控制线，该擦除控制线延伸以围绕第一沟道结构和第二沟道结构。
根据本公开的另一方面，可提供一种擦除半导体存储器装置的方法，该方法包括以下步骤：将源极导电图案的电位增加位线的电位；在单元串的擦除控制晶体管中生成热空穴并将热空穴引入到多个存储器单元的沟道，其中，单元串包括连接到源极导电图案的源极选择晶体管、连接到位线的漏极选择晶体管、串联连接在源极选择晶体管和漏极选择晶体管之间的多个存储器单元以及连接在所述多个存储器单元和漏极选择晶体管之间的擦除控制晶体管；以及通过将擦除电压施加到位线并将擦除允许电压施加到连接到所述多个存储器单元的多条字线来擦除存储在所述多个存储器单元中的数据。
附图说明
在附图中，为了例示清晰，尺寸可能被夸大。将理解，当元件被称为在两个元件“之间”时，其可以是这两个元件之间的仅有元件，或者也可存在一个或更多个中间元件。相似的标号始终表示相似的元件。
图1是示出根据本公开的实施方式的半导体存储器装置的框图。
图2是示出根据本公开的实施方式的存储器单元阵列的电路图。
图3是根据本公开的实施方式的在擦除操作期间施加的信号的波形图。
图4是示出根据本公开的实施方式的半导体存储器装置的立体图。
图5是示出根据本公开的实施方式的半导体存储器装置的立体图。
图6A、图6B和图6C是示出根据本公开的实施方式的半导体存储器装置的平面图。
图7A和图7B是沿着图6C所示的线“A-A’”和“B-B’”截取的截面图。
图8是示出根据本公开的实施方式的半导体存储器装置的截面图。
图9A和图9B是示出根据本公开的实施方式的沟道结构的横截面和漏极侧沟道结构的横截面的放大图。
图10A和图10B是示意性地示出根据本公开的实施方式的半导体存储器装置的制造方法的流程图。
图11A、图11B、图11C、图11D、图11E、图11F和图11G是示出根据本公开的实施方式的半导体存储器装置的制造方法的截面图。
图12是示出根据本公开的实施方式的存储器***的配置的框图。
图13是示出根据本公开的实施方式的计算***的配置的框图。
具体实施方式
为了描述根据本公开的概念的实施方式，本文所公开的具体结构或功能描述仅是例示性的。根据本公开的概念的实施方式可按照各种形式实现，不应被解释为限于本文中所阐述的实施方式。
以下，使用术语“第一”和“第二”来将一个组件与另一组件相区分。例如，在不脱离根据本公开的概念的范围的情况下，第一组件可被称为第二组件，类似地，第二组件可被称为第一组件。
实施方式提供一种能够改进操作可靠性的半导体存储器装置以及该半导体存储器装置的擦除方法。
图1是根据本公开的实施方式的半导体存储器装置10的框图。
参照图1，半导体存储器装置10可包括***电路PC和存储器单元阵列20。
***电路PC可控制用于将数据存储在存储器单元阵列20中的编程操作、用于输出存储在存储器单元阵列20中的数据的读操作以及用于擦除存储在存储器单元阵列20中的数据的擦除操作。
在实施方式中，***电路PC可包括操作电压发生器31、行解码器33、控制电路35和页缓冲器组37。
存储器单元阵列20可包括多个存储块。存储器单元阵列20可通过字线WL连接到行解码器33，并且通过位线BL连接到页缓冲器组37。
控制电路35可响应于命令CMD和地址ADD而控制***电路PC。
操作电压发生器31可在控制电路35的控制下生成用于编程操作、读操作和擦除操作的各种操作电压。操作电压可包括预擦除电压、擦除电压、接地电压、编程电压、验证电压、通过电压、读电压等。
行解码器33可在控制电路35的控制下选择存储块。行解码器33可将操作电压施加到联接到所选存储块的字线WL。
页缓冲器组37可通过位线BL连接到存储器单元阵列20。在控制电路35的控制下，页缓冲器组37可在编程操作中暂时存储从输入/输出电路(未示出)接收的数据。在控制电路35的控制下，页缓冲器组37可在读操作或验证操作中感测位线BL的电压或电流。页缓冲器组37可在控制电路35的控制下选择位线BL。
结构上，存储器单元阵列20可设置在***电路PC上。存储器单元阵列20可与***电路PC的一部分交叠。
图2是示出根据本公开的实施方式的存储器单元阵列的电路图。
参照图2，存储器单元阵列可包括共同连接到源极导电图案SL、多条字线WL1至WLn和擦除控制线ECL中的每一个的多个单元串CS1至CS8。单元串CS1至CS8可连接到多条位线BL1至BL4。单元串CS1至CS8可被分为分别连接到位线BL1至BL4的多个列组。单元串CS1至CS8可被分为分别连接到至少两条漏极选择线DSL1、DSL2和DSL3的多个行组。连接到同一字线和同一擦除控制线ECL的同一列组的单元串可通过不同的漏极选择线独立地控制。另外，连接到同一漏极选择线的同一行组的单元串可通过不同的位线独立地控制。
在实施方式中，存储器单元阵列可包括连续布置的第一位线BL1至第四位线BL4。第一位线BL1至第四位线BL4可连接到按锯齿形布置的第一单元串CS1至第八单元串CS8。在实施方式中，连接到第一位线BL1的第一列组可包括第一单元串CS1和第五单元串CS5，连接到第二位线BL2的第二列组可包括第三单元串CS3和第七单元串CS7，连接到第三位线BL3的第三列组可包括第二单元串CS2和第六单元串CS6，连接到第四位线BL4的第四列组可包括第四单元串CS4和第八单元串CS8。
第一列组的第一单元串CS1和第三列组的第二单元串CS2可连接到第一漏极选择线DSL1并且被包括在第一行组中。第二列组的第三单元串CS3、第四列组的第四单元串CS4、第一列组的第五单元串CS5和第三列组的第六单元串CS6可连接到第二漏极选择线DSL2并且被包括在第二行组中。第二列组的第七单元串CS7和第四列组的第八单元串CS8可连接到第三漏极选择线DSL3并且被包括在第三行组中。
在上述实施方式中，第一列组的第一单元串CS1和第五单元串CS5可分别通过第一漏极选择线DSL1和第二漏极选择线DSL2来独立地控制。类似地，第二列组的第三单元串CS3和第七单元串CS7、第三列组的第二单元串CS2和第六单元串CS6以及第四列组的第四单元串CS4和第八单元串CS8可分别通过第一漏极选择线DSL1至第三漏极选择线DSL3来独立地控制。
在上述实施方式中，第一行组的第一单元串CS1和第二单元串CS2可分别通过第一位线BL1和第三位线BL3来独立地控制。类似地，第二行组的第三单元串CS3、第四单元串CS4、第五单元串CS5和第六单元串CS6可分别通过第一位线BL1至第四位线BL4来独立地控制，并且第三行组的第七单元串CS7和第八单元串CS8可通过第二位线BL2和第四位线BL4来独立地控制。
然而，本公开不限于上述实施方式，分别连接到位线BL1至BL4以构成同一列组的单元串的数量和分别连接到漏极选择线DSL1至DSL3以构成同一行组的单元串的数量可不同地改变。
单元串CS1至CS8中的每一个可包括连接到源极导电图案SL的至少一个源极选择晶体管SST、连接到位线的至少一个漏极选择晶体管DST、串联连接在源极选择晶体管SST和漏极选择晶体管DST之间的多个存储器单元MC1至MCn以及连接在多个存储器单元MC1至MCn与漏极选择晶体管DST之间的擦除控制晶体管ECT。单元串CS1至CS8中的每一个还可包括漏极侧虚设存储器单元DMCd和源极侧虚设存储器单元DMCs中的至少一个。漏极侧虚设存储器单元DMCd可连接在擦除控制晶体管ECT与多个存储器单元MC1至MCn之间。源极侧虚设存储器单元DMCs可连接在源极选择晶体管SST与多个存储器单元MC1至MCn之间。
多个存储器单元MC1至MCn的栅极可分别连接到被层叠以彼此间隔开的多条字线WL1至WLn。多条字线WL1至WLn可设置在源极选择线SSL与至少两条漏极选择线DSL1至DSL3之间。至少两条漏极选择线DSL1至DSL3可在相同的水平处彼此间隔开。
源极选择晶体管SST的栅极可连接到源极选择线SSL。漏极选择晶体管DST的栅极可连接到漏极选择线DSL1至DSL3当中的对应漏极选择线。
擦除控制线ECL可设置在多条字线WL1至WLn与至少两条漏极选择线DSL1至DSL3之间。擦除控制线ECL可连接到擦除控制晶体管ECT的栅极。
源极侧虚设存储器单元DMCs的栅极可连接到源极侧虚设字线DWLs，漏极侧虚设存储器单元DMCd的栅极可连接到漏极侧虚设字线DWLd。源极侧虚设字线DWLs可设置在多条字线WL1至WLn与源极选择线SSL之间，漏极侧虚设字线DWLd可设置在多条字线WL1至WLn与擦除控制线ECL之间。
源极导电图案SL可连接到源极选择晶体管SST的源极。
位线BL1至BL4中的每一个可连接到对应漏极选择晶体管DST的漏极。
共同连接到多条字线WL1至WLn和擦除控制线ECL中的每一个的多个单元串CS1至CS8可共同连接到源极选择线SSL、源极侧虚设字线DWLs和漏极侧虚设字线DWLd中的每一个。
根据本公开的实施方式的半导体存储器装置的擦除操作可通过经由施加到位线BL1至BL4的电压生成栅致漏极泄漏(GIDL)电流来执行。
图3是根据本公开的实施方式的在擦除操作期间施加的信号的波形图。图3简要示出图2所示的第一至第四列组的单元串CS1至CS8的擦除操作。
参照图3，擦除操作可包括GIDL形成时段(1)和单元擦除时段(2)。施加到存储器单元阵列的信号可被控制以使得在GIDL形成时段(1)期间热空穴可被注入到多个存储器单元的沟道中，并且被控制以使得在单元擦除时段(2)期间存储在多个存储器单元中的数据可被擦除。
在GIDL形成时段(1)期间，施加到所选位线(例如，BL1至BL4)的电压可被控制为从预擦除电压Vpre增加至擦除电压Vers，源极导电图案SL可被浮置。当预擦除电压Vpre被施加到所选位线BL1至BL4时，由于耦合，处于浮置状态的源极导电图案SL的电位可增加所选位线BL1至BL4的电位。
预擦除电压Vpre可在第一时间T1施加到所选位线(例如，BL1至BL4)。预擦除电压Vpre可从低于擦除电压Vers的起始电压电平Va逐渐增加至擦除电压Vers的电平。
在GIDL形成时段(1)期间，连接到所选单元串的漏极选择线DSL1至DSL3、源极选择线SSL、擦除控制线ECL、漏极侧虚设字线DWLd和源极侧虚设字线DWLs可在第一时间T1之后浮置。在实施方式中，随着漏极选择线DSL1至DSL3、源极选择线SSL、擦除控制线ECL、漏极侧虚设字线DWLd和源极侧虚设字线DWLs靠近源极导电图案SL和所选位线BL1至BL4，漏极选择线DSL1至DSL3、源极选择线SSL、擦除控制线ECL、漏极侧虚设字线DWLd和源极侧虚设字线DWLs的浮置时间可变得更早。例如，漏极选择线DSL1至DLS3和源极选择线SSL可在第一时间T1之后的第二时间T2浮置，擦除控制线ECL可在第二时间T2之后的第三时间T3浮置，漏极侧虚设字线DWLd和源极侧虚设字线DWLs可在第三时间T3之后的第四时间T4浮置。在第二时间T2之前施加到漏极选择线DSL1至DSL3和源极选择线SSL的电压、在第三时间T3之前施加到擦除控制线ECL的电压以及在第四时间T4之前施加到漏极侧虚设字线DWLd和源极侧虚设字线DWLs的电压可被控制为变成0V。
从第二时间T2起，由于耦合，漏极选择线DSL1至DSL3和源极选择线SSL中的每一个的电压可增加。在实施方式中，第一电压V1的预擦除电压Vpre可在第二时间T2被施加。从第二时间T2起，漏极选择线DSL1至DSL3和源极选择线SSL中的每一个的电压可增加与擦除电压Vers与第一电压V1之差对应的第一耦合电压(Vs＝Vers-V1)。
从第三时间T3起，由于耦合，擦除控制线ECL的电压可增加。在实施方式中，比第一电压V1高的第二电压V2的预擦除电压Vpre可在第三时间T3被施加。从第三时间T3起，擦除控制线ECL的电压可增加与擦除电压Vers与第二电压V2之差对应的第二耦合电压(Ve＝Vers-V2)。
从第四时间T4起，由于耦合，漏极侧虚设字线DWLd和源极侧虚设字线DWLs中的每一个的电压可增加。在实施方式中，比第二电压V2高的第三电压V3的预擦除电压Vpre可在第四时间T4被施加。从第四时间T4起，漏极侧虚设字线DWLd和源极侧虚设字线DWLs中的每一个的电压可增加与擦除电压Vers与第三电压V3之差对应的第三耦合电压(Vd＝Vers-V3)。
在GIDL形成时段(1)期间，可通过所选位线BL1至BL4与漏极选择线DSL1至DSL3之间的电压差或者具有升压电压的源极导电图案SL与源极选择线SSL之间的电压差生成GIDL电流。因此，所生成的热空穴可被注入到所选单元串的沟道中。因此，所选单元串的沟道电位可增加与擦除电压Vers对应的沟道电压Vc。
在GIDL形成时段(1)期间，连接到所选单元串的字线WL1至WLn可被浮置。因此，由于耦合，字线WL1至WLn中的每一个的电压可增加。
在第四时间T4之后，预擦除电压Vpre可达到擦除电压Vers。
在单元擦除时段(2)开始的擦除时间Te，擦除允许电压可被施加到字线WL1至WLn。擦除电压Vers可从第四时间T4至擦除时间Te被维持，并且在单元擦除时段(2)期间被维持。
可设定擦除允许电压，使得擦除允许电压与擦除电压Vers之间的电压差可生成福勒-诺德汉姆(Fowler-Nordheim(F-N))隧穿。在实施方式中，擦除允许电压可被设定为0V。
在单元擦除时段(2)期间，可通过沟道电压Vc和字线WL1至WLn之间的电压差来擦除存储在存储器单元中的数据。
图4和图5是示出根据本公开的实施方式的半导体存储器装置的立体图。
参照图4和图5，各个半导体存储器装置可包括形成有***电路PC的基板SUB、源极导电图案SL、栅极层叠结构GSTa和GSTb以及位线BL，源极导电图案SL、栅极层叠结构GSTa和GSTb以及位线BL设置在***电路PC上。栅极层叠结构GSTa和GSTb可设置在位线BL与源极导电图案SL之间。源极导电图案SL、栅极层叠结构GSTa和GSTb以及位线BL的垂直布置可具有图4所示的布置方式或者具有图5所示的布置方式。
在实施方式中，如图4所示，源极导电图案SL可设置在***电路PC与栅极层叠结构GSTa和GSTb之间。互连件(未示出)可设置在***电路PC与源极导电图案SL之间。如图4所示，包括***电路PC的基板SUB可被设置为比位线BL更靠近源极导电图案SL。
在实施方式中，如图5所示，位线BL可设置在***电路PC与栅极层叠结构GSTa和GSTb之间。互连件(未示出)可设置在***电路PC与位线BL之间。在实施方式中，***电路PC与位线BL之间的互连件可通过铜接合彼此连接。如图5所示，包括***电路PC的基板SUB可被设置为比源极导电图案SL更靠近位线BL。
返回参照图4和图5，各条位线BL可在第一方向X上延伸。位线BL可在第二方向Y上彼此间隔开。第一方向X可以是XYZ坐标系的X轴面向的方向，第二方向Y可以是XYZ坐标系的Y轴面向的方向。位线BL可由各种导电材料形成。
源极导电图案SL可形成为在第一方向X和第二方向Y上扩展的平板的形状。源极导电图案SL可包括掺杂半导体层。在实施方式中，源极导电图案SL可包括n型掺杂硅层。
栅极层叠结构GSTa和GSTb可布置在第一方向X上。栅极层叠结构GSTa和GSTb中的每一个可形成为围绕柱结构(未示出)，并且柱结构可经由接触插塞(未示出)连接到位线BL。柱结构可形成为与源极导电图案SL接触。
栅极层叠结构GSTa和GSTb中的每一个可包括至少两条漏极选择线DSL1至DSL3以及板电极SSL、DWLs、WL1至WLn、DWLd和ECL。至少两条漏极选择线DSL1至DSL3可在相同的水平处在第一方向X上彼此间隔开。板电极SSL、DWLs、WL1至WLn、DWLd和ECL可设置在至少两条漏极选择线DSL1至DSL3与源极导电图案SL之间。漏极选择线DSL1至DSL3中的每一个可在第二方向Y上延伸。在实施方式中，至少两条漏极选择线DSL1至DSL3可包括第一漏极选择线DSL1、第二漏极选择线DSL2和第三漏极选择线DSL3。第一漏极选择线DSL1、第二漏极选择线DSL2和第三漏极选择线DSL3可在相同的水平处在第一方向X上彼此间隔开，并且在第二方向Y上延伸。
板电极SSL、DWLs、WL1至WLn、DWLd和ECL可在第三方向Z上层叠以彼此间隔开。第三方向Z可以是XYZ坐标系的Z轴面向的方向。板电极SSL、DWLs、WL1至WLn、DWLd和ECL可包括在第三方向Z上层叠以彼此间隔开的多条字线WL1至WLn、设置在多条字线WL1至WLn与源极导电图案SL之间的至少一条源极选择线SSL以及设置在多条字线WL1至WLn与至少两条漏极选择线DSL1至DSL3之间的擦除控制线ECL。板电极SSL、DWLs、WL1至WLn、DWLd和ECL还可包括漏极侧虚设字线DWLd和源极侧虚设字线DWLs中的至少一个。漏极侧虚设字线DWLd可设置在多条字线WL1至WLn与擦除控制线ECL之间，并且源极侧虚设字线DWLs设置在多条字线WL1至WLn与源极选择线SSL之间。板电极SSL、DWLs、WL1至WLn、DWLd和ECL中的每一个的宽度可形成为比漏极选择线DSL1至DSL3的宽度W1至W3中的每一个宽。即，漏极选择线DSL1至DSL3中的每一个可形成为比擦除控制线ECL、漏极侧虚设字线DWLd、字线WL1至WLn、源极侧虚设字线DWLs和源极选择线SSL中的每一个窄。
漏极选择线DSL1至DSL3中的每一个的厚度D可比板电极SSL、DWLs、WL1至WLn、DWLd和ECL中的每一个的厚度厚。
栅极层叠结构GSTa和GSTb可包括彼此相邻的第一栅极层叠结构GSTa和第二栅极层叠结构GSTb。第一栅极层叠结构GSTa的板电极SSL、DWLs、WL1至WLn、DWLd和ECL可通过第一狭缝S1与第二栅极层叠结构GSTb的板电极SSL、DWLs、WL1至WLn、DWLd和ECL隔离。第一栅极层叠结构GSTa的漏极选择线DSL1至DSL3可通过第二狭缝S2与第二栅极层叠结构GSTb的漏极选择线DSL1至DSL3隔离。第二狭缝S2可连接到第一狭缝S1。栅极层叠结构GSTa和GSTb中的每一个的漏极选择线DSL1至DSL3可通过第三狭缝S3彼此隔离。
图6A、图6B和图6C是示出根据本公开的实施方式的半导体存储器装置的平面图。
图6A是示出根据本公开的实施方式的板电极SSL、DWLs、WL1至WLn、DWLd和ECL的平面图。
参照图6A，板电极SSL、DWLs、WL1至WLn、DWLd和ECL可包括沿着第一狭缝S1限定的侧壁。板电极SSL、DWLs、WL1至WLn、DWLd和ECL可由在第三方向Z上延伸的沟道结构CH1至CH8穿透。沟道结构CH1至CH8可按锯齿形布置或者在形成矩阵结构的同时布置。
图6B是示出根据本公开的实施方式的至少两条漏极选择线DSL1至DSL3的平面图。
参照图6B，至少两条漏极选择线DSL1至DSL3可在第二狭缝S2之间通过第三狭缝S3在第一方向X上彼此间隔开。至少两条漏极选择线DSL1至DSL3可包括在第一方向X上交替地设置的奇数编号漏极选择线DSL1或DSL3和偶数编号漏极选择线DSL2。
第二狭缝S2可分别连接到图6A所示的第一狭缝S1，并且在第三方向Z上延伸。第三狭缝S3可与图6A所示的板电极SSL、DWLs、WL1至WLn、DWLd和ECL交叠。
漏极选择线DSL1至DSL3可由在第三方向Z上延伸的漏极侧沟道结构DC1至DC8穿透。漏极侧沟道结构DC1至DC8可按锯齿形布置或者在形成矩阵结构的同时布置。漏极侧沟道结构DC1至DC8可分别连接到图6A所示的沟道结构CH1至CH8。
漏极侧沟道结构DC1至DC8和沟道结构CH1至CH8可限定穿透栅极层叠结构的柱结构PL1至PL8。柱结构PL1至PL8可被第三狭缝S3分成至少两个柱组。这至少两个柱组可分别对应于至少两条漏极选择线DSL1至DSL3。在实施方式中，柱结构PL1至PL8可被分成穿透奇数编号漏极选择线DSL1和DLS3的奇数柱组以及穿透偶数编号漏极选择线DSL2的偶数柱组。
漏极侧沟道结构DC1至DC8可形成为比沟道结构CH1至CH8窄。因此，可确保第三狭缝S3的布置空间。第三狭缝S3可布置在彼此相邻的奇数柱组和偶数柱组之间。隔着第三狭缝S3彼此相邻的奇数柱组的漏极侧沟道结构和偶数柱组的漏极侧沟道结构之间的距离L2可比奇数柱组的沟道结构和偶数柱组的沟道结构之间的距离L1宽。
图6C是示出根据本公开的实施方式的位线BL的平面图。
参照图6C，位线BL可经由在第三方向Z上延伸的接触插塞CT1至CT8连接到图6B所示的漏极侧沟道结构DC1至DC8。
参照图6A至图6C，在实施方式中，柱结构PL1至PL8可被分成第一至第八列，并且接触插塞CT1至CT8可分别连接到第一至第八列的柱结构PL1至PL8。
第一列的柱结构PL1和第二列的柱结构PL2可构成穿透第一漏极选择线DSL1的第一奇数柱组。第一列的柱结构PL1可包括穿透第一漏极选择线DSL1的第一列的漏极侧沟道结构DC1以及穿透板电极SSL、DWLs、WL1至WLn、DWLd和ECL的第一列的沟道结构CH1。第二列的柱结构PL2可包括穿透第一漏极选择线DSL1的第二列的漏极侧沟道结构DC2以及穿透板电极SSL、DWLs、WL1至WLn、DWLd和ECL的第二列的沟道结构CH2。
第三列的柱结构PL3、第四列的柱结构PL4、第五列的柱结构PL5和第六列的柱结构PL6可构成穿透第二漏极选择线DSL2的偶数柱组。第三列的柱结构PL3可包括穿透第二漏极选择线DSL2的第三列的漏极侧沟道结构DC3以及穿透板电极SSL、DWLs、WL1至WLn、DWLd和ECL的第三列的沟道结构CH3。第四列的柱结构PL4可包括穿透第二漏极选择线DSL2的第四列的漏极侧沟道结构DC4以及穿透板电极SSL、DWLs、WL1至WLn、DWLd和ECL的第四列的沟道结构CH4。第五列的柱结构PL5可包括穿透第二漏极选择线DSL2的第五列的漏极侧沟道结构DC5以及穿透板电极SSL、DWLs、WL1至WLn、DWLd和ECL的第五列的沟道结构CH5。第六列的柱结构PL6可包括穿透第二漏极选择线DSL2的第六列的漏极侧沟道结构DC6以及穿透板电极SSL、DWLs、WL1至WLn、DWLd和ECL的第六列的沟道结构CH6。
第七列的柱结构PL7和第八列的柱结构PL8可构成穿透第三漏极选择线DSL3的第二奇数柱组。第七列的柱结构PL7可包括穿透第三漏极选择线DSL3的第七列的漏极侧沟道结构DC7以及穿透板电极SSL、DWLs、WL1至WLn、DWLd和ECL的第七列的沟道结构CH7。第八列的柱结构PL8可包括穿透第三漏极选择线DSL3的第八列的漏极侧沟道结构DC8以及穿透板电极SSL、DWLs、WL1至WLn、DWLd和ECL的第八列的沟道结构CH8。
图6A和图6B所示的第一狭缝S1、第二狭缝S2和第三狭缝S3中的每一个可按直线形状延伸，按锯齿形形状延伸，或者按波浪形状延伸。第一狭缝S1、第二狭缝S2和第三狭缝S3中的每一个的宽度可根据设计规则而不同地改变。
图7A和图7B是沿着图6C所示的线“A-A’”和“B-B’”截取的截面图。图7A和图7B示出设置在源极导电图案SL和位线BL之间的组件的截面。
参照图7A和图7B，板电极SSL、DWLs、WL1至WLn、DWLd和ECL以及第一层间绝缘层ILD1可交替地层叠在源极导电图案SL和位线BL之间。沟道结构CH1至CH8可从源极导电图案SL在第三方向Z上延伸。沟道结构CH1至CH8可穿透板电极SSL、DWLs、WL1至WLn、DWLd和ECL以及第一层间绝缘层ILD1。
沟道结构CH1至CH8中的每一个的侧壁可由存储器层ML围绕。沟道结构CH1至CH8中的每一个可包括第一芯绝缘层COa、第一封盖图案CAPa和第一沟道层CLa。第一封盖图案CAPa可设置在第一芯绝缘层COa上，并且包括掺杂半导体层。在实施方式中，第一封盖图案CAPa可包括n型掺杂硅层。第一沟道层CLa可沿着第一芯绝缘层COa的底表面、第一芯绝缘层COa的侧壁和第一封盖图案CAPa的侧壁延伸。第一沟道层CLa可延伸以与源极导电图案SL接触，并且由半导体层形成。为了在擦除操作中生成GIDL电流，第一封盖图案CAPa可延伸以面向擦除控制线ECL的侧壁。
在相同的水平处通过第三狭缝S3彼此隔离的漏极选择线DSL1至DSL3可设置在第二层间绝缘层ILD2和第三层间绝缘层ILD3之间。第二层间绝缘层ILD2可设置在板电极SSL、DWLs、WL1至WLn、DWLd和ECL与第一层间绝缘层ILD1的层叠结构和漏极选择线DSL1至DSL3之间。第三层间绝缘层ILD3可设置在位线BL和漏极选择线DSL1至DSL3之间。第三狭缝S3可延伸以穿透第三层间绝缘层ILD3。第三狭缝S3可由上绝缘层UIL填充。上绝缘层UIL可在位线BL和第三层间绝缘层ILD3之间延伸。
图6B所示的漏极侧沟道结构DC1至DC8可从沟道结构CH1至CH8延伸，并且穿透第二层间绝缘层ILD2、漏极选择线DSL1至DSL3和第三层间绝缘层ILD3。如图7A和图7B所示，图6B所示的漏极侧沟道结构DC1至DC8中的每一个的侧壁可由栅极绝缘层GI围绕。
如图7A和图7B所示，图6B所示的漏极侧沟道结构DC1至DC8中的每一个可包括第二芯绝缘层Cob、第二封盖图案CAPb和第二沟道层CLb。第二封盖图案CAPb可设置在第二芯绝缘层Cob上，并且包括掺杂半导体层。在实施方式中，第二封盖图案CAPb可包括n型掺杂硅层。第二沟道层CLb可沿着第二芯绝缘层Cob的底表面、第二芯绝缘层Cob的侧壁和第二封盖图案CAPb的侧壁延伸。第二沟道层CLb可延伸以与第一封盖图案CAPa接触，并且由半导体层形成。然而，本公开的实施方式不限于此。尽管图中未示出，在实施方式中，漏极侧沟道结构DC1至DC8中的每一个可包括连接到第一封盖图案CAPa以朝着位线BL延伸的第二封盖图案CAPb以及围绕第二封盖图案CAPb的侧壁的栅极绝缘层GI。
如图7A和图7B所示，图6C所示的接触插塞CT1至CT8可穿透上绝缘层UIL，并且从漏极侧沟道结构DC1至DC8朝着位线BL延伸。
图8是示出根据本公开的实施方式的半导体存储器装置的截面图。图8是示出源极导电图案SL和存储器层ML的改型的截面图，并且将省略与图7A和图7B所示的组件相同的组件的描述。图8示出沿着图6C所示的线“A-A’”截取的截面。
参照图8，源极导电图案SL可包括第一源极层L1和第二源极层L2的层叠结构，或者包括第二源极层L2和第三源极层L3的层叠结构。第一源极层L1、第二源极层L2和第三源极层L3中的每一个可包括掺杂半导体层。在实施方式中，第一源极层L1、第二源极层L2和第三源极层L3中的每一个可包括n型掺杂硅。
如图8所示，图6A所示的沟道结构CH1至CH8中的每一个可从第一源极层L1的内部延伸以穿透第二源极层L2和第三源极层L3。图6A所示的沟道结构CH1至CH8中的每一个可由存储器层ML围绕。第二源极层L2可穿透存储器层ML并且与图6A所示的沟道结构CH1至CH8中的每一个的侧壁接触。存储器层ML可被第二源极层L2隔离为第一存储器图案ML1和第二存储器图案ML2。
第一存储器图案ML1可设置在沟道结构和第三源极层L3之间并且沿着与第一存储器图案ML1对应的沟道结构的侧壁延伸。第二存储器图案ML2可设置在第一源极层L1和与第二存储器图案ML2对应的沟道结构之间。
图9A和图9B是示出根据本公开的实施方式的沟道结构CH的横截面和漏极侧沟道结构DC的横截面的放大图。
参照图9A和图9B，在沟道结构CH与漏极侧沟道结构DC之间的界面被设置的水平处，漏极侧沟道结构DC的宽度Wdc可形成为比沟道结构CH的宽度Wch窄。
如图9B所示，图6B所示的漏极侧沟道结构DC1至DC8中的每一个形成为具有窄宽度Wdc，从而可在有限面积内确保漏极侧沟道结构DC至DC8之间的宽距离。
参照图9A，沟道结构CH的侧壁可由存储器层ML围绕。存储器层ML可包括隧道绝缘层TI、沿着隧道绝缘层TI的外壁延伸的数据存储层DL以及沿着数据存储层DL的外壁延伸的阻挡绝缘层BI。数据存储层DL可由能够存储数据的材料层形成。在实施方式中，数据存储层DL可由能够存储利用福勒-诺德汉姆(Fowler-Nordheim(F-N))隧穿改变的数据的材料层形成。为此，数据存储层DL可包括可捕获电荷的氮化物层。然而，本公开不限于此，数据存储层DL可包括硅、相变材料、纳米点等。阻挡绝缘层BI可包括能够阻挡电荷的氧化物层。隧道绝缘层TI可由电荷可隧穿的氧化硅层形成。
沟道结构CH可包括第一封盖图案CAPa和围绕第一封盖图案CAPa的第一沟道层CLa。如图7A和图7B所示，第一封盖图案CAPa不穿透漏极选择线DSL1至DSL3，并且被设置为与擦除控制线ECL相邻。因此，易于控制第一封盖图案CAPa的深度，使得第一封盖图案CAPa面向擦除控制线ECL的至少一部分。因此，尽管第一封盖图案CAPa中的掺杂剂不扩散到第一沟道层Cla中，但是可在擦除操作期间在擦除控制线中生成GIDL电流。
参照图9B，漏极侧沟道结构DC的侧壁可由栅极绝缘层GI围绕。与图9A所示的存储器层ML相比，栅极绝缘层GI可按进一步简化的结构形成。在实施方式中，栅极绝缘层GI可包括氧化硅层。
漏极侧沟道结构DC可包括第二封盖图案CAPb和围绕第二封盖图案CAPb的第二沟道层CLb。另选地，尽管图中未示出，漏极侧沟道结构DC可包括与栅极绝缘层GI接触的第二封盖图案CAPb。如图7A和图7B所示，漏极侧沟道结构DC可设置在沟道结构CH1至CH8中的任一个上。由于漏极侧沟道结构DC的深度比沟道结构CH1至CH8中的每一个的深度浅，可容易地控制漏极侧沟道结构DC中的第二封盖图案CAPb的深度。因此，尽管漏极侧沟道结构DC的宽度Wdc形成为相对窄，但是漏极侧沟道结构DC中的第二封盖图案CAPb的扩展深度增加，从而确保擦除操作中的GIDL电流。
图10A和图10B是示意性地示出根据本公开的实施方式的半导体存储器装置的制造方法的流程图。
参照图10A，半导体存储器装置的制造方法可包括在基板上形成***电路的步骤S1以及在***电路上形成存储器单元阵列的步骤S2。
在步骤S1中，可提供图4所示的包括***电路PC的基板SUB。
在步骤S3中，可形成图4所示的源极导电图案SL、栅极层叠结构GSTa和GSTb以及位线BL。
尽管图中未示出，可在***电路PC上形成用于互连件的导电图案。
参照图10B，半导体存储器装置的制造方法可包括形成***电路芯片的步骤S11、形成存储器阵列芯片的步骤S13、将***电路芯片和存储器阵列芯片接合的步骤S15以及去除存储器阵列芯片的基板的步骤S17。
在步骤S11中，可提供图5所示的包括***电路PC的基板SUB。尽管图中未示出，步骤S11可包括形成连接到***电路PC的第一互连件的步骤。
步骤S13可包括在基板的第一表面上形成图5所示的栅极层叠结构GSTa和GSTb以及位线BL的步骤。尽管图中未示出，步骤S13可包括形成连接到栅极层叠结构GSTa和GSTb以及位线BL的第二互连件的步骤。
步骤S15可包括将***电路芯片的第一互连件接合到存储器阵列芯片的第二互连件的步骤。可使存储器阵列芯片对准，使得存储器阵列芯片的基板的第一表面面向***电路芯片。
步骤S17可包括从与存储器阵列芯片的基板的第一表面相反的基板的第二表面去除存储器阵列芯片的基板的步骤。随后，可在去除了基板的区域中形成图5所示的源极导电图案SL。
图11A、图11B、图11C、图11D、图11E、图11F和图11G是示出根据本公开的实施方式的半导体存储器装置的制造方法的截面图。图11A、图11B、图11C、图11D和图11E是示出形成栅极层叠结构的步骤的截面图，该步骤将在图10A所示的步骤S3或图10B所示的步骤S13中执行。图11F和图11G是示出在形成栅极层叠结构的步骤之后执行的一些后续工艺的截面图。
在实施方式中，在形成栅极层叠结构的步骤之前，可形成用于图4所示的源极导电图案SL的源极层。在实施方式中，在图11G所示的工艺之后，可形成用于图5所示的源极导电图案SL的源极层。
参照图11A，形成栅极层叠结构的步骤可包括交替地层叠第一材料层101和第二材料层103的步骤。各个第一材料层101可包括用于层间绝缘层的绝缘材料，并且各个第二材料层103可包括相对于第一材料层101具有蚀刻选择性的牺牲材料。在实施方式中，第一材料层101可包括氧化硅，第二材料层103可包括氮化硅。
形成栅极层叠结构的步骤可包括形成穿透第一材料层101和第二材料层103的第一孔110的步骤。
形成栅极层叠结构的步骤可包括在第一孔110中形成沟道结构119的步骤。形成沟道结构119的步骤可包括在各个第一孔110的侧壁上形成存储器层111的步骤、在存储器层111上形成第一沟道层113的步骤、在第一沟道层113上形成第一芯绝缘层115的步骤、去除第一芯绝缘层115的一部分以使得各个第一孔110的上端敞开的步骤以及利用第一封盖图案117填充各个第一孔110的敞开的上端的步骤。
存储器层111可包括图9A所示的阻挡绝缘层BI、数据存储层DL和隧道绝缘层TI。形成第一沟道层113的步骤可包括形成未掺杂半导体层的步骤。可控制去除第一芯绝缘层115的一部分的步骤，使得第一芯绝缘层115的顶表面位于第二材料层103当中的最上层所在的水平处。第一封盖图案117可由掺杂半导体层形成。在实施方式中，第一封盖图案117可包括n型掺杂硅层。
参照图11B，形成栅极层叠结构的步骤可包括形成第一绝缘层121的步骤。第一绝缘层121可形成为覆盖沟道结构119。
形成栅极层叠结构的步骤可包括形成穿透第一绝缘层121、图11A所示的第一材料层101和第二材料层103的第一狭缝123的步骤。
形成栅极层叠结构的步骤可包括通过第一狭缝123选择性地去除图11A所示的第二材料层103的步骤。因此，可在第一材料层101之间限定水平空间125。
参照图11C，形成栅极层叠结构的步骤可包括在图11B所示的水平空间125中形成板电极131的步骤。
形成板电极131的步骤可包括在图11B所示的各个水平空间125的表面上形成屏障金属层的步骤、在屏障金属层上形成填充水平空间125的金属层的步骤以及从图11B所示的第一狭缝123的内部去除屏障金属层和金属层的步骤。
随后，可在图11B所示的各个第一狭缝123中形成垂直结构133。在实施方式中，垂直结构133可包括覆盖各个第一狭缝123的侧壁的空间绝缘层以及在空间绝缘层上填充各个第一狭缝123的垂直导电图案。在实施方式中，垂直结构133可包括填充各个第一狭缝123的绝缘层。
形成栅极层叠结构的步骤可包括在第一绝缘层121上形成导电层141L的步骤以及在导电层141L上形成第二绝缘层143L的步骤。尽管图中未示出，在形成导电层141L之前，可在第一绝缘层121上进一步形成延伸以覆盖垂直结构133和第一绝缘层121的氧化物层。
参照图11D，形成栅极层叠结构的步骤可包括形成暴露沟道结构119的第二孔150的步骤。可通过蚀刻第一绝缘层121、导电层141L和第二绝缘层143L来形成第二孔150。
形成栅极层叠结构的步骤可包括在第二孔150中形成漏极侧沟道结构159的步骤。形成漏极侧沟道结构159的步骤可包括在各个第二孔150的侧壁上形成栅极绝缘层151的步骤、在栅极绝缘层151上形成第二沟道层153的步骤、在第二沟道层153上形成第二芯绝缘层155的步骤、去除第二芯绝缘层155的一部分以使得各个第二孔150的上端敞开的步骤以及利用第二封盖图案157填充各个第二孔150的敞开的上端的步骤。
形成第二沟道层153的步骤可包括形成未掺杂半导体层的步骤。在去除第二芯绝缘层153的一部分的步骤中，可通过考虑第二封盖图案157形成的深度来控制第二芯绝缘层155的蚀刻量。在实施方式中，可控制去除第二芯绝缘层155的一部分的步骤，使得第二芯绝缘层155的顶表面位于设置导电层141L的水平处。第二封盖图案157可由掺杂半导体层形成。在实施方式中，第二封盖图案157可包括n型掺杂硅层。
尽管图中未示出，在实施方式中，形成第二沟道层153的步骤可包括在栅极绝缘层151上形成填充各个第二孔150并与栅极绝缘层151接触的第二封盖图案157的步骤。
参照图11E，形成栅极层叠结构的步骤可包括形成第二狭缝161A和第三狭缝161B的步骤。可通过蚀刻图11D所示的导电层141L和第二绝缘层143L来形成第二狭缝161A和第三狭缝161B。第二狭缝161A和第三狭缝161B可形成为完全穿透图11D所示的导电层141L。导电层141L可被第二狭缝161A和第三狭缝161B隔离为漏极选择线141。第二绝缘层143L可被第二狭缝161A和第三狭缝161B隔离为绝缘图案143。
各个第二狭缝161A可与垂直结构133交叠。第三狭缝161B可与板电极131交叠。
参照图11F，可形成上绝缘层171以覆盖绝缘图案143和漏极侧沟道结构159。上绝缘层171可填充图11E所示的第二狭缝161A和第三狭缝161B。
参照图11G，可形成穿透上绝缘层171的接触插塞173。接触插塞173可连接到漏极侧沟道结构159。随后，可形成连接到接触插塞173的位线181。根据本公开的实施方式，在形成位线181之前，如图11A所示形成第一封盖图案117，并且如图11D所示形成第二封盖图案157。因此，可稳定地控制在擦除操作期间形成GIDL电流所需的掺杂剂分布范围。
图12是示出根据本公开的实施方式的存储器***的配置的框图。
参照图12，存储器***1100包括存储器装置1120和存储控制器1110。
存储器装置1120可包括设置在字线和漏极选择线之间的擦除控制线。存储器装置1120可以是配置有多个闪存芯片的多芯片封装。
存储控制器1110控制存储器装置1120，并且可包括静态随机存取存储器(SRAM)1111、中央处理单元(CPU)1112、主机接口1113、纠错块1114和存储器接口1115。SRAM 1111用作CPU 1112的操作存储器，CPU 1112对存储控制器1110的数据交换执行总体控制操作，并且主机接口1113包括用于与存储器***1100连接的主机的数据交换协议。纠错块1114检测并纠正包括在从存储器装置1120读取的数据中的错误，并且存储器接口1115与存储器装置1120接口。另外，存储控制器1110还可包括用于存储用于与主机接口的代码数据等的只读存储器(ROM)。
图13是示出根据本公开的实施方式的计算***的配置的框图。
参照图13，计算***1200可包括电连接到***总线1260的CPU 1220、随机存取存储器(RAM)1230、用户接口1240、调制解调器1250和存储器***1210。计算***1200可以是移动装置。
如参照图12所描述的，存储器***1210可配置有存储器装置1212和存储控制器1211。存储器装置1212可包括设置在字线和漏极选择线之间的擦除控制线。
根据本公开，擦除控制线设置在字线和漏极选择线之间。根据本公开，擦除控制线和字线可同时被构图，从而半导体存储器装置的制造工艺可简化。
根据本公开，漏极选择线设置在擦除控制线和字线的构图工艺和漏极选择线的构图工艺在彼此区分的同时执行的位置处。因此，漏极选择线的宽度可形成为与擦除控制线和字线中的每一条的宽度不同。
根据本公开，穿透擦除控制线和字线的沟道结构和穿透漏极选择线的漏极侧沟道结构彼此分开形成。因此，沟道结构中的掺杂剂分布范围和漏极侧沟道结构中的掺杂剂分布范围的变化可减小。
根据本公开，可稳定地控制沟道结构和漏极侧沟道结构中的每一个中的掺杂剂分布范围和上述变化，因此可在擦除操作中在由擦除控制线围绕的沟道结构的上端稳定地生成栅致漏极泄漏(GIDL)电流。此外，被限定在漏极侧沟道结构和漏极选择线的交叉部分处的漏极选择晶体管的截止泄漏电流可减小。结果，半导体存储器装置的操作可靠性可改进。
相关申请的交叉引用
本申请要求2020年4月17日提交于韩国知识产权局的韩国专利申请号10-2020-0046886的优先权，其完整公开通过引用并入本文。

Claims (30)

1.一种半导体存储器装置，该半导体存储器装置包括：
多条字线，所述多条字线层叠在源极导电图案和位线之间；
至少两条漏极选择线，所述至少两条漏极选择线设置在所述多条字线和所述位线之间，所述至少两条漏极选择线在所述位线的延伸方向上彼此间隔开；以及
擦除控制线，所述擦除控制线设置在所述至少两条漏极选择线和所述多条字线之间。
2.根据权利要求1所述的半导体存储器装置，其中，所述至少两条漏极选择线包括在相同的水平处彼此间隔开的奇数编号漏极选择线和偶数编号漏极选择线。
3.根据权利要求2所述的半导体存储器装置，该半导体存储器装置还包括：
奇数柱组，该奇数柱组连接到所述源极导电图案并朝着所述位线延伸，该奇数柱组穿透所述奇数编号漏极选择线；以及
偶数柱组，该偶数柱组连接到所述源极导电图案并朝着所述位线延伸，该偶数柱组穿透所述偶数编号漏极选择线，
其中，所述擦除控制线和所述多条字线中的每一条延伸以围绕所述奇数柱组和所述偶数柱组。
4.根据权利要求1所述的半导体存储器装置，该半导体存储器装置还包括：
沟道结构，所述沟道结构连接到所述源极导电图案并延伸以穿透所述多条字线和所述擦除控制线；以及
漏极侧沟道结构，所述漏极侧沟道结构连接到所述沟道结构并延伸以穿透所述至少两条漏极选择线，
其中，穿透所述至少两条漏极选择线中的一条漏极选择线的所述漏极侧沟道结构的数量小于穿透所述擦除控制线的所述沟道结构的数量。
5.根据权利要求1所述的半导体存储器装置，该半导体存储器装置还包括：
狭缝，该狭缝设置在所述至少两条漏极选择线当中的彼此相邻的漏极选择线之间，该狭缝与所述多条字线和所述擦除控制线交叠；以及
柱结构，所述柱结构从所述源极导电图案延伸以穿透所述多条字线、所述擦除控制线和所述至少两条漏极选择线。
6.根据权利要求5所述的半导体存储器装置，其中，所述柱结构被分成分别与所述至少两条漏极选择线对应的至少两个柱组，
其中，所述狭缝设置在所述至少两个柱组当中的彼此相邻的柱组之间。
7.根据权利要求1所述的半导体存储器装置，其中，所述至少两条漏极选择线中的每一条形成为比所述多条字线和所述擦除控制线中的每一条窄。
8.根据权利要求1所述的半导体存储器装置，该半导体存储器装置还包括：
源极选择线，该源极选择线设置在所述多条字线和所述源极导电图案之间；以及
虚设字线，该虚设字线设置在第一区域和第二区域中的至少一个中，所述第一区域位于所述多条字线与所述擦除控制线之间，所述第二区域位于所述多条字线与所述源极选择线之间。
9.根据权利要求8所述的半导体存储器装置，其中，所述源极选择线和所述虚设字线中的每一条形成为具有比所述至少两条漏极选择线中的每一条的宽度宽的宽度。
10.根据权利要求1所述的半导体存储器装置，其中，所述至少两条漏极选择线中的每一条形成为比所述多条字线和所述擦除控制线中的每一条厚。
11.根据权利要求1所述的半导体存储器装置，该半导体存储器装置还包括基板，该基板被设置为比所述源极导电图案更靠近所述位线，该基板包括***电路。
12.根据权利要求1所述的半导体存储器装置，该半导体存储器装置还包括基板，该基板被设置为比所述位线更靠近所述源极导电图案，该基板包括***电路。
13.一种半导体存储器装置，该半导体存储器装置包括：
源极导电图案；
第一沟道结构和第二沟道结构，所述第一沟道结构和所述第二沟道结构连接到所述源极导电图案；
第一漏极侧沟道结构，所述第一漏极侧沟道结构连接到所述第一沟道结构；
第二漏极侧沟道结构，所述第二漏极侧沟道结构连接到所述第二沟道结构；
第一漏极选择线，所述第一漏极选择线围绕所述第一漏极侧沟道结构；
第二漏极选择线，所述第二漏极选择线围绕所述第二漏极侧沟道结构；
字线，该字线设置在所述源极导电图案和所述第一漏极选择线之间，该字线延伸以围绕所述第一沟道结构和所述第二沟道结构；以及
擦除控制线，该擦除控制线设置在所述字线和所述第一漏极选择线之间，该擦除控制线延伸以围绕所述第一沟道结构和所述第二沟道结构。
14.根据权利要求13所述的半导体存储器装置，其中，所述第一漏极侧沟道结构和所述第二漏极侧沟道结构中的每一个形成为具有比所述第一沟道结构和所述第二沟道结构中的每一个的宽度窄的宽度。
15.根据权利要求13所述的半导体存储器装置，其中，所述第一漏极侧沟道结构与所述第二漏极侧沟道结构之间的距离大于所述第一沟道结构与所述第二沟道结构之间的距离。
16.根据权利要求13所述的半导体存储器装置，其中，所述第一沟道结构和所述第二沟道结构中的每一个包括：
芯绝缘层；
掺杂半导体层，所述掺杂半导体层位于所述芯绝缘层上；以及
沟道层，所述沟道层沿着所述芯绝缘层的侧壁和所述掺杂半导体层的侧壁延伸，其中，所述掺杂半导体层延伸以面向所述擦除控制线的侧壁。
17.根据权利要求13所述的半导体存储器装置，其中，所述第一漏极侧沟道结构和所述第二漏极侧沟道结构中的每一个包括掺杂半导体层。
18.根据权利要求13所述的半导体存储器装置，该半导体存储器装置还包括源极选择线，该源极选择线设置在所述字线和所述源极导电图案之间，该源极选择线延伸以围绕所述第一沟道结构和所述第二沟道结构。
19.根据权利要求13所述的半导体存储器装置，其中，所述第一漏极选择线和所述第二漏极选择线中的每一条形成为比所述字线和所述擦除控制线中的每一条厚。
20.根据权利要求13所述的半导体存储器装置，其中，所述第一漏极选择线和所述第二漏极选择线中的每一条形成为具有比所述字线和所述擦除控制线中的每一条的宽度窄的宽度。
21.一种擦除半导体存储器装置的方法，该方法包括以下步骤：
将源极导电图案的电位增加位线的电位；
在单元串的擦除控制晶体管中生成热空穴并将所述热空穴引入到多个存储器单元的沟道，其中，所述单元串包括连接到所述源极导电图案的源极选择晶体管、连接到所述位线的漏极选择晶体管、串联连接在所述源极选择晶体管和所述漏极选择晶体管之间的所述多个存储器单元以及连接在所述多个存储器单元和所述漏极选择晶体管之间的所述擦除控制晶体管；以及
通过将擦除电压施加到所述位线并将擦除允许电压施加到连接到所述多个存储器单元的多条字线来擦除存储在所述多个存储器单元中的数据。
22.根据权利要求21所述的方法，其中，将所述源极导电图案的电位增加所述位线的电位的步骤包括以下步骤：在所述源极导电图案被浮置的状态下，在第一时间将预擦除电压施加到所述位线。
23.根据权利要求22所述的方法，其中，所述预擦除电压从比所述擦除电压低的起始电压电平逐渐增加至所述擦除电压的电平。
24.根据权利要求22所述的方法，其中，连接到所述漏极选择晶体管的漏极选择线和连接到所述源极选择晶体管的源极选择线在所述第一时间之后的第二时间被浮置，
其中，连接到所述擦除控制晶体管的擦除控制线在所述第二时间之后的第三时间被浮置，
其中，所述第二时间和所述第三时间比施加所述擦除电压的时间早。
25.根据权利要求24所述的方法，其中，在所述第二时间之前，将0V的电压施加到所述漏极选择线和所述源极选择线，
其中，在所述第三时间之前，将0V的电压施加到所述擦除控制线。
26.根据权利要求22所述的方法，其中，在施加所述预擦除电压时，将所述字线控制在浮置状态。
27.根据权利要求22所述的方法，其中，在所述擦除允许电压被施加到所述多条字线的时间之前，所述预擦除电压达到所述擦除电压的电平。
28.根据权利要求22所述的方法，其中，所述单元串还包括漏极侧虚设存储器单元和源极侧虚设存储器单元中的至少一个，所述漏极侧虚设存储器单元连接在所述擦除控制晶体管和所述多个存储器单元之间，所述源极侧虚设存储器单元连接在所述源极选择晶体管和所述多个存储器单元之间。
29.根据权利要求28所述的方法，其中，连接到所述漏极选择晶体管的漏极选择线和连接到所述源极选择晶体管的源极选择线在所述第一时间之后的第二时间被浮置，
其中，连接到所述擦除控制晶体管的擦除控制线在所述第二时间之后的第三时间被浮置，
其中，当所述单元串包括所述漏极侧虚设存储器单元时，连接到所述漏极侧虚设存储器单元的漏极侧虚设字线在所述第三时间之后的第四时间被浮置，
其中，所述第二时间、所述第三时间和所述第四时间比施加所述擦除电压的时间早。
30.根据权利要求28所述的方法，其中，连接到所述漏极选择晶体管的漏极选择线和连接到所述源极选择晶体管的源极选择线在所述第一时间之后的第二时间被浮置，
其中，连接到所述擦除控制晶体管的擦除控制线在所述第二时间之后的第三时间被浮置，
其中，当所述单元串包括所述源极侧虚设存储器单元时，连接到所述源极侧虚设存储器单元的源极侧虚设字线在所述第三时间之后的第四时间被浮置，
其中，所述第二时间、所述第三时间和所述第四时间比施加所述擦除电压的时间早。
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