CN113609030B - 一种pfr闪存扩展装置及方法 - Google Patents

Abstract

本发明提供一种PFR闪存扩展装置及方法，所述装置包括：服务器管理器件和可编程逻辑器件；服务器管理器件通过SPI第一信号链路连接可编程逻辑器件，可编程逻辑器件通过SPI第一信号链路连接多个快闪存储器；服务器管理器件通过SPI第二信号链路连接多个所述快闪存储器。本发明能够在不增加固件的情况下为PFR平台扩展闪存，从而支持BIOS和BMC开发客制化功能，提升PFR平台的用户体验。

Description

一种PFR闪存扩展装置及方法

技术领域

本发明属于服务器技术领域，具体涉及一种PFR闪存扩展装置及方法。

背景技术

PFR是Intel设计的用于支持NIST SP 800-193文档的安全要求的安全技术，PFR的目的是用于保护平台资产、检测损坏固件等恶意或错误行为，以及恢复平台固件到到良好状态的技术。PFR使用了一块CPLD作为整个PFR技术的核心，并定义了一段特殊的预启动状态T-1(Tminus 1)。***上电后，首先进入T-1阶段，此时，其他所有具有可能启动接口的固件(PCH、CPU、ME、BMC等)都处于复位状态，只有PFR CPLD上电启动，PFR CPLD首先对BMCFLASH、BIOS FLASH进行校验。如果校验失败，则PFR CPLD会擦除校验失败的FLASH区域，使用镜像文件恢复FLASH数据，校验成功则进入Bootguard的正常启动模式，此后为T0模式。T0模式中，PFR CPLD会对SM BUS和SPI数据进行监控过滤，开发者可以设置白名单，不符合白名单规则的数据会被阻止传输或写入FLASH，已达到过滤恶意数据的目的。

现有INTEL Whitley平台之PFR架构，BMC跟BIOS都是各配置一颗Flash，在CRB公版上INTEL提供的固件只有基本功能，若是要加入各家***厂所提供客制化之功能，则Flash会面临空间不足的情况。市面上SO16包装的NOR Flash,现有的容量最大只支持1Gb，若想要额外提供客制化之功能，搭配PFR架构超过1Gb,就会面临到空间不足，无法支持之窘境。

发明内容

针对现有技术的上述不足，本发明提供一种PFR闪存扩展装置及方法，以解决上述技术问题。

本发明提供一种PFR闪存扩展装置，所述装置包括：

服务器管理器件和可编程逻辑器件；服务器管理器件通过SPI第一信号链路连接可编程逻辑器件，可编程逻辑器件通过SPI第一信号链路连接多个快闪存储器；服务器管理器件通过SPI第二信号链路连接多个所述快闪存储器。

进一步的，所述服务器管理器件包括寻呼信道和基板管理控制器。

进一步的，所述SPI第一信号链路传输SPI_CSO信号；所述SPI第二信号链路传输SPI_CLK信号、SPI_MOSI信号和SPI_MISO信号。

进一步的，寻呼信道通过SPI第一信号链路连接可编程逻辑器件，可编程逻辑器件通过SPI第一信号链路分别连接第一快闪存储器和第二快闪存储器；寻呼信道通过SPI第二信号链路分别连接第一快闪存储器和第二快闪存储器；基板管理控制器通过SPI第一信号链路连接可编程逻辑器件，可编程逻辑器件通过SPI第一信号链路分别连接第三快闪存储器和第四快闪存储器；基板管理控制器通过SPI第二信号链路分别连接第三快闪存储器和第四快闪存储器。

进一步的，基板管理控制器与可编程逻辑器件通过SMBUS链路互联；基板管理控制器与寻呼信道通过eSPI链路互联；寻呼信道通过DMI链路与CPU互联；CPU与可编程逻辑器件通过SMBUS链路互联。

进一步的，所述可编程逻辑器件包括：

SPI Slave模块，用于接收并解码SPI_CSO信号；

Address decoder模块，用于解析SPI_CSO信号；

Chip Select Control模块，用于根据解析SPI_CSO信号得到的信息确定目标快闪存储器，并将所述SPI_CSO信号转发至目标快闪存储器。

本发明提供一种PFR闪存扩展方法，所述方法包括：

可编程逻辑器件接收服务器管理器件发送的SPI_CSO信号并对SPI_CSO信号进行解码；

从解码后的SPI_CSO信号中解析出目标快闪存储器；

将所述SPI_CSO信号转发至目标快闪存储器。

进一步的，可编程逻辑器件接收服务器管理器件发送的SPI_CSO信号并对SPI_CSO信号进行解码，包括：

根据SPI协议标准对SPI_CSO信号进行解码。

进一步的，从解码后的SPI_CSO信号中解析出目标快闪存储器，包括：

解析SPI_CSO信号并获取源服务器管理器件信息；

根据所述源服务器管理器件信息查找源服务器管理器件连接的所有快闪存储器作为待选对象；

从待选对象中选取目标快闪存储器作为目标快闪存储器。

进一步的，从待选对象中选取目标快闪存储器作为目标快闪存储器，包括：

从解析的SPI_CSO信号中获取任务需求内存；

采集待选对象的空闲内存；

选取空闲内存与所述任务需求内存匹配的待选对象作为目标快闪存储器。

本发明的有益效果在于，

本发明提供的PFR闪存扩展装置，通过将基板管理控制器或寻呼信道向快闪存储器发送的SPI信号分为两条链路，SPI_CSO信号使用一条传输链路，且经过PFR的CPLD，由CPLD进行转发；其余SPI信号使用另一条传输链路，无需CPLD转发。CPLD通过SPI接口分析BIOS和BMC要存取的地址范围，根据要存取快闪存储器地址位置来驱动SPI CS0或SPI CS1。让BIOS和BMC开发人员无须花时间开发要如何控制两颗快闪存储器。本发明能够在不增加固件的情况下为PFR平台扩展闪存，从而支持BIOS和BMC开发客制化功能，提升PFR平台的用户体验。

本发明提供的PFR闪存扩展方法，CPLD通过SPI接口分析BIOS和BMC要存取的地址范围，根据要存取快闪存储器地址位置来驱动SPI CS0或SPI CS1。让BIOS和BMC开发人员无须花时间开发要如何控制两颗快闪存储器。本发明能够在不增加固件的情况下为PFR平台扩展闪存，从而支持BIOS和BMC开发客制化功能，提升PFR平台的用户体验。

此外，本发明设计原理可靠，结构简单，具有非常广泛的应用前景。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本申请一个实施例的PFR闪存扩展装置的结构示意图。

图2是本申请一个实施例的PFR闪存扩展方法的示意性原理图。

具体实施方式

为了使本技术领域的人员更好地理解本发明中的技术方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。

需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。

在本发明的描述中，需要理解的是，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”等的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。

在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以通过具体情况理解上述术语在本发明中的具体含义。

下面对本发明涉及的名词进行解释。

PCH是Paging Indicator CHannel的缩写，译为寻呼信道。是北桥中的内存控制器和PCIe控制器都集成到了CPU内部，相当于整个北桥芯片都集成到了CPU内部，主板上只剩下南桥.所以PCH可以理解成南桥.目前Intel的有些SOC就是连PCH也集成到了CPU内部，比如：Intel Xeon D系列。

BIOS是英文"Basic Input Output System"的缩略词，直译过来后中文名称就是"基本输入输出***"。在IBM PC兼容***上，是一种业界标准的固件接口。BIOS这个字眼是在1975年第一次由CP/M操作***中出现。BIOS是个人电脑启动时加载的第一个软件。其实，它是一组固化到计算机内主板上一个ROM芯片上的程序，它保存着计算机最重要的基本输入输出的程序、开机后自检程序和***自启动程序，它可从CMOS中读写***设置的具体信息。其主要功能是为计算机提供最底层的、最直接的硬件设置和控制。此外，BIOS还向作业***提供一些***参数。***硬件的变化是由BIOS隐藏，程序使用BIOS功能而不是直接控制硬件。现代作业***会忽略BIOS提供的抽象层并直接控制硬件组件。

BMC，执行伺服器远端管理控制器，英文全称为Baseboard ManagementController.为基板管理控制器。它可以在机器未开机的状态下，对机器进行固件升级、查看机器设备、等一些操作。

SPI是串行外设接口(Serial Peripheral Interface)的缩写，是一种高速的，全双工，同步的通信总线，并且在芯片的管脚上只占用四根线，节约了芯片的管脚，同时为PCB的布局上节省空间，提供方便，正是出于这种简单易用的特性，越来越多的芯片集成了这种通信协议，比如AT91RM9200。

快闪存储器(英语：flash memory)，是一种电子式可清除程序化只读存储器的形式，允许在操作中被多次擦或写的存储器。这种科技主要用于一般性数据存储，以及在计算机与其他数字产品间交换传输数据，如储存卡与U盘。闪存是一种特殊的、以宏块抹写的EPROM。早期的闪存进行一次抹除，就会清除掉整颗芯片上的数据。

下面将参考附图并结合实施例来详细说明本发明。

实施例1

现有的PFR闪存架构，BMC和BIOS都适配置一颗Flash，并通过SPI接口与Flash沟通。而CPLD主要是负责通过SPI接口进行PFR基本功能，Detection,Protection和Recovery这三大功能。若是BMC或BIOS增加额外功能，造成Flash空间不足，通常会在增加Flash数量来进行扩充，由于Intel所提供的PFR固件不包含扩充机制，所以需要BIOS和BMC自行额外开发控制两颗以上Flash的韧体，同时CPLD PFR功能，也需要同时与BIOS和BMC配合。

请参考图1，本实施例提供PFR闪存扩展装置，包括：

可编程逻辑器件、寻呼信道和基板管理控制器，寻呼信道用于传输CPU中BIOS的指令。寻呼信道通过SPI第一信号链路连接可编程逻辑器件，可编程逻辑器件通过SPI第一信号链路分别连接第一快闪存储器和第二快闪存储器；寻呼信道通过SPI第二信号链路分别连接第一快闪存储器和第二快闪存储器；基板管理控制器通过SPI第一信号链路连接可编程逻辑器件，可编程逻辑器件通过SPI第一信号链路分别连接第三快闪存储器和第四快闪存储器；基板管理控制器通过SPI第二信号链路分别连接第三快闪存储器和第四快闪存储器。SPI第一信号链路传输SPI_CSO信号；SPI第二信号链路传输SPI_CLK信号、SPI_MOSI信号和SPI_MISO信号。

基板管理控制器与可编程逻辑器件通过SMBUS链路互联；基板管理控制器与寻呼信道通过eSPI链路互联；寻呼信道通过DMI链路与CPU互联；CPU与可编程逻辑器件通过SMBUS链路互联。

可编程逻辑器件包括：SPI Slave模块，用于接收并解码SPI_CSO信号；Addressdecoder模块，用于解析SPI_CSO信号；Chip Select Control模块，用于根据解析SPI_CSO信号得到的信息确定目标快闪存储器，并将SPI_CSO信号转发至目标快闪存储器。

本实施例提供的PFR闪存扩展装置，BIOS和BMC的SPI接口连接到CPLD之外，同时还会将SPI接口的SPI_CLK，SPI_MISO，SPI MOSI三接到Flash接口上，但接到Flash的SPI CS是由CPLD控制控制。CPLDBIOS或BMC送出的SPI接口，先通过SPI Slave模行，接透通过Addressdecoder模分析目前要哪一位置，并算出是由Flash 0是Flash 1

行存取，最后再通过Chip Select Control模送出SPI_CS。假的是Flash 0,送出SPI_CS0,的是Flash 1,送出SPI_CS1。Addressdecoder模是根据Flash的空算位置，假Flash是使用1Gb的容量，Flash 0Address的是0x00000000～0x07FFFFFF，Flash 1Address的是0x08000000～0x0FFFFFFF。通过Address匹配BMC或BIOS是要存取哪一Flash。

实施例2

本实施例提供一种PFR闪存扩展装置，包括：

可编程逻辑器件、寻呼信道和基板管理控制器，寻呼信道用于传输CPU中BIOS的指令。寻呼信道通过SPI第一信号链路连接可编程逻辑器件，可编程逻辑器件通过SPI第一信号链路分别连接第一快闪存储器、第二快闪存储器和第三快闪存储器；寻呼信道通过SPI第二信号链路分别连接第一快闪存储器、第二快闪存储器和第三快闪存储器；基板管理控制器通过SPI第一信号链路连接可编程逻辑器件，可编程逻辑器件通过SPI第一信号链路分别连接第四快闪存储器、第五快闪存储器和第六快闪存储器；基板管理控制器通过SPI第二信号链路分别连接第四快闪存储器、第五快闪存储器和第六快闪存储器。SPI第一信号链路传输SPI_CSO信号；SPI第二信号链路传输SPI_CLK信号、SPI_MOSI信号和SPI_MISO信号。

基板管理控制器与可编程逻辑器件通过SMBUS链路互联；基板管理控制器与寻呼信道通过eSPI链路互联；寻呼信道通过DMI链路与CPU互联；CPU与可编程逻辑器件通过SMBUS链路互联。

可编程逻辑器件包括：SPI Slave模块，用于接收并解码SPI_CSO信号；Addressdecoder模块，用于解析SPI_CSO信号；Chip Select Control模块，用于根据解析SPI_CSO信号得到的信息确定目标快闪存储器，并将SPI_CSO信号转发至目标快闪存储器。

实施例3

请参考图2，本实施例提供一种PFR闪存扩展方法，包括以下步骤：

S1、可编程逻辑器件接收服务器管理器件发送的SPI_CSO信号并对SPI_CSO信号进行解码。

CPLD的SPI Slave模块接收BMC或BIOS发送的SPI_CSO信号，根据SPI协议标准对接收的SPI_CSO信号进行解码。

S2、从解码后的SPI_CSO信号中解析出目标快闪存储器。

Address decoder模块解析SPI_CSO信号并获取源服务器管理器件信息(BMC或BIOS)，根据源服务器管理器件信息查找源服务器管理器件连接的所有快闪存储器作为待选对象；从待选对象中选取目标快闪存储器作为目标快闪存储器。从解析的SPI_CSO信号中获取任务需求内存；采集待选对象的空闲内存；选取空闲内存与所述任务需求内存匹配的待选对象作为目标快闪存储器。

例如，CPLD BIOS或BMC送出的SPI接口，先通过SPI Slave模行，接通过Addressdecoder模分析目前要哪一位置，并算出是由Flash0是Flash 1行存取，最后再通过ChipSelect Control模送出SPI_CS。假的是Flash 0,送出SPI_CS0,的是Flash 1,送出SPI_CS1。Address decoder模是根据Flash的空算位置，假Flash是使用1Gb的容量，Flash 0Address的是0x00000000～0x07FFFFFF，Flash1Address的是0x08000000～0x0FFFFFFF。通过Address匹配BMC或BIOS是要存取哪一Flash。

S3、将所述SPI_CSO信号转发至目标快闪存储器。

Chip Select Control模向目标Flash转发SPI_CSO信号。

本实施例提供的PFR闪存扩展方法，CPLD通过SPI接口分析BIOS和BMC要存取的地址范围，根据要存取快闪存储器地址位置来驱动SPI CS0或SPI CS1。让BIOS和BMC开发人员无须花时间开发要如何控制两颗快闪存储器。本发明能够在不增加固件的情况下为PFR平台扩展闪存，从而支持BIOS和BMC开发客制化功能，提升PFR平台的用户体验。

尽管通过参考附图并结合优选实施例的方式对本发明进行了详细描述，但本发明并不限于此。在不脱离本发明的精神和实质的前提下，本领域普通技术人员可以对本发明的实施例进行各种等效的修改或替换，而这些修改或替换都应在本发明的涵盖范围内/任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应所述以权利要求的保护范围为准。

Claims (6)

1.一种PFR闪存扩展装置，其特征在于，所述装置包括：

服务器管理器件和可编程逻辑器件；服务器管理器件通过SPI第一信号链路连接可编程逻辑器件，可编程逻辑器件通过SPI第一信号链路连接多个快闪存储器；服务器管理器件通过SPI第二信号链路连接多个所述快闪存储器；服务器管理器件包括寻呼信道和基板管理控制器；所述SPI第一信号链路传输SPI_CSO信号；所述SPI第二信号链路传输SPI_CLK信号、SPI_MOSI信号和SPI_MISO信号；寻呼信道通过SPI第一信号链路连接可编程逻辑器件，可编程逻辑器件通过SPI第一信号链路分别连接第一快闪存储器和第二快闪存储器；寻呼信道通过SPI第二信号链路分别连接第一快闪存储器和第二快闪存储器；基板管理控制器通过SPI第一信号链路连接可编程逻辑器件，可编程逻辑器件通过SPI第一信号链路分别连接第三快闪存储器和第四快闪存储器；基板管理控制器通过SPI第二信号链路分别连接第三快闪存储器和第四快闪存储器；所述可编程逻辑器件包括：SPI Slave模块，用于接收并解码SPI_CSO信号；Address decoder模块，用于解析SPI_CSO信号；Chip Select Control模块，用于根据解析SPI_CSO信号得到的信息确定目标快闪存储器，并将所述SPI_CSO信号转发至目标快闪存储器。

2.根据权利要求1所述的装置，其特征在于，基板管理控制器与可编程逻辑器件通过SMBUS链路互联；基板管理控制器与寻呼信道通过eSPI链路互联；寻呼信道通过DMI链路与CPU互联；CPU与可编程逻辑器件通过SMBUS链路互联。

3.一种使用权利要求1-2任一项所述的PFR闪存扩展装置的PFR闪存扩展方法，其特征在于，所述方法包括：

可编程逻辑器件接收服务器管理器件发送的SPI_CSO信号并对SPI_CSO信号进行解码；

从解码后的SPI_CSO信号中解析出目标快闪存储器；

将所述SPI_CSO信号转发至目标快闪存储器。

4.根据权利要求3所述的方法，其特征在于，可编程逻辑器件接收服务器管理器件发送的SPI_CSO信号并对SPI_CSO信号进行解码，包括：

根据SPI协议标准对SPI_CSO信号进行解码。

5.根据权利要求3所述的方法，其特征在于，从解码后的SPI_CSO信号中解析出目标快闪存储器，包括：

解析SPI_CSO信号并获取源服务器管理器件信息；

根据所述源服务器管理器件信息查找源服务器管理器件连接的所有快闪存储器作为待选对象；

从待选对象中选取目标快闪存储器作为目标快闪存储器。

6.根据权利要求5所述的方法，其特征在于，从待选对象中选取目标快闪存储器作为目标快闪存储器，包括：

从解析的SPI_CSO信号中获取任务需求内存；

采集待选对象的空闲内存；

选取空闲内存与所述任务需求内存匹配的待选对象作为目标快闪存储器。