CN113539956A - 一种晶片的加工方法 - Google Patents

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Abstract

本发明提供了一种晶片的加工方法,包括以下步骤:半切割加工处理步骤,切割工具由晶片的正面切入晶片,切入深度等于晶片减薄后的厚度;贴胶步骤,在晶片的正面贴上一层胶带;背面研削步骤,对晶片的背面进行研削加工直至晶片分割成多个芯片;框架粘贴步骤,将贴有胶带的晶片粘贴到框架上;剥离胶带步骤,将晶片正面的胶带剥离。本发明提供的晶片的加工方法,其通过先对晶片进行半切割加工处理,再进行晶片背面研削加工,使得晶片分割成多个芯片,可最大限度地抑制分割芯片时产生的背面崩裂及晶片破损,从而能够顺利地从大尺寸的晶片上切割出芯片;由于采用研削加工对芯片实施分离作业,故可以有效地避免薄型晶片在搬运过程中的破损风险。

Description

一种晶片的加工方法
技术领域
本发明涉及半导体技术领域,更具体地说,是涉及一种晶片的加工方法。
背景技术
在器件芯片的制造工序中,使用在由呈格子状排列的多条间隔道(分割预定线)划分的多个区域的正面侧分别形成有IC(Integrated Circuit,集成电路)、LSI(Large ScaleIntegration,大规模集成)等器件的晶片。将该晶片沿着间隔道进行分割,从而得到分别具有器件的多个器件芯片。器件芯片搭载于以移动电话、个人计算机为代表的各种电子设备中。
目前,市场上12寸(300mm)晶片的薄型化需求日益扩大,其需要同时满足12寸晶圆与薄型化。但是,晶片在减薄后搬运过程中易发生晶片破裂,且晶片在切割加工时易产生正背面崩裂现象,这已经成为生产厂家必须面对的重要难题。
发明内容
本发明实施例的目的在于提供一种晶片的加工方法,以解决现有技术中存在的晶片在减薄后搬运过程中易发生晶片破裂及在切割加工时易产生正背面崩裂的技术问题。
为实现上述目的,本发明采用的技术方案是:提供一种晶片的加工方法,包括以下步骤:
半切割加工处理步骤,待减薄的晶片包括相对设置的正面和背面,切割工具由所述晶片的正面切入所述晶片,切入深度等于所述晶片减薄后的厚度;
贴胶步骤,在所述晶片的正面贴上一层胶带;
背面研削步骤,对所述晶片的背面进行研削加工直至所述晶片分割成多个芯片;
框架粘贴步骤,将贴有胶带的所述晶片粘贴到框架上;
剥离胶带步骤,将所述晶片正面的胶带剥离。
可选地,在所述背面研削步骤与所述框架粘贴步骤之间还包括背面抛光步骤,所述背面抛光步骤包括对研削加工后的所述晶片的背面进行抛光处理。
可选地,在所述半切割加工处理步骤中,采用半切割用切割机在所述晶片的正面的切割道上开设凹槽,所述凹槽的深度等于所述晶片减薄后的厚度。
可选地,在所述贴胶步骤中,所述胶带为UV保护膜。
可选地,在所述贴胶步骤中,所述胶带为BG保护膜。
可选地,在所述背面研削步骤中,采用保持工作台隔着所述胶带来保持所述晶片,使所述晶片的背面露出,并采用研削机对所述晶片的背面进行研削加工。
可选地,所述框架粘贴步骤包括采用联机***将研削后的所述晶片搬运到框架粘贴机上。
可选地,在所述框架粘贴步骤中,在将研削后的所述晶片搬运之后先实施位置校准,再将研削后的所述晶片粘贴到所述框架粘贴机上。
可选地,在所述框架粘贴步骤中,所述晶片通过划片膜粘贴到所述框架粘贴机上。
可选地,在所述剥离胶带步骤之后,所述晶片的加工方法还包括检验步骤,所述检验步骤包括检验分割后的所述芯片的正面和背面品质。
本发明提供的晶片的加工方法的有益效果在于:与现有技术相比,本发明晶片的加工方法,其通过先对晶片进行半切割加工处理,再进行晶片背面研削加工,使得晶片分割成多个芯片,可最大限度地抑制分割芯片时产生的背面崩裂及晶片破损,从而能够顺利地从大尺寸的晶片上切割出芯片;由于采用研削加工对芯片实施分离作业,故可以有效地避免薄型晶片在搬运过程中的破损风险。
附图说明
为了更清楚地说明本发明实施例中的技术方案,下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本发明的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动性的前提下,还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的晶片的加工方法流程示意图;
图2为本发明实施例提供的晶片的加工方法的半切割加工处理步骤的结构示意图;
图3为本发明实施例提供的晶片的加工方法的背面研削步骤的结构示意图。
其中,图中各附图标记:
10-晶片;11-凹槽;20-刀片;30-胶带;40-研削机。
具体实施方式
为了使本发明所要解决的技术问题、技术方案及有益效果更加清楚明白,以下结合附图及实施例,对本发明进行进一步详细说明。应当理解,此处所描述的具体实施例仅仅用以解释本发明,并不用于限定本发明。
需要说明的是,当元件被称为“固定于”或“设置于”另一个元件,它可以直接在另一个元件上或者间接在该另一个元件上。当一个元件被称为是“连接于”另一个元件,它可以是直接连接到另一个元件或间接连接至该另一个元件上。
需要理解的是,术语“长度”、“宽度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系,仅是为了便于描述本发明和简化描述,而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作,因此不能理解为对本发明的限制。
此外,术语“第一”、“第二”仅用于描述目的,而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此,限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中,“多个”的含义是两个或两个以上,除非另有明确具体的限定。
目前,晶片10的加工处理一般是先对晶片10进行减薄处理,如研磨晶片10背面,使晶片10厚度与芯片尺寸一致,然后再对晶片10进行切割,以形成所需芯片。然而,本发明实施例提供一种新型的晶片10的加工方法,可称之为DBGP(Dicing Before GrindingPolisher)工艺,该DBGP工艺是将现有的工艺程序进行逆向操作,即先对晶片10进行半切割加工处理,然后再对晶片10进行减薄处理,如对晶片10背面进行研削,以形成所需芯片。
请一并参阅图1至图3,现对本发明实施例提供的晶片的加工方法进行说明。所述晶片10的加工方法,主要包括以下步骤:
S1、半切割加工处理步骤,待减薄的晶片10包括相对设置的正面和背面,切割工具由晶片10的正面切入晶片10,切入深度等于晶片10减薄后的厚度;
S2、贴胶步骤,在晶片10的正面贴上一层胶带30;
S3、背面研削步骤,对晶片10的背面进行研削加工直至晶片10分割成多个芯片;
S4、框架粘贴步骤,将贴有胶带30的晶片10粘贴到框架上;
S5、剥离胶带30步骤,将晶片10正面的胶带30剥离。
本发明提供的晶片10的加工方法,与现有技术相比,其通过先对晶片10进行半切割加工处理,再进行晶片10背面研削加工,使得晶片10分割成多个芯片,可最大限度地抑制分割芯片时产生的背面崩裂及晶片10破损,从而能够顺利地从大尺寸的晶片10上切割出芯片;由于采用研削加工对芯片实施分离作业,故可以有效地避免薄型晶片10在搬运过程中的破损风险。
在本发明的一个实施例中,请参阅图1,在上述背面研削步骤与框架粘贴步骤之间还包括背面抛光步骤,该背面抛光步骤包括对研削加工处理后的晶片10的背面进行抛光处理。在具体应用中,可对研削加工处理后的晶片10进行背面镜面抛光处理。在本实施例中,通过背面抛光步骤,可以大幅度地减少晶片10的背面崩裂现象,因此能够在维持高抗折强度的同时,对晶片10实施超薄加工,进而能够生产出高强度的芯片。
在本发明的一个实施例中,请参阅图1,在上述剥离胶带30步骤之后,晶片10的加工方法还包括检验步骤,该检验步骤包括检验分割后的芯片的正面品质和背面品质。在本实施例中,检验分割后的芯片的正面品质和背面品质过关后,即转下站,完成本发明实施例的DBGP工艺工序。其中,下站可以是芯片拾取操作。
在本发明的一个实施例中,请参阅图2,在上述半切割加工处理步骤中,采用半切割用切割机在晶片10的正面的切割道上开设凹槽11,该凹槽11的深度等于晶片10减薄后的厚度。在本实施例中,切割工具采用半切割用切割机,晶片10正面的切割道为切割余量。在实际应用中,利用半切割用切割机的刀片20在晶片10正面开设凹槽11。在通常的切割加工中,会切割到晶片10背面,直至完全切断。但是,在实施的DBGP工艺中,只切割到所要求的芯片厚度尺寸为止,即刀片20切入量等于晶片10减薄后的厚度。例如,晶片10需减薄到35um,则刀片20切入量就为35um。
另外,在实际应用中,本发明实施例的DBGP工艺的刀片20高度由产品的最终厚度决定,而传统切割工艺的刀片20高度在Z1轴上切入产品最终厚度的1/3-1/2之间,在Z2轴上切入胶带30中20um-30um;本发明实施例的DBGP工艺的切割转速在Z1和Z2轴上相同,而传统切割工艺的切割转速在Z1和Z2轴上不同;本发明实施例的DBGP工艺的切割刀片20在Z1和Z2轴上相同,而传统切割工艺的切割刀片20在Z1和Z2轴上不同,其中,Z1轴的宽度大于Z2轴10um;本发明实施例的DBGP工艺的切割品质检验中,背崩小于30um,而传统切割工艺的切割品质检验中,背崩约50um-100um;最后,本发明实施例的DBGP工艺的切割效率相对传统切割工艺提升50%。
在本发明的一个实施例中,请参阅图2及图3,在上述贴胶步骤中,所贴的胶带30为BG保护膜。在具体应用中,将半切割好的产品,用贴膜机在产品正面贴上一层BG保护膜。
在本发明的另一个实施例中,请参阅图2及图3,在上述贴胶步骤中,所贴的胶带30为UV保护膜。在具体应用中,将半切割好的产品,用贴膜机在产品正面贴上一层UV保护膜。在本实施例中,采用UV保护膜在解胶前的粘性比BG保护膜强,可以为背面研削步骤及背面抛光步骤提供良好的结合力,以确保减薄后的产品品质。另外,采用UV保护膜在解胶后的粘性抵,方便剥离胶带30操作,避免在剥离胶带30操作时将产品粘掉的风险。
在本发明的一个实施例中,参阅图3,在上述背面研削步骤中,采用保持工作台隔着胶带30来保持晶片10,以使晶片10的背面露出,并采用研削机40对晶片10的背面进行研削加工处理,当研削到事先切入的凹槽11时,晶片10会被分割成多个芯片。
在本发明的一个实施例中,上述框架粘贴步骤包括采用联机***将研削后的晶片10搬运至框架粘贴机上。在实际应用中,联机***可采用现有的***或者采用根据实际需要设计的***,此处不做详细说明。
进一步地,在上述框架粘贴步骤中,在将研削后的晶片10搬运之后先实施位置校准,再将研削后的晶片10粘贴到框架粘贴机上。在本实施例中,先实施位置校准,以便于准确地将研削后的晶片10粘贴到框架粘贴机上对应的位置,方便后续剥离胶带30操作。
更进一步地,在上述框架粘贴步骤中,研削后的晶片10通过划片膜粘贴到框架粘贴机上。
以上所述仅为本发明的较佳实施例而已,并不用以限制本发明,凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等,均应包含在本发明的保护范围之内。

Claims (10)

1.一种晶片的加工方法,其特征在于,包括以下步骤:
半切割加工处理步骤,待减薄的晶片包括相对设置的正面和背面,切割工具由所述晶片的正面切入所述晶片,切入深度等于所述晶片减薄后的厚度;
贴胶步骤,在所述晶片的正面贴上一层胶带;
背面研削步骤,对所述晶片的背面进行研削加工直至所述晶片分割成多个芯片;
框架粘贴步骤,将贴有胶带的所述晶片粘贴到框架上;
剥离胶带步骤,将所述晶片正面的胶带剥离。
2.如权利要求1所述的晶片的加工方法,其特征在于,在所述背面研削步骤与所述框架粘贴步骤之间还包括背面抛光步骤,所述背面抛光步骤包括对研削加工后的所述晶片的背面进行抛光处理。
3.如权利要求1所述的晶片的加工方法,其特征在于,在所述半切割加工处理步骤中,采用半切割用切割机在所述晶片的正面的切割道上开设凹槽,所述凹槽的深度等于所述晶片减薄后的厚度。
4.如权利要求1所述的晶片的加工方法,其特征在于,在所述贴胶步骤中,所述胶带为UV保护膜。
5.如权利要求1所述的晶片的加工方法,其特征在于,在所述贴胶步骤中,所述胶带为BG保护膜。
6.如权利要求1所述的晶片的加工方法,其特征在于,在所述背面研削步骤中,采用保持工作台隔着所述胶带来保持所述晶片,使所述晶片的背面露出,并采用研削机对所述晶片的背面进行研削加工。
7.如权利要求1所述的晶片的加工方法,其特征在于,所述框架粘贴步骤包括采用联机***将研削后的所述晶片搬运到框架粘贴机上。
8.如权利要求7所述的晶片的加工方法,其特征在于,在所述框架粘贴步骤中,在将研削后的所述晶片搬运之后先实施位置校准,再将研削后的所述晶片粘贴到所述框架粘贴机上。
9.如权利要求8所述的晶片的加工方法,其特征在于,在所述框架粘贴步骤中,所述晶片通过划片膜粘贴到所述框架粘贴机上。
10.如权利要求1至8任一项所述的晶片的加工方法,其特征在于,在所述剥离胶带步骤之后,所述晶片的加工方法还包括检验步骤,所述检验步骤包括检验分割后的所述芯片的正面和背面品质。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115020339A (zh) * 2022-05-23 2022-09-06 深圳米飞泰克科技股份有限公司 一种晶圆的切割方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101026126A (zh) * 2006-02-14 2007-08-29 株式会社迪斯科 半导体芯片制造方法
JP2008053500A (ja) * 2006-08-25 2008-03-06 Disco Abrasive Syst Ltd ウエーハの分割方法
CN103563053A (zh) * 2011-05-19 2014-02-05 松下电器产业株式会社 半导体芯片的制造方法
CN104733385A (zh) * 2013-12-19 2015-06-24 株式会社迪思科 器件晶片的加工方法
CN107924864A (zh) * 2016-06-30 2018-04-17 华殷高科技股份有限公司 半导体晶片半切割后的背面研削加工用紫外线硬化型粘合片
CN110211913A (zh) * 2019-05-29 2019-09-06 浙江荷清柔性电子技术有限公司 一种柔性芯片的制造方法
CN111900078A (zh) * 2020-07-22 2020-11-06 宁波芯健半导体有限公司 一种铌酸锂晶圆的减薄方法
CN112758885A (zh) * 2020-12-25 2021-05-07 中国电子科技集团公司第十三研究所 Mems异形芯片的切割方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101026126A (zh) * 2006-02-14 2007-08-29 株式会社迪斯科 半导体芯片制造方法
JP2008053500A (ja) * 2006-08-25 2008-03-06 Disco Abrasive Syst Ltd ウエーハの分割方法
CN103563053A (zh) * 2011-05-19 2014-02-05 松下电器产业株式会社 半导体芯片的制造方法
CN104733385A (zh) * 2013-12-19 2015-06-24 株式会社迪思科 器件晶片的加工方法
CN107924864A (zh) * 2016-06-30 2018-04-17 华殷高科技股份有限公司 半导体晶片半切割后的背面研削加工用紫外线硬化型粘合片
CN110211913A (zh) * 2019-05-29 2019-09-06 浙江荷清柔性电子技术有限公司 一种柔性芯片的制造方法
CN111900078A (zh) * 2020-07-22 2020-11-06 宁波芯健半导体有限公司 一种铌酸锂晶圆的减薄方法
CN112758885A (zh) * 2020-12-25 2021-05-07 中国电子科技集团公司第十三研究所 Mems异形芯片的切割方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115020339A (zh) * 2022-05-23 2022-09-06 深圳米飞泰克科技股份有限公司 一种晶圆的切割方法

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Address after: 518000 1st, 5th and 6th floors of No. 1 workshop, No. 28 Qingfeng Avenue, Baolong Street, Longgang District, Shenzhen City, Guangdong Province

Applicant after: Shenzhen mifitech Technology Co.,Ltd.

Address before: 518000 1st, 5th and 6th floors of No. 1 workshop, No. 28 Qingfeng Avenue, Baolong Street, Longgang District, Shenzhen City, Guangdong Province

Applicant before: Shenzhen Mifeitake Technology Co.,Ltd.

RJ01 Rejection of invention patent application after publication
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Application publication date: 20211022