CN113539344A - 阻抗校准以及相关联的方法、装置和*** - Google Patents

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Abstract

公开了阻抗校准以及相关联的方法、装置和***。一种半导体装置可以包含输入/输出I/O接口区域。所述半导体装置还可以包含多个ZQ校准电路，其中所述多个ZQ校准电路中的每个ZQ校准电路被定位成与所述I/O接口区域的相关联部分相邻。所述半导体装置还可以包含多个插补电路，其中所述多个插补电路中的每个插补电路被定位成与所述I/O接口区域的相关联部分相邻并且被配置成基于多个其它校准代码生成校准代码。进一步地，所述I/O接口区域的与所述多个插补电路相关联的部分至少部分地定位在所述I/O接口区域的与所述多个ZQ校准电路相关联的部分之间。

Description

阻抗校准以及相关联的方法、装置和***
优先权要求
本申请要求针对“阻抗校准以及相关联的方法、装置和***(ImpedanceCalibration,and Associated Methods,Devices,and Systems)”于2020年4月14日提交的美国专利申请序列号16/848,093的提交日期的权益。
技术领域
本公开的实施例总体上涉及半导体装置阻抗校准。更具体地，各个实施例涉及执行ZQ校准并且涉及相关方法、装置和***。
背景技术
半导体存储器装置通常以内部半导体集成电路的形式设置于计算机或其它电子***中。有许多不同类型的存储器，包含例如随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)、电阻式随机存取存储器(RRAM)、双数据速率存储器(DDR)、低功率双数据速率存储器(LPDDR)、相变存储器(PCM)和闪速存储器。
半导体存储器装置通常包含能够容纳代表数据位的电荷的许多存储器晶胞。这些存储器晶胞通常被布置成存储器阵列。可以通过经由相关联的字线驱动器选择性地激活存储器晶胞来将数据写入到存储器晶胞或从存储器晶胞中检索数据。
发明内容
本公开的各个实施例可以包含一种半导体装置。所述半导体装置可以包含输入/输出(I/O)接口区域。所述半导体装置还可以包含多个ZQ校准电路，其中所述多个ZQ校准电路中的每个ZQ校准电路被定位成与所述I/O接口区域的相关联部分相邻。所述装置还可以包含多个插补电路，其中所述多个插补电路中的每个插补电路被定位成与所述I/O接口区域的相关联部分相邻并且被配置成基于多个其它校准代码生成校准代码。进一步地，所述多个插补电路中的每个插补电路可以耦接到所述多个插补电路中的一或多个其它插补电路、所述多个ZQ校准电路中的一或多个ZQ校准电路或其任何组合。此外，所述I/O接口区域的与所述多个插补电路相关联的部分至少部分地定位在所述I/O接口区域的与所述多个ZQ校准电路相关联的部分之间。
在另一个实施例中，一种装置可以包含输入/输出(I/O)接口区域。所述装置可以进一步包含第一ZQ校准电路，所述第一ZQ校准电路被配置成生成用于所述I/O接口区域的第一部分的第一校准代码。所述装置还可以包含第二ZQ校准电路，所述第二ZQ校准电路被配置成生成用于所述I/O接口区域的第二部分的第二校准代码。
根据本公开的另一个实施例，一种方法可以包含通过与半导体装置的输入/输出(I/O)接口区域的第一部分相关联的第一ZQ校准电路确定用于所述第一部分的第一校准代码。所述方法还可以包含通过与所述半导体装置的所述I/O接口区域的第二部分相关联的第二ZQ校准电路确定用于所述第二部分的第二校准代码。进一步地，所述方法可以包含基于所述第一校准代码和所述第二校准代码确定用于所述半导体装置的所述I/O接口区域的第三部分的第三校准代码，其中所述第三部分至少部分地定位在所述第一部分与所述第二部分之间。
根据本公开的另一个实施例，一种方法可以包含通过与半导体装置的输入/输出(I/O)接口区域的第一部分相关联的第一ZQ校准电路确定用于所述第一部分的第一校准代码。进一步地，所述方法可以包含通过与所述半导体装置的所述I/O接口区域的第二部分相关联的第二ZQ校准电路确定用于所述第二部分的第二校准代码。所述方法还可以包含基于所述第一校准代码调整所述I/O接口区域的所述第一部分。此外，所述方法可以包含基于所述第二校准代码调整所述I/O接口区域的所述第二部分。
本公开的另外的实施例包含一种电子***。所述电子***可以包含至少一个输入装置、至少一个输出装置和至少一个处理器装置，所述至少一个处理器装置可操作地耦接到所述输入装置和所述输出装置。所述电子***还可以包含至少一个存储器装置，所述至少一个存储器装置可操作地耦接到所述至少一个处理器装置。所述至少一个存储器装置可以包含输入/输出(I/O)接口，所述I/O接口包含多个区域。所述至少一个存储器装置还可以包含第一ZQ校准电路，所述第一ZQ校准电路被定位成与所述I/O接口的所述多个区域中的第一区域相邻。所述至少一个存储器装置还可以包含第二ZQ校准电路，所述第二ZQ校准电路被定位成与所述I/O接口的所述多个区域中的第二区域相邻。另外，所述至少一个存储器装置可以包含第一插补电路，所述第一插补电路耦接到所述第一ZQ校准电路和所述第二ZQ校准电路中的每个ZQ校准电路并且被定位成与所述I/O接口的所述多个区域中的第三区域相邻，其中所述第三区域至少部分地定位在所述第二区域与所述第一区域之间。
附图说明
图1是根据本公开的至少一个实施例的示例半导体存储器装置的框图。
图2描绘了示例ZQ校准电路的简化图。
图3是示例存储器装置的布局图。
图4是包含ZQ校准单元的ZQ覆盖区域的另一个示例存储器装置的布局图。
图5是包含多个ZQ校准电路的另一个示例存储器装置的布局图。
图6是包含多个ZQ校准电路的又另一个示例存储器装置的布局图。
图7是根据本公开的各个实施例的包含多个ZQ校准电路和多个插补电路的示例存储器装置的布局图。
图8是根据本公开的各个实施例的包含多个ZQ校准电路和多个插补电路的另一个示例存储器装置的布局图。
图9是根据本公开的各个实施例的操作半导体装置的示例方法的流程图。
图10是根据本公开的各个实施例的存储器***的简化框图。
图11是根据本公开的各个实施例的电子***的简化框图。
具体实施方式
半导体存储器装置被广泛地用于将信息存储在各种电子装置中，如计算机、无线通信装置、相机、数字显示器等等。信息是通过对存储器装置的不同状态进行编程来存储的。例如，二进制装置具有两种状态，所述两种状态通常由逻辑“1”或逻辑“0”表示。在其它***中，可以存储两种以上状态。为了对所存储信息进行存取，电子装置可以读取或读出存储器装置中的所存储信息。为了存储信息，电子装置可以在存储器装置中写入或编程状态。
半导体存储器装置可以是易失性的或非易失性的。非易失性存储器装置(例如，闪速存储器)即使在没有外部电源的情况下也可以在延长的时间段内存储数据。易失性存储器装置(例如，DRAM)可能随着时间的推移而失去其所存储状态，除非通过外部电源对其进行周期性刷新。二进制存储器装置可以例如包含充电或放电电容器。
如微计算机、存储器、门阵列等半导体装置可以包含输入/输出(I/O)引脚和输出电路，以用于通过总线、在板上形成的传输线等将数据传输到其它装置。半导体装置可以包含控制数据传输的电路并且可以包含例如输出缓冲器和驱动器。为了一致且准确地传输数据，半导体装置的阻抗可以与传输网络和/或接收装置的阻抗相匹配。
如低功率动态随机存取存储器(LPDRAM)装置(和其它类似的半导体装置)等半导体装置可以使用ZQ校准过程跨过程、电压和/或温度变化调整半导体装置的某些组件，如输入/输出(I/O)驱动器、管芯上终止组件和/或其它组件。具体地，ZQ校准过程可以使用周期性(例如，如由存储器控制器所命令的)校准来将组件与参考值进行比较，以维持跨过程、电压和/或温度(PVT)一致的阻抗。然而，如果例如半导体装置的一个区域的过程变化效应不同于半导体装置的另一个区域的过程变化效应，则ZQ校准过程可能会失去准确性。
如下文更充分地描述的，本文所描述的各个实施例可以与通过多个ZQ校准电路和至少一个插补电路执行半导体装置的ZQ校准有关。更具体地，如下文更充分地描述的，本公开的各个实施例包含半导体装置，所述半导体装置包含输入/输出(I/O)接口区域(例如，包含多个I/O缓冲器)。进一步地，半导体装置可以包含多个ZQ校准电路，其中所述多个ZQ校准电路中的每个ZQ校准电路被定位成与I/O接口区域的相关联部分相邻。半导体可以进一步包含多个插补电路，其中所述多个插补电路中的每个插补电路被定位成与I/O接口区域的相关联部分相邻。根据一些实施例，I/O接口区域的与所述多个插补电路相关联的至少一些部分至少部分地定位在I/O接口区域的与所述多个ZQ校准电路相关联的至少一些部分之间。每个插补电路可以被配置成基于从多个(例如，两个)其它电路(例如，一或多个其它插补电路和/或一或多个其它ZQ校准电路)接收的数据(例如，多个(例如，两个)校准代码)执行校准操作。
根据一些实施例，在半导体装置的预期操作期间，用于半导体装置的输入/输出(I/O)接口区域(例如，包含多个I/O缓冲器)的第一部分的第一校准代码可以通过与第一部分相关联(例如，被定位成与所述第一部分相邻)的第一ZQ校准电路来确定。进一步地，用于I/O接口区域的第二部分的第二校准代码可以通过与第二部分相关联(例如，被定位成与所述第二部分相邻)的第二ZQ校准电路来确定。另外，用于I/O接口区域的第三部分的第三校准代码可以基于第一校准代码和第二校准代码来确定，其中第三部分至少部分地定位在第一部分与第二部分之间。第三校准代码可以通过与第三部分相关联(例如，被定位成与所述第三部分相邻)的插补电路来确定。
尽管本文参考存储器装置描述了各个实施例，但本公开并不局限于此，而是实施例可以总体上适用于可以包含或可以不包含半导体装置和/或存储器装置的微电子装置。现在将参考附图来解释本公开的实施例。
图1是根据本公开的各个实施例的半导体存储器装置100的示意性框图。例如，半导体存储器装置100可以包含集成电路102和ZQ电阻器(RZQ)104。集成电路102可以包含时钟输入电路106、内部时钟发生器108、定时发生器110、地址/命令输入电路112、地址解码器114、命令解码器116和多个行解码器118。半导体存储器装置100进一步包含存储器晶胞阵列120，所述存储器晶胞阵列包含读出放大器122和传输门124。半导体存储器装置100还包含多个列解码器126、多个读取/写入放大器128、输入/输出(I/O)电路130、多个ZQ校准电路132、电压发生器电路134和多个插补电路136。如下文更充分地描述的，ZQ校准电路132中的每个ZQ校准电路和插补电路136中的每个插补电路可以与输入/输出电路130的一部分(例如，多个输出驱动器)相关联。
半导体存储器装置100可以包含多个外部端子，所述多个外部端子包含耦接到命令/地址总线140的地址和命令端子、时钟端子CK和/CK、数据端子DQ、DQS和DM、电源端子VDD、VSS、VDDQ和VSSQ以及校准端子ZQ。集成电路102可以安装在衬底例如存储器模块衬底、母板等上。
存储器晶胞阵列120包含多个存储体，每个存储体包含多个字线WL、多个位线BL和布置在所述多个字线WL与所述多个位线BL的交点处的多个存储器晶胞MC。由对应的行解码器118执行对每个存储体的字线WL的选择，并且由对应的列解码器126执行对位线BL的选择。所述多个读出放大器122针对其对应的位线BL定位并且耦接到至少一个相应的局部I/O线，所述至少一个相应的局部I/O线通过用作开关的传输门TG124进一步耦接到至少两个主I/O线对中的相应主I/O线对。
地址/命令输入电路112可以通过命令/地址总线140在命令/地址端子处从半导体存储器装置100的外部接收地址信号和存储体地址信号并且将地址信号和存储体地址信号传输到地址解码器114。地址解码器114可以对从地址/命令输入电路112接收的地址信号进行解码并且将行地址信号XADD提供到行解码器118并将列地址信号YADD提供到列解码器126。地址解码器114还可以接收存储体地址信号并且将存储体地址信号BADD提供到行解码器118和列解码器126。
地址/命令输入电路112可以通过命令/地址总线140在命令/地址端子处从半导体存储器装置100例如存储器控制器的外部接收命令信号并且将命令信号提供到命令解码器116。命令解码器116可以对命令信号进行解码并且提供或生成各种内部命令信号。例如，内部命令信号可以包含用于选择字线的行命令信号、用于选择位线的如读取命令或写入命令等列命令信号以及可以激活ZQ校准电路132中的一或多个ZQ校准电路和/或插补电路136中的一或多个插补电路的ZQ校准命令。
因此，当发出读取命令并且利用读取命令及时地供应行地址和列地址时，从存储器晶胞阵列120中的由行地址和列地址指定的存储器晶胞中读取读取数据。读取/写入放大器128可以接收读取数据并且将读取数据提供到输入/输出电路130。输入/输出电路130可以通过数据端子DQ、DQS和DM将读取数据连同DQS处的数据选通信号和端子DM处的数据掩码信号提供到半导体存储器装置100的外部。类似地，当发出写入命令并且利用写入命令及时地供应行地址和列地址时，输入/输出电路130可以在数据端子DQ、DQS、DM处接收写入数据连同DQS处的数据选通信号和DM处的数据掩码信号并且通过读取/写入放大器128将写入数据提供到存储器晶胞阵列120。因此，可以将写入数据写入由行地址和列地址指定的存储器晶胞中。
转向解释半导体存储器装置100中包含的外部端子，时钟端子CK和/CK可以分别接收外部时钟信号和互补的外部时钟信号。外部时钟信号(包含互补的外部时钟信号)可以供应到时钟输入电路106。时钟输入电路106可以接收外部时钟信号并且生成内部时钟信号ICLK。时钟输入电路106可以将内部时钟信号ICLK提供到内部时钟发生器108。内部时钟发生器108可以基于接收的内部时钟信号ICLK和来自地址/命令输入电路112的时钟启用信号CKE生成相位控制的内部时钟信号LCLK。尽管不限于此，但可以使用DLL电路作为内部时钟发生器108。内部时钟发生器108可以将相位控制的内部时钟信号LCLK提供到输入/输出电路130和定时发生器110。输入/输出电路130可以使用相位控制的内部时钟信号LCLK作为定时信号用于确定对读取数据的输出定时。定时发生器110可以接收内部时钟信号ICLK并且生成各种内部时钟信号。
电源端子可以接收电源电压VDD和VSS。电源电压VDD和VSS可以供应到电压发生器电路134。电压发生器电路134可以基于电源电压VDD和VSS生成各种内部电压VPP、VOD、VARY、VPERI等。内部电压VPP可以用在行解码器118中，内部电压VOD和VARY可以用在存储器晶胞阵列120中包含的读出放大器122中，并且内部电压VPERI可以用在许多其它电路块中。电源端子还可以接收电源电压VDDQ和VSSQ。输入/输出电路130可以接收电源电压VDDQ和VSSQ。例如，电源电压VDDQ和VSSQ可以是分别与电源电压VDD和VSS相同的电压。然而，专用电源电压VDDQ和VSSQ可以用于输入/输出电路130和ZQ校准电路132。在一些实施例中，ZQ校准电路132可以通过电压发生器134接收功率。
半导体存储器装置100的校准端子ZQ可以耦接到ZQ校准电路132。每个ZQ校准电路132可以参考ZQ电阻器(RZQ)104的阻抗执行校准操作。在一些实例中，ZQ电阻器(RZQ)104可以安装在耦接到校准端子ZQ的衬底上。例如，ZQ电阻器(RZQ)104可以耦接到电源电压(VDDQ)。进一步地，根据各个实施例，每个插补电路136可以被配置成基于从多个(例如，两个)其它电路(例如，一或多个其它插补电路和/或一或多个其它ZQ校准电路)接收的数据(例如，多个(例如，两个)校准代码)执行校准操作。
如将了解的，可以将通过校准操作获得的阻抗代码(ZQCODE)提供到输入/输出电路130，并且因此可以指定包含在输入/输出电路130中的输出缓冲器(未示出)的阻抗。在一些实施例中，ZQ锁存器(图1中未示出)可以存储校准代码并且响应于ZQ锁存器命令将校准代码传输到一或多个I/O缓冲器。
图2描绘了示例ZQ校准电路200的简化图。ZQ校准电路200包含上拉驱动器202、下拉驱动器204、下拉驱动器206、比较器210和212以及焊盘PAD_ZQ，所述焊盘通过电阻器RZQ耦接到电源电压VDDQ。在一些实施例中，下拉驱动器204和下拉驱动器206可以包含相同或类似的电路***。如本领域普通技术人员将了解的，ZQ校准电路200可以生成一或多个代码以调节相关联I/O电路***(例如，I/O缓冲器)的阻抗。更具体地，通过ZQ校准电路200生成的所述一或多个代码可以启用或禁用输出电路***的一或多个晶体管(例如，图1的输入/输出电路130的一或多个输出驱动器)。进一步地，根据下文更充分地描述的各个实施例，通过ZQ校准电路200生成的一或多个代码可以传递到一或多个插补电路(例如，图1的插补电路136)。
图3是示例存储器装置300的布局图。存储器装置300包含ZQ校准单元302(例如，包含ZQ校准电路)，所述ZQ校准单元接近DQ PAD区域304(即，包含多个DQ电路)的中心定位。因为ZQ校准单元302接近DQ PAD区域304的中心，所以在一些实例中，ZQ校准单元302的覆盖区域可以覆盖DQ PAD区域304的每个DQ电路。例如，图4包含存储器装置300和ZQ校准单元302的覆盖区域400的布局图。覆盖区域400在本文中也可以被称为“ZQ覆盖区域”、“有效ZQ校准代码区域”、“ZQ代码区域”、“有效区域”或其其它某种变化。仅举例，覆盖区域400的直径可以为大约3200微米(μm)。因此，如将了解的，ZQ覆盖区域的区域限制是存在的。换言之，取决于存储器装置的大小，存储器装置的ZQ校准单元的ZQ覆盖区域可以覆盖或可以不覆盖存储器装置的每个DQ焊盘。
图5是包含多个ZQ校准电路的示例存储器装置500的另一个布局图。例如，存储器装置500可以包含高带宽存储器(HBM)装置。在此实例中，存储器装置500包含输入/输出(I/O)接口(在本文中也被称为PHY区域)501和定位在I/O接口501的相对边缘上的两个ZQ校准电路502A和502B。例如，I/O接口501的长度可以为大约1200μm并且宽度为大约6,000μm。存储器装置500进一步包含区域504和506，所述区域可以包含一或多条数据总线(例如，高速数据总线)和/或高速电路***。如将了解的，由于PHY区域的密度，ZQ校准电路可能不定位在PHY区域内。
假设每个ZQ校准电路502A和502B具有大约3200μm的覆盖区域508(如上文关于图4所指出的)，则I/O接口501的一部分可能不包含在覆盖区域508内。因此，如果未覆盖区域(例如，在I/O接口501的中心处或附近)中的过程变化与被覆盖区域(例如，在I/O接口501的边缘处)的过程变化不同，则未覆盖区域的输出阻抗可能无法得到正确校准。
图6是包含多个ZQ校准电路602(即，ZQ校准电路602A-602E)的另一个示例存储器装置600的布局图。与存储器装置500一样，存储器装置600包含输入/输出(I/O)接口(在本文中也被称为PHY区域)601。例如，I/O接口601的长度可以为大约1200μm并且宽度为大约6,000μm。存储器装置600进一步包含区域604和606，所述区域可以包含一或多条数据总线(例如，高速数据总线)和/或高速电路***。ZQ校准电路602A-602E一起形成了覆盖区域608。
如将了解的，ZQ校准电路602可能会消耗相对大量的面积并且可能会增加设计复杂性。进一步地，ZQ校准电路602的位置可能会使数据总线线路(例如，在区域604和/或区域606内)中断，所述数据总线线路对于相对大的I/O接口是至关重要的。因此，仅增加多个ZQ校准电路来提供足够的覆盖区域可能是不可取的。
图7是根据本公开的各个实施例的包含多个ZQ校准电路702和多个插补电路703的示例存储器装置700的布局图。根据各个实施例，每个插补电路703可以耦接到一或多个其它插补电路703。进一步地，在一些实施例中，每个插补电路703可以耦接到一或多个其它ZQ校准电路702。
存储器装置700进一步包含I/O接口(PHY)701(例如，包含多个I/O缓冲器)。例如，存储器装置700可以是高带宽存储器(HBM)装置(例如，HBM1或HBM2装置)。如下文更充分地描述的，存储器装置700被配置成对ZQ校准代码进行插补以确定插补代码(例如，以补偿可以在存储器装置700的两个位置之间逐渐发生的过程变化)。
在图7中展示的实施例中，ZQ校准电路702A和ZQ校准电路702B邻近I/O接口701的相对边缘定位。更具体地，ZQ校准电路702A邻近I/O接口701的边缘720定位，并且ZQ校准电路702B邻近I/O接口701的边缘722定位。进一步地，插补电路703A、插补电路703B和插补电路703C中的每个插补电路邻近I/O接口701的边缘724定位，所述边缘邻近边缘720和边缘722中的每个边缘。
根据本公开的各个实施例，存储器装置700的每个ZQ校准电路和每个插补电路可以与I/O接口701的相关联区域(在本文中也被称为“部分”)相关联(例如，覆盖所述相关联区域和/或被定位成与所述相关联区域相邻)。更具体地，每个ZQ校准电路和每个插补电路可以与I/O接口701的多个I/O缓冲器相关联。例如，I/O接口701的在边缘720和722附近的区域的输出缓冲器可以由ZQ校准电路覆盖，并且I/O接口701的其它输出缓冲器(例如，从边缘720和722去除的和/或在I/O接口701的中间附近的)可以由插补电路覆盖。又更具体地，例如，I/O接口701的区域708可以与ZQ校准电路702A相关联(例如，由所述ZQ校准电路覆盖和/或被定位成与所述ZQ校准电路相邻)，I/O接口701的区域710可以与插补电路703A相关联(例如，由所述插补电路覆盖和/或被定位成与所述插补电路相邻)，I/O接口701的区域712可以与插补电路703B相关联(例如，由所述插补电路覆盖和/或被定位成与所述插补电路相邻)，I/O接口701的区域714可以与插补电路703C相关联(例如，由所述插补电路覆盖和/或被定位成与所述插补电路相邻)，并且I/O接口701的区域716可以与ZQ校准电路702B相关联(例如，由所述ZQ校准电路覆盖和/或被定位成与所述ZQ校准电路相邻)。
如将了解的，存储器装置700的过程变化可以在I/O接口701的位置之间(例如，在区域708、710、712、714和716之间)变化(例如，逐渐地)。更具体地，例如，存储器装置700的过程变化可以在I/O接口701的两个位置之间(例如，在区域708与区域716之间、在区域708与区域712之间、在区域708与区域710之间等)变化。进一步地，根据本文所公开的各个实施例，变化量可以通过插补来确定(例如，估计)。更具体地，例如，I/O接口701的一个区域的校准代码可以通过用于I/O接口701的其它区域的两个或两个以上其它已知的校准代码来确定。
如将了解的，ZQ校准电路702A和702B可以用于确定分别用于区域708和716的校准代码。进一步地，在确定用于区域708和716的校准代码之后，用于另一个区域的校准代码可以基于用于区域708和716的校准代码来确定(即，通过相关联的插补电路)。此外，用于又另一个区域的校准代码可以基于用于其它区域的至少两个已知的校准代码来确定(即，通过相关联的插补电路)。进一步地，如将了解的，可以将用于某个区域的校准代码应用于所述区域的一或多个输出驱动器(例如，以打开或关闭所述区域的一或多个晶体管)。
又更具体地，例如，用于区域712的校准代码可以基于通过ZQ校准电路702A确定的校准代码和通过ZQ校准电路702B确定的校准代码通过插补电路703B来确定。作为另一个实例，用于区域714的校准代码可以基于通过ZQ校准电路702B确定的校准代码和通过插补电路703B确定的校准代码通过插补电路703C来确定。进一步地，作为又另一个实例，用于区域710的校准代码可以基于通过ZQ校准电路702A确定的校准代码和通过插补电路703B确定的校准代码通过插补电路703A来确定。
如本领域普通技术人员将了解的，插补电路可以被配置成接收至少两个输入并且基于所述至少两个输入生成输出。例如，在包含使用了与在区域708与716之间的基本上半路的区域相关联的一个插补电路的实施例中，插补电路(例如，插补电路703B)可以根据以下方程确定用于所述区域的代码：
(通过ZQ校准电路702A生成的代码+
通过ZQ校准电路702B生成的代码)/(N+1)； (1)
其中N为插补电路的数量(即，在此实例中N＝1)。
在一个预期的实例中，区域708的校准代码(即，通过ZQ校准电路702A确定的)可以是十五(15)，并且区域716的校准代码(即，通过ZQ校准电路702B确定的)可以是五(5)。进一步地，基于通过方程(1)执行的插补，区域712的校准代码(即，通过插补电路703B确定的)可以是十(10)。
作为另一个实例，假设感兴趣区域不是定位在ZQ校准区域之间的基本上半路，则用于每个ZQ校准电路的乘数可以基于插补电路的位置来确定。更具体地，例如，假设感兴趣区域是区域710，则插补电路703A可以基于以下方程确定校准代码：
[(通过ZQ校准电路702A生成的代码*P1)+
(通过ZQ校准电路702B生成的代码*P2)]/(N+1)； (2)
其中P1表示插补电路703A相对于ZQ校准电路702A的定位(在图7的实例中P1＝3)，P2表示插补电路703A相对于ZQ校准电路702B的定位(在图7的实例中P2＝1)，并且N为插补电路的数量(即，在此实例中N＝3)。
进一步地，例如，假设感兴趣区域是区域714，则插补电路703C可以基于以下方程确定校准代码：
[(通过ZQ校准电路702A生成的代码*P3)+
(通过ZQ校准电路702B生成的代码*P4)]/(N+1)； (3)
其中P3表示插补电路703C相对于ZQ校准电路702A的定位(在图7的实例中P3＝1)，P4表示插补电路703C相对于ZQ校准电路702B的定位(在图7的实例中P4＝3)，并且N为插补电路的数量(即，在此实例中N＝3)。
因此，在此实例中，区域710的校准代码(即，通过插补电路703A确定的)可以是十二点五(12.5)，并且区域714的校准代码(即，通过插补电路703C确定的)可以是七点五(7.5)。
作为另一个实例，插补可以基于通过ZQ校准电路702A生成的结果和通过插补电路703B生成的结果来执行。更具体地，例如，假设感兴趣区域是区域710，并且假设上文所提供的相同示例代码值，则插补电路703A可以基于以下方程确定校准代码：
(通过ZQ校准电路702A生成的代码+
通过插补电路703B生成的代码)/2 (4)
作为又另一个实例，插补可以基于通过ZQ校准电路702B生成的结果和通过插补电路703B生成的结果来执行。更具体地，例如，假设感兴趣区域是区域714，并且假设上文所提供的相同示例代码值，则插补电路703C可以基于以下方程确定校准代码：
(通过插补电路703B生成的代码+
通过ZQ校准电路702B生成的代码)/2 (5)
如将了解的，与ZQ校准电路相比，插补电路可能会需要更少的面积和/或使用更少的资源。因此，利用一或多个插补电路(即，代替一或多个ZQ校准电路)可以节省面积和/或资源。进一步地，利用插补电路(例如，如图7中示出的)可以降低中断接近I/O接口定位的信号线(例如，数据总线)的可能性。此外，根据一些实施例，插补电路可能不需要参考电阻器和布局灵敏度，并且因此，利用一或多个插补电路(即，代替一或多个ZQ校准电路)可以简化半导体装置的设计。
例如，各个实施例可以适用于其它更大的装置(例如，HBM3装置)，所述更大的装置可以包含大于HBM装置的I/O接口区域。图8是根据本公开的各个实施例的包含多个ZQ校准电路802和多个插补电路803的另一个示例存储器装置800的布局图。根据各个实施例，每个插补电路803可以耦接到一或多个其它插补电路803。进一步地，在一些实施例中，每个插补电路803可以耦接到一或多个其它ZQ校准电路802。存储器装置800进一步包含I/O接口(PHY)801。例如，存储器装置800可以包含HBM3装置。
在图8中展示的实施例中，ZQ校准电路802A和ZQ校准电路802B邻近I/O接口801的相对边缘定位。更具体地，ZQ校准电路802A邻近I/O接口801的边缘821定位，并且ZQ校准电路802B邻近I/O接口801的边缘823定位。进一步地，ZQ校准电路802C可以邻近I/O接口801的边缘824定位，所述边缘邻近边缘821和边缘823中的每个边缘。另外，插补电路803A、插补电路803B和插补电路803C中的每个插补电路邻近I/O接口801的边缘826定位，所述边缘邻近边缘821和边缘823中的每个边缘。此外，插补电路803D和插补电路803E中的每个插补电路邻近边缘824定位。
根据本公开的各个实施例，存储器装置800的每个ZQ校准电路和每个插补电路可以与I/O接口801的相关联区域(在本文中也被称为“部分”)相关联(例如，覆盖所述相关联区域和/或被定位成与所述相关联区域相邻)。更具体地，例如，I/O接口801的区域808可以与ZQ校准电路802A相关联(例如，由所述ZQ校准电路覆盖和/或被定位成与所述ZQ校准电路相邻)，I/O接口801的区域810可以与插补电路803A相关联(例如，由所述插补电路覆盖和/或被定位成与所述插补电路相邻)，I/O接口801的区域812可以与插补电路803D相关联(例如，由所述插补电路覆盖和/或被定位成与所述插补电路相邻)，I/O接口801的区域814可以与插补电路803B相关联(例如，由所述插补电路覆盖和/或被定位成与所述插补电路相邻)，I/O接口801的区域816可以与ZQ校准电路802C相关联(例如，由所述ZQ校准电路覆盖和/或被定位成与所述ZQ校准电路相邻)，I/O接口801的区域818可以与插补电路803C相关联(例如，由所述插补电路覆盖和/或被定位成与所述插补电路相邻)，I/O接口801的区域820可以与插补电路803E相关联(例如，由所述插补电路覆盖和/或被定位成与所述插补电路相邻)，并且I/O接口801的区域822可以与ZQ校准电路802B相关联(例如，由所述ZQ校准电路覆盖和/或被定位成与所述ZQ校准电路相邻)。
如将了解的，ZQ校准电路802A和802B可以用于确定分别用于区域808和822的校准代码。进一步地，在确定用于区域808和822的校准代码之后，用于另一个区域的校准代码可以基于用于区域808和822的校准代码来确定(即，通过相关联的插补电路)。此外，用于又另一个区域的校准代码可以基于至少两个已知的校准代码来确定(即，通过相关联的插补电路)。进一步地，如将了解的，用于某个区域的校准代码可以用于调整与所述区域相关联的I/O电路***(例如，打开或关闭所述区域的一或多个晶体管)。
又更具体地，例如，用于区域814的校准代码可以基于通过ZQ校准电路802A确定的校准代码和通过ZQ校准电路802B确定的校准代码通过插补电路803B来确定。作为另一个实例，用于区域818的校准代码可以基于通过ZQ校准电路802B确定的校准代码和通过插补电路803B确定的校准代码通过插补电路803C来确定。进一步地，作为又另一个实例，用于区域820的校准代码可以基于通过ZQ校准电路802C确定的校准代码和通过ZQ校准电路802B确定的校准代码通过插补电路803E来确定。作为另一个实例，用于区域812的校准代码可以基于通过ZQ校准电路802A确定的校准代码和通过ZQ校准电路802C确定的校准代码通过插补电路803D来确定。作为又另一个实例，用于区域810的校准代码可以基于通过ZQ校准电路802A确定的校准代码和通过插补电路803B确定的校准代码通过插补电路803A来确定。
在一个预期的实例中，区域808的校准代码(即，通过ZQ校准电路802A确定的)可以是十五(15)，并且区域822的校准代码(即，通过ZQ校准电路802B确定的)可以是五(5)。进一步地，基于插补，区域814的校准代码(即，通过插补电路803B确定的)可以为十(10)，区域810的校准代码(即，通过插补电路803A确定的)可以为十二点五(12.5)，并且区域818的校准代码(即，通过插补电路803C确定的)可以为七点五(7.5)。
继续此实例(即，其中区域808的校准代码为十五(15)并且区域822的校准代码为五(5))，如果区域816的校准代码(即，通过ZQ校准电路802C确定的)为十(10)，则区域812的校准代码可以基本上等于区域810的校准代码，并且区域820的校准代码可以基本上等于区域818的校准代码。然而，如果区域816的校准代码(即，通过ZQ校准电路802C确定的)不为十(10)，则区域812的校准代码(即，基于区域808和816的校准代码通过插补电路803D确定的)可以不是基本上等于区域810的校准代码，和/或区域820的校准代码(即，基于区域816和822的校准代码通过插补电路803E确定的)可以不杀基本上等于区域818的校准代码。
应注意，图7的存储器装置700包含两(2)个ZQ校准电路和三(3)个插补电路，并且图8的存储器装置800包含三(3)个ZQ校准电路和五(5)个插补电路。然而，本公开不限于任何特定数量的ZQ校准电路和/或插补电路。例如，ZQ校准电路的数量和/或插补电路的数量可以变化(例如，基于准确度要求、大小要求、功率要求和/或任何其它要求)。进一步地，根据一些实施例，可以考虑半导体装置中包含的ZQ校准电路和/或插补电路的数量和/或对电路的定位以提高装置效率和/或减小装置大小。
图9是根据本公开的各个实施例的操作半导体装置的示例方法900的流程图。方法900可以根据本公开中描述的至少一个实施例布置。在一些实施例中，方法900的至少一部分可以由如图1的半导体存储器装置100、图7的存储器装置700、图8的存储器装置800、图10的存储器***1000和/或图11的电子***1100等装置或***或者另一种装置或***来执行。例如，在一些实施例中，方法900的全部或一部分可以在半导体初始化过程期间执行。尽管被展示为离散的框，但是可以根据期望的实施方案将各个框分成另外的框、组合成更少的框或消除。
方法900可以在框902处开始，在所述框处，用于半导体装置的输入/输出(I/O)接口区域的第一部分的第一校准代码可以通过与第一部分相关联的第一ZQ校准电路来确定，并且方法900可以继续进行到框904。在一个实例中，用于区域708(参见图7)的校准代码可以通过ZQ校准电路702A来确定。作为另一个实例，用于区域808(参见图8)的校准代码可以通过ZQ校准电路802A来确定。
在框904处，用于I/O接口区域的第二部分的第二校准代码可以通过与第二部分相关联的第二ZQ校准电路来确定，并且方法900可以继续进行到框906。在一个实例中，用于区域716(参见图7)的校准代码可以通过ZQ校准电路702B来确定。作为另一个实例，用于区域822(参见图8)的校准代码可以通过ZQ校准电路802B来确定。在又另一个实例中，用于区域816(参见图8)的校准代码可以通过ZQ校准电路802C来确定。
在框906处，用于I/O接口区域的第三部分的第三校准代码可以基于第一校准代码和第二校准代码来确定，其中第三部分至少部分地定位在第一部分与第二部分之间。在一个实例中，用于区域712(参见图7)的校准代码可以基于第一校准代码和第二校准代码通过插补电路703B来确定。作为另一个实例，用于区域814(参见图8)的校准代码可以基于第一校准代码和第二校准代码通过插补电路803B来确定。在又另一个实例中，用于区域820(参见图8)的校准代码可以基于第一校准代码和第二校准代码通过插补电路803E来确定。
在不脱离本公开的范围的情况下，可以对方法900进行修改、添加或省略。例如，方法900的操作可以以不同的顺序实施。此外，所概述的操作和动作仅以实例的形式提供，并且在不偏离所公开的实施例的实质的情况下，所述操作和动作中的一些操作和动作可以是任选的、组合成更少的操作和动作或者扩展成另外的操作和动作。例如，一种方法可以包含一或多个行为，其中用于半导体装置的另外部分的另外的校准代码可以基于第一校准代码和第三校准代码来确定，其中所述另外部分至少部分地定位在第一部分与第三部分之间。进一步地，例如，一种方法可以包含一或多个行为，其中与I/O接口区域的一部分相关联的电路***基于相关联的校准代码进行调整。
还公开了一种存储器***。根据各个实施例，存储器***可以包含控制器和多个存储器装置。每个存储器装置可以包含一或多个存储器晶胞阵列，所述一或多个存储器晶胞阵列可以包含多个存储器晶胞。
图10是根据本文所描述的一或多个实施例实施的存储器***1000的简化框图。可以包含例如半导体装置的存储器***1000包含多个存储器装置1002和控制器1004。例如，至少一个存储器装置1002可以包含如本文所描述的多个ZQ校准电路和多个插补电路。控制器1004可以与存储器装置1002操作性地耦接，以便将命令和/或地址信号传递到存储器装置1002。
还公开了一种电子***。根据各个实施例，电子***可以包含存储器装置，所述存储器装置包含多个存储器管芯，每个存储器管芯具有存储器晶胞阵列。每个存储器晶胞可以包含存取晶体管和与存取晶体管可操作地耦接的存储元件。
图11是根据本文所描述的一或多个实施例实施的电子***1100的简化框图。电子***1100包含至少一个输入装置1102，所述至少一个输入装置可以包含例如键盘、鼠标或触摸屏。电子***1100进一步包含至少一个输出装置1104，如监视器、触摸屏或扬声器。输入装置1102和输出装置1104不必彼此可分离。电子***1100进一步包含存储装置1106。输入装置1102、输出装置1104和存储装置1106可以耦接到处理器1108。电子***1100进一步包含耦接到处理器1108的存储器***1110。存储器***1110可以包含图10的存储器***1000。电子***1100可以包含例如计算、处理、工业或消费产品。电子***1100可以包含例如但不限于个人计算机或计算机硬件组件、服务器或其它联网硬件组件、数据库引擎、入侵防御***、手持装置、平板计算机、电子笔记本、相机、电话、音乐播放器、无线装置、显示器、芯片组、游戏、车辆或其它已知***。
本公开的各个实施例可以包含一种半导体装置。所述半导体装置可以包含输入/输出(I/O)接口区域。所述半导体装置还可以包含多个ZQ校准电路，其中所述多个ZQ校准电路中的每个ZQ校准电路被定位成与所述I/O接口区域的相关联部分相邻。所述装置还可以包含多个插补电路，其中所述多个插补电路中的每个插补电路被定位成与所述I/O接口区域的相关联部分相邻并且被配置成基于多个其它校准代码生成校准代码。进一步地，所述多个插补电路中的每个插补电路可以耦接到所述多个插补电路中的一或多个其它插补电路、所述多个ZQ校准电路中的一或多个ZQ校准电路或其任何组合。此外，所述I/O接口区域的与所述多个插补电路相关联的部分至少部分地定位在所述I/O接口区域的与所述多个ZQ校准电路相关联的部分之间。
在另一个实施例中，一种装置可以包含输入/输出(I/O)接口区域。所述装置可以进一步包含第一ZQ校准电路，所述第一ZQ校准电路被配置成生成用于所述I/O接口区域的第一部分的第一校准代码。所述装置还可以包含第二ZQ校准电路，所述第二ZQ校准电路被配置成生成用于所述I/O接口区域的第二部分的第二校准代码。
根据本公开的另一个实施例，一种方法可以包含通过与半导体装置的输入/输出(I/O)接口区域的第一部分相关联的第一ZQ校准电路确定用于所述第一部分的第一校准代码。所述方法还可以包含通过与所述半导体装置的所述I/O接口区域的第二部分相关联的第二ZQ校准电路确定用于所述第二部分的第二校准代码。进一步地，所述方法可以包含基于所述第一校准代码和所述第二校准代码确定用于所述半导体装置的所述I/O接口区域的第三部分的第三校准代码，其中所述第三部分至少部分地定位在所述第一部分与所述第二部分之间。
根据本公开的另一个实施例，一种方法可以包含通过与半导体装置的输入/输出(I/O)接口区域的第一部分相关联的第一ZQ校准电路确定用于所述第一部分的第一校准代码。进一步地，所述方法可以包含通过与所述半导体装置的所述I/O接口区域的第二部分相关联的第二ZQ校准电路确定用于所述第二部分的第二校准代码。所述方法还可以包含基于所述第一校准代码调整所述I/O接口区域的所述第一部分。此外，所述方法可以包含基于所述第二校准代码调整所述I/O接口区域的所述第二部分。
本公开的另外的实施例包含一种电子***。所述电子***可以包含至少一个输入装置、至少一个输出装置和至少一个处理器装置，所述至少一个处理器装置可操作地耦接到所述输入装置和所述输出装置。所述电子***还可以包含至少一个存储器装置，所述至少一个存储器装置可操作地耦接到所述至少一个处理器装置。所述至少一个存储器装置可以包含输入/输出(I/O)接口，所述I/O接口包含多个区域。所述至少一个存储器装置还可以包含第一ZQ校准电路，所述第一ZQ校准电路被定位成与所述I/O接口的所述多个区域中的第一区域相邻。所述至少一个存储器装置还可以包含第二ZQ校准电路，所述第二ZQ校准电路被定位成与所述I/O接口的所述多个区域中的第二区域相邻。另外，所述至少一个存储器装置可以包含第一插补电路，所述第一插补电路耦接到所述第一ZQ校准电路和所述第二ZQ校准电路中的每个ZQ校准电路并且被定位成与所述I/O接口的所述多个区域中的第三区域相邻，其中所述第三区域至少部分地定位在所述第二区域与所述第一区域之间。
根据惯例，附图中展示的各种特征可以不按比例绘制。本公开中所呈现的图示并不意味着是任何特定设备(例如，装置、***等)或方法的实际视图，而仅仅是用于描述本公开的各个实施例的理想化表示。因此，为清楚起见，可以任意增大或减小各种特征的尺寸。另外，为清楚起见，可以简化附图中的一些附图。因此，附图可能未描绘出给定设备(例如，装置)的所有组件或特定方法的所有操作。
如本文所使用的，术语“装置”或“存储器装置”可以包含具有存储器的装置，但不限于仅具有存储器的装置。例如，装置或存储器装置可以包含存储器、处理器和/或其它组件或功能。例如，装置或存储器装置可以包含片上***(SOC)。
如本文所使用的，除非另有说明，否则术语“半导体”应广义地解释为包含可以采用或可以不采用半导体功能以进行操作的微电子和MEMS装置(例如，磁存储器、光学装置等)。
本文中并且尤其是所附权利要求(例如，所附权利要求的主体)中使用的术语总体上旨在作为“开放性”术语(例如，术语“包含(including)”应当被解释为“包含但不限于”，术语“具有”应当被解释为“至少具有”，术语“包含(includes)”应当被解释为“包含但不限于”等)。
另外，如果意图是特定数量的所引入权利要求陈述，则将在权利要求中明确地陈述此类意图，并且在不存在此类陈述的情况下，不存在此类意图。例如，为了帮助理解，以下所附权利要求可能含有使用引入性短语“至少一个”和“一或多个”来引入权利要求陈述。然而，此类短语的使用不应当被解释为暗示由不定冠词“一个(a)”或“一种(an)”引入权利要求陈述将含有此类引入性权利要求陈述的任何特定权利要求限制为仅含有一个此类陈述的实施例，即使当相同的权利要求包含引入性短语“一或多个”或“至少一个”和如“一个”或“一种”等不定冠词(例如，“一个”和/或“一种”应被解释为意指“至少一个”或“一或多个”)；对于用于引入权利要求陈述的定冠词的使用也是如此。如本文所使用的，“和/或”包含相关联的所列项中的一或多个相关联的所列项的任何和所有组合。
另外，即使明确地陈述了特定数量的所引入的权利要求陈述，也应当理解，此类陈述应被解释为意指至少所陈述的数量(例如，没有其它修饰语的“两个陈述”的无修饰陈述意指至少两个陈述或者两个或两个以上陈述)。此外，在其中使用了类似于“A、B和C等中的至少一个”或“A、B和C等中的一或多个”的惯例的那些情况下，通常这种构造旨在包含单独的A、单独的B、单独的C、A和B一起、A和C一起、B和C一起或A、B和C一起等。例如，术语“和/或”的使用旨在以此方式进行解释。
进一步地，无论是在说明书、权利要求还是附图中，呈现两个或两个以上替代性术语的任何分隔性词语或短语都应当被理解为预期了包含术语之一、术语中的任一术语或两个术语的可能性。例如，短语“A或B”应理解为包含“A”或“B”或“A和B”的可能性。
另外，术语“第一”、“第二”、“第三”等的使用在本文中不一定用于暗示元件的具体顺序或数量。通常，术语“第一”、“第二”、“第三”等用于以通用标识符的形式区分不同的元件。在没有表明术语“第一”、“第二”、“第三”等暗示具体顺序的情况下，这些术语不应被理解为暗示具体顺序。进一步地，在没有表明术语“第一”、“第二”、“第三”等暗示元件的具体数量的情况下，这些术语不应被理解为暗示元件的具体数量。
上文所描述并且附图中所展示的本公开的实施例不限制本公开的范围，所述范围由所附权利要求及其合法等同物的范围所涵盖。任何等同实施例都在本公开的范围内。实际上，除了本文示出和描述的那些修改之外，根据描述，本公开的各种修改如所描述的元件的替代性有用组合对于本领域技术人员而言将变得显而易见。此类修改和实施例也落入所附权利要求和等同物的范围内。

Claims (26)

1.一种装置，其包括：
输入/输出I/O接口区域；
多个ZQ校准电路，所述多个ZQ校准电路中的每个ZQ校准电路被定位成与所述I/O接口区域的相关联部分相邻；以及
多个插补电路，所述多个插补电路中的每个插补电路被定位成与所述I/O接口区域的相关联部分相邻并且被配置成基于多个其它校准代码生成校准代码，所述多个插补电路中的每个插补电路耦接到所述多个插补电路中的一或多个其它插补电路、所述多个ZQ校准电路中的一或多个ZQ校准电路或其任何组合；
其中所述I/O接口区域的与所述多个插补电路相关联的部分至少部分地定位在所述I/O接口区域的与所述多个ZQ校准电路相关联的部分之间。
2.根据权利要求1所述的装置，其中所述多个ZQ校准电路中的每个ZQ校准电路被配置成生成用于调整所述I/O接口区域的所述相关联部分的电路***的ZQ校准代码。
3.根据权利要求1所述的装置，其中所述多个ZQ校准电路包括至少两(2)个ZQ校准电路。
4.根据权利要求3所述的装置，其中所述多个插补电路包括至少三(3)个插补电路，所述I/O接口区域的与所述至少三(3)个插补电路相关联的每个部分至少部分地定位在所述I/O接口区域的与所述至少两(2)个ZQ校准电路中的第一ZQ校准电路相关联的第一部分与所述I/O接口区域的与所述至少两(2)个ZQ校准电路中的第二ZQ校准电路相关联的第二部分之间。
5.根据权利要求4所述的装置，其中所述I/O接口区域的与所述至少三(3)个插补电路中的第一插补电路相关联的第三部分至少部分地定位在所述I/O接口区域的与所述至少三(3)个插补电路中的第二插补电路相关联的第四部分与所述I/O接口区域的与所述至少三(3)个插补电路中的第三插补电路相关联的第五部分之间。
6.根据权利要求1所述的装置，其中所述多个ZQ校准电路中的每个ZQ校准电路邻近所述I/O接口区域的第一边缘或所述I/O接口区域的第二边缘定位，所述第二边缘与所述第一边缘相对。
7.根据权利要求6所述的装置，其中所述多个插补电路中的每个插补电路邻近所述I/O接口区域的第三边缘或所述I/O接口区域的第四边缘定位，所述I/O接口区域的所述第三边缘和所述I/O接口区域的所述第四边缘中的每个边缘邻近所述I/O接口区域的所述第一边缘和所述I/O接口区域的所述第二边缘中的每个边缘。
8.根据权利要求1所述的装置，其中所述多个ZQ校准电路中的每个ZQ校准电路邻近所述I/O接口区域的第一边缘、所述I/O接口区域的第二边缘或所述I/O接口区域的第三边缘定位，所述第一边缘与所述第二边缘相对并且邻近所述第三边缘。
9.根据权利要求8所述的装置，其中所述多个插补电路中的每个插补电路邻近所述I/O接口区域的所述第三边缘或所述I/O接口区域的第四边缘定位，所述第三边缘与所述第四边缘相对。
10.一种装置，其包括：
输入/输出I/O接口区域；
第一ZQ校准电路，所述第一ZQ校准电路被配置成生成用于所述I/O接口区域的第一部分的第一校准代码；以及
第二ZQ校准电路，所述第二ZQ校准电路被配置成生成用于所述I/O接口区域的第二部分的第二校准代码。
11.根据权利要求10所述的装置，其进一步包括插补电路，所述插补电路耦接到所述第一ZQ校准电路和所述第二ZQ校准电路中的每个ZQ校准电路并且被配置成响应于接收所述第一校准代码和所述第二校准代码生成用于所述I/O接口区域的第三部分的第三校准代码。
12.根据权利要求10所述的装置，其进一步包括第三ZQ校准电路，所述第三ZQ校准电路被配置成生成用于所述I/O接口区域的第三部分的第三校准代码。
13.根据权利要求12所述的装置，其中：
所述第一ZQ校准电路邻近所述I/O接口区域的第一边缘定位；
所述第二ZQ校准电路邻近所述I/O接口区域的第二边缘定位，所述第二边缘与所述第一边缘相对；并且
所述第三ZQ校准电路邻近所述I/O接口区域的第三边缘定位，所述第三边缘邻近所述第一边缘和所述第二边缘中的每个边缘。
14.一种方法，其包括：
通过与半导体装置的输入/输出I/O接口区域的第一部分相关联的第一ZQ校准电路确定用于所述第一部分的第一校准代码；
通过与所述半导体装置的所述I/O接口区域的第二部分相关联的第二ZQ校准电路确定用于所述第二部分的第二校准代码；以及
基于所述第一校准代码和所述第二校准代码确定用于所述半导体装置的所述I/O接口区域的第三部分的第三校准代码，所述第三部分至少部分地定位在所述第一部分与所述第二部分之间。
15.根据权利要求14所述的方法，其中确定用于所述第三部分的所述第三校准代码包括通过与所述第三部分相关联的插补电路确定用于所述第三部分的所述第三校准代码。
16.根据权利要求14所述的方法，其进一步包括基于所述第一校准代码和所述第三校准代码确定用于所述半导体装置的第四部分的第四校准代码，所述第四部分至少部分地定位在所述第一部分与所述第三部分之间。
17.根据权利要求16所述的方法，其进一步包括基于所述第二校准代码和所述第三校准代码确定用于所述半导体装置的第五部分的第五校准代码，所述第五部分至少部分地定位在所述第二部分与所述第三部分之间。
18.根据权利要求17所述的方法，其进一步包括
基于所述第一校准代码调整所述I/O接口区域的所述第一部分的电路***；
基于所述第二校准代码调整所述I/O接口区域的所述第二部分的电路***；
基于所述第三校准代码调整所述I/O接口区域的所述第三部分的电路***；
基于所述第四校准代码调整所述I/O接口区域的所述第四部分的电路***；以及
基于所述第五校准代码调整所述I/O接口区域的所述第五部分的电路***。
19.根据权利要求14所述的方法，其进一步包括：
基于所述第一校准代码调整所述I/O接口区域的所述第一部分的电路***；
基于所述第二校准代码调整所述I/O接口区域的所述第二部分的电路***；以及
基于所述第三校准代码调整所述I/O接口区域的所述第三部分的电路***。
20.一种方法，其包括：
通过与半导体装置的输入/输出I/O接口区域的第一部分相关联的第一ZQ校准电路确定用于所述第一部分的第一校准代码；
通过与所述半导体装置的所述I/O接口区域的第二部分相关联的第二ZQ校准电路确定用于所述第二部分的第二校准代码；
基于所述第一校准代码调整所述I/O接口区域的所述第一部分；以及
基于所述第二校准代码调整所述I/O接口区域的所述第二部分。
21.根据权利要求20所述的方法，其进一步包括通过插补电路基于所述第一校准代码和所述第二校准代码确定用于所述I/O接口区域的第三部分的第三校准代码。
22.一种***，其包括：
至少一个输入装置；
至少一个输出装置；
至少一个处理器装置，所述至少一个处理器装置可操作地耦接到所述输入装置和所述输出装置；以及
至少一个存储器装置，所述至少一个存储器装置可操作地耦接到所述至少一个处理器装置并且包括：
输入/输出I/O接口，所述I/O接口包含多个区域；
第一ZQ校准电路，所述第一ZQ校准电路被定位成与所述I/O接口的所述多个区域中的第一区域相邻；
第二ZQ校准电路，所述第二ZQ校准电路被定位成与所述I/O接口的所述多个区域中的第二区域相邻；以及
第一插补电路，所述第一插补电路耦接到所述第一ZQ校准电路和所述第二ZQ校准电路中的每个ZQ校准电路并且被定位成与所述I/O接口的所述多个区域中的第三区域相邻，所述第三区域至少部分地定位在所述第二区域与所述第一区域之间。
23.根据权利要求22所述的***，其进一步包括第二插补电路，所述第二插补电路被定位成与所述I/O接口的所述多个区域中的第四区域相邻，所述第四区域至少部分地定位在所述第三区域与所述第一区域之间。
24.根据权利要求23所述的***，其进一步包括第三插补电路，所述第三插补电路被定位成与所述I/O接口的所述多个区域中的第五区域相邻，所述第五区域至少部分地定位在所述第三区域与所述第二区域之间。
25.根据权利要求22所述的***，其中所述第一ZQ校准电路和所述第二ZQ校准电路邻近所述I/O接口的相对边缘定位。
26.根据权利要求22所述的***，其中所述第一插补电路被配置成：
从所述第一ZQ校准电路接收第一校准代码；
从所述第二ZQ校准电路接收第二校准代码；并且
基于所述第一校准代码和所述第二校准代码生成第三校准代码。
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