CN113497053A - 三维半导体存储器件 - Google Patents

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Abstract

三维半导体存储器件可以包括：水平结构，可以位于衬底的上表面上，并且可以包括顺序堆叠在所述衬底的所述上表面上的第一水平图案和第二水平图案；堆叠结构，包括堆叠在所述水平结构上的电极；垂直图案，延伸穿过所述电极并且连接到所述第一水平图案；和分隔结构，与所述堆叠结构和所述水平结构相交并且突出到所述衬底的所述上表面中。最下面的电极可以具有彼此面对的第一内侧壁，所述分隔结构介于所述第一内侧壁之间。所述第二水平图案可以具有彼此面对的第二内侧壁，所述分隔结构介于所述第二内侧壁之间。所述第一内侧壁之间的在所述第一方向上的最大距离可以小于所述第二内侧壁之间的在所述第一方向上的最大距离。

Description

三维半导体存储器件
相关申请的交叉引用
本专利申请要求于2020年3月18日在韩国知识产权局提交的韩国专利申请No.10-2020-0033416的优先权，其公开内容通过引用整体合并于此。
技术领域
本发明构思的实施例涉及三维(3D)半导体存储器件，并且更具体地，涉及具有改善的可靠性和集成密度的3D半导体存储器件。
背景技术
半导体器件已经高度集成以提供出色的性能和低的制造成本。半导体器件的集成密度可以直接影响半导体器件的成本，从而增加了对高度集成的半导体器件的需求。二维(2D)或平面半导体器件的集成密度可以主要由单位存储单元所占据的面积来确定。因此，2D或平面半导体器件的集成密度会受到形成精细图案的技术的影响。然而，由于可能使用价格高昂的设备来形成精细图案，因此2D半导体器件的集成密度的增加可能受到限制。因此，已经研发了三维(3D)半导体存储器件以克服上述限制。3D半导体存储器件可以包括三维布置的存储单元。
发明内容
本发明构思的实施例可以提供能够改善可靠性和集成密度的三维(3D)半导体存储器件。
根据本发明构思的一些实施例，3D半导体存储器件可以包括：水平结构，所述水平结构可以位于衬底的上表面上，并且可以包括可以在垂直方向上顺序堆叠在所述衬底的所述上表面上的第一水平图案和第二水平图案；堆叠结构，所述堆叠结构包括在所述垂直方向上堆叠在所述水平结构上的多个电极；垂直图案，所述垂直图案延伸穿过所述多个电极并且连接到所述第一水平图案；和分隔结构，所述分隔结构与所述堆叠结构和所述水平结构相交并且突出到所述衬底的所述上表面中。所述多个电极中的最下面的电极可以具有可以彼此面对并且可以在第一方向上彼此间隔开的第一内侧壁，所述分隔结构介于所述第一内侧壁之间，并且所述第二水平图案可以具有可以彼此面对并且可以在所述第一方向上彼此间隔开的第二内侧壁，所述分隔结构介于所述第二内侧壁之间。所述第一内侧壁之间的在所述第一方向上的最大距离可以小于所述第二内侧壁之间的在所述第一方向上的最大距离。
根据本发明构思的一些实施例，3D半导体存储器件可以包括：衬底，所述衬底包括位于其上表面中的凹部；堆叠结构，所述堆叠结构包括在垂直方向上堆叠在所述衬底的所述上表面上的多个电极；水平结构，所述水平结构可以位于所述堆叠结构与所述衬底之间，并且可以包括可以在所述垂直方向上顺序堆叠在所述衬底的所述上表面上的第一水平图案和第二水平图案；和分隔结构，所述分隔结构在平行于所述衬底的所述上表面的第一方向上与所述堆叠结构和所述水平结构相交。所述分隔结构的一部分可以位于所述衬底的所述凹部中。所述第一水平图案可以具有可以彼此面对并且可以在可以垂直于所述第一方向的第二方向上彼此间隔开的第一内侧壁，所述分隔结构介于所述第一内侧壁之间。所述凹部在所述第二方向上的最大宽度可以大于所述第一内侧壁之间的在所述第二方向上的最大距离。
根据本发明构思的一些实施例，3D半导体存储器件可以包括：***逻辑电路，所述***逻辑电路位于下衬底上；下绝缘层，所述下绝缘层位于所述***逻辑电路上；衬底，所述衬底位于所述下绝缘层上，并且包括位于其上表面中的凹部；堆叠结构，所述堆叠结构包括垂直堆叠在所述衬底的所述上表面上的多个电极；水平结构，所述水平结构可以位于所述堆叠结构与所述衬底之间，并且可以包括可以顺序堆叠在所述衬底的所述上表面上的第一水平图案和第二水平图案；垂直图案，所述垂直图案延伸穿过所述多个电极并且连接到所述第一水平图案；分隔结构，所述分隔结构在平行于所述衬底的所述上表面的第一方向上与所述堆叠结构和所述水平结构相交，并且包括位于所述衬底的所述凹部中的一部分；界面层，所述界面层位于所述第一水平图案与所述第二水平图案之间；和第一绝缘层，所述第一绝缘层位于所述衬底与所述分隔结构位于所述凹部中的所述一部分之间。所述界面层可以在所述第一水平图案的上表面的第一部分上延伸，并且所述第一绝缘层可以在所述第一水平图案的所述上表面的第二部分上延伸。
根据本发明构思的一些实施例，3D半导体存储器件可以包括：衬底，所述衬底包括第一凹部和第二凹部，所述第一凹部和所述第二凹部可以位于所述衬底的上表面中并且可以在第一方向上彼此间隔开；堆叠结构，所述堆叠结构包括在垂直方向上堆叠在所述衬底的所述上表面上的多个电极；水平结构，所述水平结构可以位于所述堆叠结构与所述衬底之间并且可以包括可以在所述垂直方向上顺序堆叠在所述衬底的所述上表面上的第一水平图案和第二水平图案；垂直图案，所述垂直图案延伸穿过所述多个电极并且连接到所述第一水平图案；第一分隔结构，所述第一分隔结构在所述垂直方向上延伸穿过所述堆叠结构和所述水平结构，并且包括位于所述第一凹部中的一部分；和第二分隔结构，所述第二分隔结构在所述垂直方向上延伸穿过所述堆叠结构和所述水平结构，并且包括位于所述第二凹部中的一部分。所述第一分隔结构和所述第二分隔结构可以在所述垂直方向上在低于所述衬底的所述上表面的相应的水平高度处在所述第一方向上具有不同的最大宽度。
附图说明
鉴于附图和随附的详细描述，本发明构思将变得更加明显。
图1是示出根据本发明构思的一些实施例的三维(3D)半导体存储器件的单元阵列的示意性电路图。
图2是示出根据本发明构思的一些实施例的3D半导体存储器件的俯视图。
图3A、图3B和图3C是分别沿着图2的线A-A'、线B-B'和线C-C'截取的截面图，以示出根据本发明构思的一些实施例的3D半导体存储器件。
图4A至图4E是图3B的部分“AA”的放大图。
图5A和图5B是图4A的部分“BB”的放大截面图。
图6是与图3B的部分“AA”相对应的放大截面图，以示出根据本发明构思的一些实施例的3D半导体存储器件。
图7A是沿着图2的线B-B'截取的截面图，以示出根据本发明构思的一些实施例的3D半导体存储器件。
图7B是图7A的部分“CC”的放大截面图。
图8是沿着图2的线D-D'截取的截面图，以示出根据本发明构思的一些实施例的3D半导体存储器件。
图9示出了图8的部分“DD”和“EE”的放大截面图。
图10是示出根据本发明构思的一些实施例的3D半导体存储器件的俯视图。
图11是沿着图10的线E-E'截取的截面图，以示出根据本发明构思的一些实施例的3D半导体存储器件。
图12示出了图11的部分“FF”和“GG”的放大截面图。
图13A、图14A、图15A、图16A、图17A和图20A是沿着图2的线B-B'截取的截面图，以示出根据本发明构思的一些实施例的用于制造3D半导体存储器件的方法。
图13B和图14B是沿着图2的线A-A'截取的截面图，以示出根据本发明构思的一些实施例的用于制造3D半导体存储器件的方法。
图15B是图15A的部分AAA的放大图。图16B和图16C是图16A的部分AAA的放大图，图17B、图18和图19是图17A的部分AAA的放大图，并且图20B和图20C是根据本发明构思的一些实施例的图20A的部分“AAA”的放大图。
具体实施方式
在下文中将参照附图详细描述本发明构思的示例实施例。
图1是示出根据本发明构思的一些实施例的三维(3D)半导体存储器件的单元阵列的示意性电路图。
参照图1，3D半导体存储器件的单元阵列可以包括公共源极线CSL、多条位线BL0至BL2以及设置在公共源极线CSL与位线BL0至BL2之间的多个单元串CSTR。
单元串CSTR可以沿着第一方向D1和第二方向D2二维地布置并且可以在第三方向D3上延伸。位线BL0至BL2可以在第一方向D1上彼此间隔开并且可以在第二方向D2上延伸。如本文所使用的，“元件A在方向X上延伸”(或类似语言)可以表示元件A在方向X上纵长地延伸。
多个单元串CSTR可以并联连接到位线BL0至BL2中的每一条。单元串CSTR可以共同地连接到公共源极线CSL。换句话说，多个单元串CSTR可以设置在单条公共源极线CSL与多条位线BL0至BL2之间。可以设置多条公共源极线CSL，并且可以二维地布置多条公共源极线CSL。在一些实施例中，可以将相同的电压施加到多条公共源极线CSL。在一些实施例中，公共源极线CSL可以彼此独立地被电控制。如本文所使用的，“元件A连接到元件B”(或类似语言)可以表示元件A电连接和/或物理连接到元件B。术语“和/或”包括一个或更多个相关所列项的任意组合和所有组合。
在一些实施例中，每个单元串CSTR可以包括彼此串联连接的串选择晶体管SST1和SST2、彼此串联连接的存储单元晶体管MCT、接地选择晶体管GST和擦除控制晶体管ECT。每个存储单元晶体管MCT可以包括数据存储元件。
在一些实施例中，每个单元串CSTR可以包括彼此串联连接的第一串选择晶体管SST1和第二串选择晶体管SST2，并且第二串选择晶体管SST2可以连接到位线BL0至BL2之一。在一些实施例中，每个单元串CSTR可以包括单个串选择晶体管。在一些实施例中，在每个单元串CSTR中，类似于第一串选择晶体管SST1和第二串选择晶体管SST2，接地选择晶体管GST可以包括彼此串联连接的多个MOS晶体管。
每个单元串CSTR可以包括分别设置在距公共源极线CSL不同距离处的多个存储单元晶体管MCT。存储单元晶体管MCT可以串联连接在第一串选择晶体管SST1与接地选择晶体管GST之间。擦除控制晶体管ECT可以连接在接地选择晶体管GST与公共源极线CSL之间。另外，每个单元串CSTR还可以包括虚设单元晶体管DMC，其分别连接在第一串选择晶体管SST1与存储单元晶体管MCT中的最上面的存储单元晶体管之间以及接地选择晶体管GST与存储单元晶体管MCT中的最下面的存储单元晶体管之间。
在一些实施例中，第一串选择晶体管SST1可以由第一串选择线SSL1控制，并且第二串选择晶体管SST2可以由第二串选择线SSL2控制。存储单元晶体管MCT可以分别由字线WL0至WLn控制，并且虚设单元晶体管DMC可以分别由虚设字线DWL控制。接地选择晶体管GST可以由接地选择线GSL0、GSL1或GSL2控制，并且擦除控制晶体管ECT可以由擦除控制线ECL控制。公共源极线CSL可以公共地连接到擦除控制晶体管ECT的源极。
设置在距公共源极线CSL基本相同的水平高度(或距离)处的存储单元晶体管MCT(或虚设单元晶体管DMC)的栅电极可以共同地连接到字线WL0至WLn和DWL之一，从而处于等电位状态。在一些实施例中，即使存储单元晶体管MCT的栅电极设置在距公共源极线CSL基本相同的水平高度处，但设置在一行(或一列)中的栅电极可以独立于设置在另一行(或另一列)中的栅电极而被控制。
接地选择线GSL0至GSL2以及串选择线SSL1和SSL2可以在第一方向D1上延伸并且可以在第二方向D2上彼此间隔开。设置在距公共源极线CSL基本相同的水平高度处的接地选择线GSL0至GSL2可以彼此电隔离，并且设置在距公共源极线CSL基本相同的水平高度处的串选择线SSL1或SSL2可以彼此电隔离。另外，彼此不同的单元串CSTR的擦除控制晶体管ECT可以由擦除控制线ECL公共地控制。擦除控制晶体管ECT可以在单元阵列的擦除操作中产生栅极感应漏极泄漏(GIDL)。根据一些实施例，在单元阵列的擦除操作中，可以将擦除电压施加到位线和/或公共源极线CSL，并且可以从串选择晶体管SST2和/或擦除控制晶体管ECT产生GIDL电流。
图2是示出根据本发明构思的一些实施例的3D半导体存储器件的俯视图。图3A、图3B和图3C是分别沿着图2的线A-A'、线B-B'和线C-C'截取的截面图，以示出根据本发明构思的一些实施例的3D半导体存储器件。图4A至图4E是图3B的部分“AA”的放大图。图5A和图5B是图4A的部分“BB”的放大截面图。
参照图2以及图3A至图3C，根据一些实施例的3D半导体存储器件可以包括***逻辑结构PS和设置在***逻辑结构PS上的单元阵列结构CS。
***逻辑结构PS可以包括集成在下衬底10上的***逻辑电路PTR和覆盖***逻辑电路PTR的下绝缘层50。如本文所使用的“元件A覆盖元件B”(或类似语言)表示元件A在元件B上，但不一定意味着元件A完全覆盖元件B。
下衬底10可以包括硅衬底、硅锗衬底、锗衬底或在单晶硅衬底上生长的单晶外延层。下衬底10可以包括由器件隔离层13限定的有源区。
***逻辑电路PTR可以设置在有源区上。***逻辑电路PTR可以包括行和列译码器、页面缓冲器和/或控制电路。更具体地，***逻辑电路PTR可以包括位于下衬底10上的***栅极绝缘层、位于***栅极绝缘层上的***栅电极、以及在***栅电极的两侧设置在有源区中的源极/漏极区。
***电路互连线33可以通过***接触插塞31电连接到***逻辑电路PTR。例如，***接触插塞31和***电路互连线33可以连接到NMOS和PMOS晶体管。
下绝缘层50可以设置在下衬底10的整个顶表面上。下绝缘层50可以覆盖位于下衬底10上的***逻辑电路PTR、***接触插塞31和***电路互连线33。下绝缘层50可以包括多个堆叠的绝缘层。例如，下绝缘层50可以包括氧化硅层、氮化硅层、氮氧化硅层或低k介电层中的至少一种。
单元阵列结构CS可以设置在下绝缘层50上。单元阵列结构CS可以包括水平半导体层100、水平结构SC、堆叠结构ST和垂直结构VS。在一些实施例中，图1所示的单元串CSTR可以集成在水平半导体层100上。堆叠结构ST和垂直结构VS可以构成图1所示的单元串CSTR。水平半导体层100可以被称为衬底。
更具体地，水平半导体层100可以设置在下绝缘层50的顶表面上。水平半导体层100可以由半导体材料形成。例如，水平半导体层100可以包括硅(Si)、锗(Ge)、硅锗(SiGe)、镓砷(GaAs)、铟镓砷(InGaAs)或铝镓砷(AlGaAs)中的至少一种。水平半导体层100可以包括掺杂有第一导电类型(例如，N型)的掺杂剂的半导体材料和/或不掺杂有掺杂剂的本征半导体材料。水平半导体层100可以具有包括单晶结构、非晶结构或多晶结构中的至少一种的晶体结构。
水平结构SC可以设置在堆叠结构ST与水平半导体层100之间。水平结构SC可以平行于水平半导体层100的顶表面，并且可以在第一方向D1和第二方向D2上平行于堆叠结构ST延伸。水平结构SC可以是参照图1描述的公共源极线CSL。水平结构SC可以包括第一水平图案SCP1和位于第一水平图案SCP1上的第二水平图案SCP2。第一水平图案SCP1和第二水平图案SCP2可以顺序地堆叠在水平半导体层100上。第一水平图案SCP1和第二水平图案SCP2可以由掺杂有具有第一导电类型的掺杂剂(例如，磷(P)或砷(As))的半导体材料形成。在一些实施例中，第一水平图案SCP1和第二水平图案SCP2均可以由掺杂有N型掺杂剂的半导体材料形成，并且第一水平图案SCP1中的N型掺杂剂的浓度可以大于第二水平图案SCP2中的N型掺杂剂的浓度。
堆叠结构ST可以设置在水平半导体层100上。堆叠结构ST可以与水平半导体层100间隔开，并且水平结构SC介入它们之间。水平半导体层100可以具有在第一方向D1和垂直于第一方向D1的第二方向D2上延伸的顶表面。水平半导体层100可以包括在第二方向D2上布置的单元阵列区域CAR和连接区域CNR。堆叠结构ST可以在第二方向D2上从单元阵列区域CAR延伸到连接区域CNR上，并且可以在连接区域CNR上具有阶梯结构。堆叠结构ST可以包括在垂直于第一方向D1和第二方向D2的第三方向D3(例如，垂直方向)上堆叠的电极EGE、GGE、CGE和SGE。随着距下衬底10的垂直距离增加，堆叠结构ST的电极在第二方向D2上的长度可以顺序地减小，并且随着距单元阵列区域CAR的水平距离增加，堆叠结构ST的高度可以减小。每个电极可以在连接区域CNR上具有焊盘部分，并且电极的焊盘部分可以位于水平地且垂直地彼此不同的位置处。
在一些实施例中，电极EGE、GGE、CGE和SGE可以包括与水平结构SC相邻的擦除控制栅电极EGE、位于擦除控制栅电极EGE上的接地选择栅电极GGE、顺序堆叠在接地选择栅电极GGE上的多个单元栅电极CGE以及位于单元栅电极CGE的最上面的单元栅电极上的串选择栅电极SGE。
擦除控制栅电极EGE可以与水平结构SC相邻，并且可以用作用于控制存储单元阵列的擦除操作的擦除控制晶体管ECT(参见图1)的栅电极。擦除控制栅电极EGE可以用作用于产生栅极感应漏极泄漏(GIDL)的擦除控制晶体管ECT(参见图1)的栅电极。接地选择栅电极GGE可以用作用于控制公共源极线CSL(参见图1)与垂直结构VS的垂直图案VC之间的电连接的接地选择晶体管GST(参见图1)的栅电极。单元栅电极CGE可以用作存储单元晶体管MCT和虚设单元晶体管DMC(参见图1)的控制栅电极WL0至WLn和DWL(参见图1)。与电极EGE、GGE、CGE和SGE中的最上面的电极相对应的串选择栅电极SGE可以用作用于控制位线BL与垂直图案VC之间的电连接的串选择晶体管SST2(参见图1)的栅电极。单元栅电极CGE之间的绝缘层ILD的厚度可以彼此基本相等，并且接地选择栅电极GGE与单元栅电极CGE中的最下面的单元栅电极之间的绝缘层ILD可以比其他绝缘层ILD厚。
垂直结构VS可以设置在水平半导体层100的单元阵列区域CAR上，并且虚设垂直结构DVS可以设置在水平半导体层100的连接区域CNR上。垂直结构VS和虚设垂直结构DVS可以在基本垂直于水平半导体层100的顶表面的第三方向D3上延伸，并且可以穿透堆叠结构ST和水平结构SC。
当在俯视图中观察时，垂直结构VS可以在一个方向上以直线或之字形形式布置。虚设垂直结构DVS可以穿透电极的端部。垂直结构VS可以包括垂直图案VC、填充绝缘图案VI、数据存储图案DSP和位线导电焊盘PAD。
垂直图案VC可以具有管状或通心粉形状。填充绝缘图案VI可以填充由垂直图案VC围绕的空的空间。垂直图案VC可以包括诸如硅(Si)、锗(Ge)或其组合的半导体材料。另外，垂直图案VC可以包括掺杂有掺杂剂的半导体材料或者不掺杂有掺杂剂的本征半导体材料。垂直图案VC可以包括例如多晶半导体材料。包括半导体材料的垂直图案VC可以用作参照图1描述的擦除控制晶体管ECT、串选择晶体管SST2、接地选择晶体管GST和存储单元晶体管MCT的沟道区。垂直图案VC可以通过位线导电焊盘PAD电连接到位线BL。如本文所使用的“元件A填充元件B”(或类似语言)可以表示元件A在元件B中，但是不一定表示元件A完全填充元件B。
数据存储图案DSP可以设置在堆叠结构ST与垂直图案VC之间。数据存储图案DSP可以在第三方向D3上延伸，并且可以围绕垂直图案VC的侧壁。数据存储图案DSP可以具有管状或通心粉形状。数据存储图案DSP的底表面可以设置在比擦除控制栅电极EGE的底表面低的水平高度处，并且可以与第一水平图案SCP1接触。
虚设垂直结构DVS可以设置在水平半导体层100的连接区域CNR上。虚设垂直结构DVS可以穿透位于连接区域CNR上的电极的焊盘部分。在一些实施例中，虚设垂直结构DVS的宽度可以大于垂直结构VS的宽度。另外，虚设垂直结构DVS可以具有与垂直结构VS基本相同的堆叠结构和材料。
上平坦化绝缘层150可以设置在水平半导体层100上以覆盖堆叠结构ST的阶梯结构。上平坦化绝缘层150可以具有基本平坦的顶表面，并且可以包括单个绝缘层或多个堆叠的绝缘层。上平坦化绝缘层150可以包括例如氧化硅层和/或低k介电层。
多个分隔结构SS可以设置在水平半导体层100上。分隔结构SS可以在第一方向D1上布置，并且可以在第二方向D2上延伸以与堆叠结构ST相交。在一些实施例中，分隔结构SS可以在第一方向D1上彼此间隔开，如图2所示。每个分隔结构SS可以穿透堆叠结构ST和水平结构SC，并且可以***在水平半导体层100中。因此，堆叠结构ST中的电极EGE、GGE、CGE和SGE中的每个电极可以在第一方向D1上分隔成彼此间隔开的部分，分隔结构SS介于这些部分之间。分隔结构SS可以从单元阵列区域CAR延伸到连接区域CNR上。分隔结构SS可以位于单元阵列区域CAR上的垂直结构VS之间。分隔结构SS可以位于连接区域CNR上的单元接触插塞CPLG之间。分隔结构SS的底端可以位于比水平半导体层100的顶表面低的水平高度处，并且分隔结构SS的顶端可以位于比堆叠结构ST的顶表面高的水平高度处。分隔结构SS可以包括绝缘材料。分隔结构SS可以包括例如氧化硅或氮化硅中的至少一种。
更具体地，参照图2、图3A至图3C和图4A，数据存储图案DSP可以包括多个薄层。数据存储图案DSP可以是NAND闪存器件的数据存储层，并且可以包括顺序堆叠在垂直图案VC的侧壁上的隧道绝缘层TIL、电荷存储层CIL和阻挡绝缘层BLK。例如，电荷存储层CIL可以包括陷阱绝缘层、浮置栅电极和/或包括导电纳米点的绝缘层。电荷存储层CIL可以包括氮化硅层、氮氧化硅层、富硅氮化物层、纳米晶体硅层或叠层陷阱层中的至少一种。隧道绝缘层TIL可以包括能带隙大于电荷存储层CIL的能带隙的材料中的至少一种。阻挡绝缘层BLK可以包括例如高k介电层，诸如氧化铝层和/或氧化铪层。
第一水平图案SCP1可以穿透数据存储图案DSP和垂直图案VC，并且可以连接到垂直图案VC。第一水平图案SCP1可以具有与填充绝缘图案VI相邻的侧壁部分，并且侧壁部分的厚度可以大于第一水平图案SCP1的在水平方向上延伸的另一部分的厚度。第一水平图案SCP1的侧壁部分可以覆盖第二水平图案SCP2的侧壁的一部分。
水平半导体层100可以具有与其顶表面相邻的凹陷区域RS。凹陷区域RS可以从水平半导体层100的顶表面凹陷。凹陷区域RS可以具有从水平半导体层100的顶表面朝向水平半导体层100的底表面凹入的形状。分隔结构SS的下部可以***在水平半导体层100中以填充凹陷区域RS。
分隔结构SS可以垂直地穿透堆叠结构ST和水平结构SC，如图3B所示。因此，水平结构SC以及堆叠结构ST的电极EGE、GGE、CGE和SGE中的每一者可以具有在第一方向D1上彼此面对的内侧壁，分隔结构SS介于这些彼此面对的内侧壁之间。在一些实施例中，水平结构SC以及堆叠结构ST的电极EGE、GGE、CGE和SGE中的每一者的内侧壁可以在第一方向D1上彼此间隔开，如图3B所示。
如图4A所示，第一绝缘层ILL可以设置在水平结构SC与分隔结构SS之间以及水平半导体层100与分隔结构SS之间。第一绝缘层ILL可以覆盖水平结构SC的内侧壁和凹陷区域RS的内表面。另外，第一绝缘层ILL可以设置在绝缘层ILD与堆叠结构ST的电极EGE、GGE、CGE和SGE之间以及数据存储图案DSP与电极EGE、GGE、CGE和SGE之间。第一绝缘层ILL可以包括例如氧化铝。
如图4A和图4B所示，电极EGE、GGE、CGE和SGE中的最下面的电极EGE可以具有彼此面对的第一内侧壁sw1，分隔结构SS介于彼此面对的第一内侧壁sw1之间。水平结构SC的第二水平图案SCP2可以具有彼此面对的第二内侧壁sw2，分隔结构SS介于彼此面对的第二内侧壁sw2之间。水平结构SC的第一水平图案SCP1可以具有彼此面对的第三内侧壁sw3，分隔结构SS介于彼此面对的第三内侧壁sw3之间。第一内侧壁sw1、第二内侧壁sw2和第三内侧壁sw3可以位于单元阵列区域CAR上，如图2和图3B所示。
最下面的电极EGE的第一内侧壁sw1可以相对于垂直于水平半导体层100的顶表面的方向(即，第三方向D3)倾斜。第一内侧壁sw1之间的在第一方向D1上的距离可以朝向水平结构SC逐渐变小。如图4A所示，在一些实施例中，第一内侧壁sw1之间的距离可以在与最下面的电极EGE的顶表面相同的垂直水平高度处具有最大值(例如，d1)。如图4B所示，在一些实施例中，第一内侧壁sw1之间的距离可以在与最下面的电极EGE的底表面相同的垂直水平高度处具有最小值(例如，d4)。
第二水平图案SCP2的第二内侧壁sw2可以具有在第一方向D1和与第一方向D1相对的方向上凹入的形状。换句话说，第二内侧壁sw2的中间部分可以比第二内侧壁sw2的上部和下部凹陷更多。如图4A所示，在一些实施例中，第二内侧壁sw2之间的距离可以在低于第二水平图案SCP2的上表面并且高于第二水平图案SCP2的下表面的垂直水平高度处具有最大值(例如，d2)。例如，第二内侧壁sw2之间的距离可以在第二内侧壁sw2的垂直中心部分处具有最大值。在一些实施例中，第二内侧壁sw2之间的距离可以在第三方向D3上在第二内侧壁sw2的中心附近具有最大值。如图4B所示，在一些实施例中，第二内侧壁sw2之间的距离可以在与第二水平图案SCP2的底表面(或顶表面)相同的垂直水平高度处具有最小值(例如，d5)。
第一水平图案SCP1的第三内侧壁sw3可以具有在第一方向D1和与第一方向D1相对的方向上凹入的形状。换句话说，第三内侧壁sw3的中间部分可以比第三内侧壁sw3的上部和下部凹陷更多。如图4A所示，在一些实施例中，第三内侧壁sw3之间的距离可以在第二内侧壁sw2的垂直中心部分处具有最大值(例如，d3)。在一些实施例中，第三内侧壁sw3之间的距离可以在第三方向D3上在每个第三内侧壁sw3的中心附近具有最大值。如图4B所示，在一些实施例中，第三内侧壁sw3之间的距离可以在与第一水平图案SCP1的底表面(或顶表面)相同的垂直水平高度处具有最小值(例如，d6)。
因为第一水平图案SCP1和第二水平图案SCP2具有水平凹入的内侧壁，所以分隔结构SS可以在第二内侧壁sw2和第三内侧壁sw3上具有水平凸起的形状。
第二内侧壁sw2可以比第一内侧壁sw1和第三内侧壁sw3更多地在水平方向上凹陷。换句话说，第二内侧壁sw2之间的最大距离d2可以大于第一内侧壁sw1之间的最大距离d1和第三内侧壁sw3之间的最大距离d3。由于第二内侧壁sw2比第三内侧壁sw3更多地在水平方向上凹陷，所以第一水平图案SCP1的顶表面的一部分可以被暴露。在一些实施例中，第一水平图案SCP1的顶表面的一部分可以不被第二水平图案SCP2覆盖，如图4A所示。第一绝缘层ILL可以覆盖第一水平图案SCP1的顶表面的该部分。在一些实施例中，第一绝缘层ILL可以接触第一水平图案SCP1的顶表面的该部分，如图4A所示。
如图4A至图4E所示，凹陷区域RS可以在水平半导体层100的沿第一方向D1截取的截面中具有多边形形状。凹陷区域RS可以在第一方向D1上具有不对称的形状。凹陷区域RS可以具有相对于水平半导体层100的顶表面倾斜的底表面。位于凹陷区域RS中的分隔结构SS的下部可以具有与凹陷区域RS的形状相似的形状。当在沿第一方向D1截取的截面图中观察时，分隔结构SS的下部可以具有多边形形状。分隔结构SS的下部可以在第一方向D1上具有不对称的形状。
分隔结构SS可以在第一方向D1上在比第一水平图案SCP1的底表面低的垂直水平高度处具有最大宽度(例如，w1)。换句话说，分隔结构SS的位于凹陷区域RS中的部分(即，下部)可以在第一方向D1上具有大于分隔结构SS的位于凹陷区域RS外部的另一部分的宽度。
凹陷区域RS的宽度w1可以大于第三内侧壁sw3之间的最大距离d3，如图4A所示。
凹陷区域RS的深度t1可以大于第一水平图案SCP1的厚度t2和第二水平图案SCP2的厚度t3，如图4C所示。
凹陷区域RS的底表面bs的一部分可以朝向水平结构SC突出，如图4D所示。换句话说，水平半导体层100可以具有在凹陷区域RS中朝向水平结构SC突出的突起PP。
分隔结构SS可以具有与堆叠结构ST的电极EGE、GGE、CGE和SGE垂直交叠的部分，如图4E所示。例如，分隔结构SS的底端SSb可以与堆叠结构ST的电极EGE、GGE、CGE和SGE垂直交叠。如本文所使用的，“与元件A在垂直方向上与元件B交叠”(或类似语言)表示存在与元件A和元件B两者相交的至少一条垂直线。
再次参照图4A至图4E，可以提供界面层IPL以部分地围绕第一水平图案SCP1。界面层IPL可以设置在第一水平图案SCP1与第二水平图案SCP2之间以及第一水平图案SCP1与水平半导体层100之间。另外，界面层IPL可以设置在数据存储图案DSP与第二半导体图案100之间以及垂直图案VC与第一水平图案SCP1之间。界面层IPL可以不覆盖第三内侧壁sw3。界面层IPL可以包括例如导电材料。界面层IPL可以包括例如碳(C)。界面层IPL还可以包括例如氮(N)和氧(O)。
参照图5A，在一些实施例中，第一水平图案SCP1的顶表面SCP1t可以朝向分隔结构SS突出超过第二水平图案SCP2的第二内侧壁sw2之一，使得第二水平图案SCP2可以不与第一水平图案SCP1的顶表面SCP1t的第一部分垂直交叠，如图5A所示。第一绝缘层ILL可以覆盖第一水平图案SCP1的顶表面SCP1t的第一部分，并且界面层IPL可以覆盖第一水平图案SCP1的顶表面SCP1t的第二部分。在一些实施例中，第一绝缘层ILL可以接触第一水平图案SCP1的顶表面SCP1t的第一部分，并且界面层IPL可以接触第一水平图案SCP1的顶表面SCP1t的第二部分，如图5A所示。
在一些实施例中，第一水平图案SCP1的底表面SCP1b可以朝向分隔结构SS突出超过凹陷区域RS的侧壁，如图5A所示。界面层IPL可以覆盖第一水平图案SCP1的底表面SCP1b的第一部分，并且第一绝缘层ILL可以覆盖第一水平图案SCP1的底表面SCP1b的第二部分。在一些实施例中，界面层IPL可以接触第一水平图案SCP1的底表面SCP1b的第一部分，并且第一绝缘层ILL可以接触第一水平图案SCP1的底表面SCP1b的第二部分，如图5A所示。在一些实施例中，第一绝缘层ILL可以与第一水平图案SCP1的顶表面SCP1t和内侧壁直接接触。
参照图5B，第二绝缘层ILI可以设置在第一绝缘层ILL与水平半导体层100之间以及第一绝缘层ILL与水平结构SC之间。第二绝缘层ILI可以与水平半导体层100的凹陷区域RS的内表面和水平结构SC的内侧壁直接接触。第二绝缘层ILI可以包括例如氧化硅或氮化硅中的至少一种。
再次参照图2至图3C，第一层间绝缘层121可以设置在堆叠结构ST和上平坦化绝缘层150上，并且第二层间绝缘层123可以设置在第一层间绝缘层121上。分隔结构SS可以穿透第一层间绝缘层121。第二层间绝缘层123可以覆盖分隔结构SS的顶表面。位线BL可以设置在第二层间绝缘层123上。位线BL可以在第一方向D1上延伸。位线BL可以通过位线接触插塞BPLG电连接到位线导电焊盘PAD。
图6是与图3B的部分“AA”相对应的放大截面图，以示出根据本发明构思的一些实施例的3D半导体存储器件。
参照图6，第一水平图案SCP1可以穿透数据存储图案DSP，从而连接到垂直图案VC的侧壁。与图4A至图4E不同，第一水平图案SCP1可以不穿透垂直图案VC。
图7A是沿着图2的线B-B'截取的截面图，以示出根据本发明构思的一些实施例的3D半导体存储器件。图7B是图7A的部分“CC”的放大截面图。
参照图7A和图7B，分隔结构SS可以包括公共源极插塞CSP和侧壁间隔物SL。公共源极插塞CSP可以在堆叠结构ST之间连接到形成在水平半导体层100中的公共源极区域CSR。公共源极插塞CSP可以电连接到水平结构SC。例如，公共源极插塞CSP可以包括金属(例如，钨、铜或铝)、导电金属氮化物(例如，氮化钛或氮化钽)或过渡金属(例如，钛或钽)中的至少一种。在一些实施例中，公共源极插塞CSP可以具有基本一致的上部宽度，并且可以在第二方向D2上延伸。由绝缘材料形成的侧壁间隔物SL可以设置在公共源极插塞CSP与堆叠结构ST之间。公共源极区域CSR可以包括N型掺杂剂，并且可以在第二方向D2上平行于堆叠结构ST延伸。在一些实施例中，可以省略公共源极区域CSR。
图8是沿着图2的线D-D'截取的截面图，以示出根据本发明构思的一些实施例的3D半导体存储器件。图9示出了图8的部分“DD”和“EE”的放大截面图。在下文中，为了方便和便于说明的目的，可以省略与参照图1至图7B提及的组件相同或相似的组件的描述。
参照图8和图9，第一分隔结构SS1可以设置在堆叠结构ST的一个侧壁上，并且第二分隔结构SS2可以设置在堆叠结构ST的另一侧壁上。第一分隔结构SS1和第二分隔结构SS2可以是多个分隔结构SS中的在第一方向D1上彼此相邻的两个分隔结构。在一些实施例中，如图8所示，在第一分隔结构SS1和第二分隔结构SS2之间不设置分隔结构。
第一分隔结构SS1和第二分隔结构SS2可以在垂直方向(即，第三方向D3)上具有不同的长度。第一分隔结构SS1可以填充水平半导体层100的第一凹陷区域RS1，并且第二分隔结构SS2可以填充水平半导体层100的第二凹陷区域RS2。第一凹陷区域RS1的深度t4可以不同于第二凹陷区域RS2的深度t5。在一些实施例中，第二凹陷区域RS2的深度t5可以大于第一凹陷区域RS1的深度t4，并且因此，第二分隔结构SS2在垂直方向上的长度可以大于第一分隔结构SS1在垂直方向上的长度。
第二凹陷区域RS2的宽度w3可以大于第一凹陷区域RS1的宽度w2。因此，第二分隔结构SS2的下部的宽度可以大于第一分隔结构SS1的下部的宽度。
图10是示出根据本发明构思的一些实施例的3D半导体存储器件的俯视图。图11是沿着图10的线E-E'截取的截面图，以示出根据本发明构思的一些实施例的3D半导体存储器件。图12示出了图11的部分“FF”和“GG”的放大截面图。在下文中，为了方便和便于说明的目的，可以省略与参照图1至图9提及的组件相同或相似的组件的描述。
参照图10至图12，根据本发明构思的一些实施例的3D半导体存储器件可以包括贯穿互连结构THV。
贯穿互连结构THV可以穿透堆叠结构ST的一部分和水平半导体层100的一部分。在一些实施例中，贯穿互连结构THV可以穿透堆叠结构ST的与堆叠结构ST的阶梯结构间隔开的部分。换句话说，贯穿互连结构THV可以设置在单元阵列区域CAR上。贯穿互连结构THV可以在第一方向D1上与分隔结构SS中的一个分隔结构相邻。一些垂直结构VS可以设置在贯穿互连结构THV与分隔结构SS中的一个分隔结构之间。一些垂直结构VS可以是不构成图1的单元串CSTR的虚设垂直结构。贯穿互连结构THV可以包括贯穿绝缘图案200、穿透贯穿绝缘图案200的贯穿插塞PPLG、以及连接到贯穿插塞PPLG的导线DL。贯穿插塞PPLG可以穿透贯穿绝缘图案200，从而连接到***逻辑结构PS的***电路互连线33。
最接近贯穿互连结构THV的第二分隔结构SS2的垂直长度可以大于第一分隔结构SS1的垂直长度，如图11和图12所示。更具体地，填充有第二分隔结构SS2的第二凹陷区域RS2的深度t5可以大于填充有第一分隔结构SS1的第一凹陷区域RS1的深度t4。这里，第二凹陷区域RS2的宽度w3可以大于第一凹陷区域RS1的宽度w2。
[制造方法]
图13A、图14A、图15A、图16A、图17A和图20A是沿着图2的线B-B'截取的截面图，以示出根据本发明构思的一些实施例的用于制造3D半导体存储器件的方法。图13B和图14B是沿着图2的线A-A'截取的截面图，以示出根据本发明构思的一些实施例的用于制造3D半导体存储器件的方法。图15B是图15A的部分AAA的放大图，图16B和图16C是图16A的部分AAA的放大图，图17B、图18和图19是图17A的部分AAA的放大图，并且图20B和图20C是图20A的部分“AAA”的放大图，以示出根据本发明构思的一些实施例的用于制造3D半导体存储器件的方法。
参照图13A和图13B，可以在下衬底10上形成***逻辑结构PS。下衬底10可以是例如体硅衬底。可以在下衬底10中形成器件隔离层13以限定有源区。
***逻辑结构PS的形成可以包括在下衬底10上形成***逻辑电路PTR、形成连接到***逻辑电路PTR的***互连结构31和33以及形成下绝缘层50。这里，***逻辑电路PTR可以包括使用下衬底10的一部分作为沟道的MOS晶体管。例如，***逻辑电路PTR的形成可以包括在下衬底10中形成限定有源区的器件隔离层13、形成顺序堆叠在下衬底10上的***栅极绝缘层和***栅电极以及通过在***栅电极的两侧向下衬底10中添加(例如，注入)掺杂剂来形成源极/漏极区。可以在***栅电极的两个侧壁上形成***栅极间隔物。
下绝缘层50可以包括覆盖***逻辑电路PTR的单个绝缘层或多个堆叠的绝缘层。例如，下绝缘层50可以包括氧化硅层、氮化硅层、氮氧化硅层或低k介电层中的至少一种。
***互连结构31和33的形成可以包括形成穿透下绝缘层50的一部分的***接触插塞31和形成连接到***接触插塞31的***电路互连线33。
可以通过在下绝缘层50上沉积半导体材料来形成水平半导体层100。例如，水平半导体层100可以包括硅(Si)、锗(Ge)、硅锗(SiGe)、镓砷(GaAs)、铟镓砷(InGaAs)或铝镓砷(AlGaAs)中的至少一种。水平半导体层100可以包括掺杂有掺杂剂的半导体材料和/或不掺杂有掺杂剂的本征半导体材料。水平半导体层100可以具有包括单晶结构、非晶结构或多晶结构中的至少一种的晶体结构。
可以在水平半导体层100上形成第一缓冲绝缘层17，并且可以在第一缓冲绝缘层17上形成下牺牲层LSL。第一缓冲绝缘层17可以通过热氧化水平半导体层100的表面来形成，或者可以通过沉积氧化硅层来形成。
下牺牲层LSL可以由相对于第一缓冲绝缘层17具有蚀刻选择性的材料形成。例如，下牺牲层LSL可以由氮化硅层、氮氧化硅层、碳化硅层或硅锗层中的至少一种形成。下牺牲层LSL的形成可以包括在水平半导体层100的整个顶表面上沉积下牺牲层、形成暴露所沉积的下牺牲层的一部分的第一掩模图案(未示出)以及使用第一掩模图案作为蚀刻掩模来蚀刻所沉积的下牺牲层以暴露第一缓冲绝缘层17或水平半导体层100。因此，可以在设置在连接区域CNR上的下牺牲层LSL中形成开口。
可以在下牺牲层LSL上顺序沉积均匀厚度的第二缓冲绝缘层19和第二水平图案SCP2。第二缓冲绝缘层19和第二水平图案SCP2也可以形成在下牺牲层LSL的开口中。在一些实施例中，可以省略第二缓冲绝缘层19，并且可以在下牺牲层LSL上直接沉积第二水平图案SCP2。例如，第二缓冲绝缘层19可以是氧化硅层，并且第二水平图案SCP2可以是掺杂有N型掺杂剂和/或碳(C)的多晶硅层。
参照图14A和图14B，可以在第二水平图案SCP2上垂直并且交替地堆叠绝缘层ILD和上牺牲层USL，从而形成模制结构ML。在模制结构ML中，上牺牲层USL可以由相对于绝缘层ILD具有蚀刻选择性的材料形成。例如，上牺牲层USL可以由与绝缘层ILD的绝缘材料不同的绝缘材料形成。上牺牲层USL可以由与下牺牲层LSL相同的材料形成。例如，每个上牺牲层USL可以由氮化硅层形成，并且每个绝缘层ILD可以由氧化硅层形成。上牺牲层USL的厚度可以彼此基本相等，并且绝缘层ILD中的至少一个绝缘层的厚度可以不同于绝缘层ILD中的其他(一个或更多个)绝缘层的厚度。
参照图15A和图15B，可以形成穿透模制结构ML的垂直结构VS。
垂直结构VS的形成可以包括形成垂直穿透模制结构ML的垂直孔以及形成顺序堆叠在每个垂直孔的内表面上的数据存储层和垂直图案VC。数据存储层可以包括隧道绝缘层TIL、电荷存储层CIL和阻挡绝缘层BLK。垂直孔的内侧壁上的数据存储层和垂直图案VC的厚度之和可以小于垂直孔的上部宽度的大约一半。换句话说，数据存储层和垂直图案VC可以在每个垂直孔中限定空的空间，并且该空的空间可以填充有填充绝缘图案VI。
随后，可以在每个垂直图案VC的顶端上形成位线导电焊盘PAD。位线导电焊盘PAD可以是掺杂有掺杂剂的掺杂区域，或者可以由导电材料形成。位线导电焊盘PAD的底表面可以位于比上牺牲层USL中的最上面的牺牲层的顶表面高的水平高度处。在形成位线导电焊盘PAD之后，可以在模制结构ML上形成第一层间绝缘层121以覆盖位线导电焊盘PAD。
接下来，可以形成沟槽以穿透第一层间绝缘层121和模制结构ML，并且可以在沟槽中形成初步牺牲间隔物层130p。
沟槽的形成可以包括在第一层间绝缘层121上形成限定沟槽的平面位置的掩模图案(未示出)以及使用掩模图案作为蚀刻掩模来蚀刻(例如，各向异性地蚀刻)第一层间绝缘层121和模制结构ML。上牺牲层USL的侧壁和绝缘层ILD的侧壁可以被沟槽暴露。在用于形成沟槽的各向异性蚀刻工艺中，第二缓冲绝缘层19可以用作蚀刻停止层，并且第二水平图案SCP2也可以被蚀刻。沟槽可以暴露第二缓冲绝缘层19的一部分。
随后，可以在沟槽的内表面上形成初步牺牲间隔物层130p。初始牺牲间隔物层130p可以共形地覆盖沟槽的侧壁和底表面。换句话说，初步牺牲间隔物层130p可以覆盖被沟槽暴露的上牺牲层USL的侧壁、绝缘层ILD的侧壁、第二水平图案SCP2的侧壁以及第二缓冲绝缘层19的顶表面。在一些实施例中，初步牺牲间隔物层130p可以沿着沟槽的侧壁和底表面具有均匀的厚度，如图15A所示。初始牺牲间隔物层130p可以由相对于模制结构ML和下牺牲层LSL具有蚀刻选择性的材料形成。例如，初步牺牲间隔物层130p可以由多晶硅层形成。
参照图16A和图16B，可以对初步牺牲间隔物层130p执行蚀刻工艺(例如，各向异性蚀刻工艺)以形成覆盖每个沟槽的侧壁的牺牲间隔物层130。在用于形成牺牲间隔层130的各向异性蚀刻工艺中，沟槽下方的第二缓冲绝缘层19可以被蚀刻。因此，可以暴露下牺牲层LSL。此时，水平半导体层100的一部分可以被暴露在下牺牲层LSL的开口中。
可以对暴露的下牺牲层LSL执行蚀刻工艺(例如，各向同性蚀刻工艺)，以形成暴露数据存储层的一部分的水平凹陷区域。在各向同性蚀刻工艺期间，可以使用相对于牺牲间隔物层130、第一缓冲绝缘层17和第二缓冲绝缘层19以及数据存储层具有蚀刻选择性的蚀刻配方来形成水平凹陷区域。当下牺牲层LSL包括氮化硅层或氮氧化硅层时，可以使用包括磷酸的蚀刻溶液对下牺牲层LSL执行各向同性蚀刻工艺。
水平凹陷区域可以从沟槽水平地延伸到第二水平图案SCP2与水平半导体层100之间，并且可以是第二水平图案SCP2与水平半导体层100之间的空的空间。水平凹陷区域可以暴露数据存储层的位于第二水平图案SCP2与水平半导体层100之间的部分。当形成水平凹陷区域时，第二水平图案SCP2的位于下牺牲层LSL的开口中的部分可以用作支撑模制结构ML的支撑物，使得模制结构ML不会塌陷。
可以各向同性地蚀刻数据存储层的由水平凹陷区域暴露的部分以形成暴露垂直图案VC的一部分的底切区域。底切区域可以是从水平凹陷区域垂直延伸的空的空间，并且可以被限定在垂直图案VC与第二水平图案SCP2的侧壁之间。
由于对数据存储层执行各向同性蚀刻工艺，所以数据存储层可以被分为彼此垂直间隔开的数据存储图案和虚设数据存储图案。对数据存储层执行的各向同性蚀刻工艺可以使用相对于水平半导体层100、第二水平图案SCP2、垂直图案VC和牺牲间隔物层130具有蚀刻选择性的蚀刻配方。
数据存储层的各向同性蚀刻可以包括顺序地并且各向同性地蚀刻被水平凹陷区域暴露的阻挡绝缘层BLK、电荷存储层CIL和隧道绝缘层TIL。更详细地，用于形成底切区域的各向同性蚀刻工艺可以包括用于蚀刻阻挡绝缘层BLK的一部分的第一蚀刻工艺、用于蚀刻电荷存储层CIL的一部分的第二蚀刻工艺以及用于蚀刻隧道绝缘层TIL的一部分的第三蚀刻工艺。可以顺序地执行第一蚀刻工艺、第二蚀刻工艺和第三蚀刻工艺。例如，第一蚀刻工艺和第三蚀刻工艺可以使用包括氢氟酸或硫酸的蚀刻溶液，并且第二蚀刻工艺可以使用包括磷酸的蚀刻溶液。可以在数据存储层的各向同性蚀刻工艺中去除第一缓冲绝缘层17和第二缓冲绝缘层19。接下来，可以去除垂直图案VC的被水平凹陷区域暴露的部分，以暴露填充绝缘图案VI的一部分。在一些实施例中，可以省略用于去除垂直图案VC的暴露部分的工艺。随后，可以在水平凹陷区域和底切区域的内表面上形成界面层IPL，如图16C所示。接下来，可以去除沟槽的侧壁上的牺牲间隔物层130。
参照图17A和图17B，可以在底切区域、水平凹陷区域和沟槽中形成初步水平图案SCP1p。可以使用化学气相沉积(CVD)工艺或原子层沉积(ALD)工艺形成初步水平图案SCP1p。初步水平图案SCP1p可以是例如掺杂有掺杂剂(例如，N型掺杂剂)的半导体层。
初步水平图案SCP1p可以通过沉积工艺覆盖底切区域、水平凹陷区域和沟槽的内表面。初步水平图案SCP1p可以不完全填充沟槽，并且可以在沟槽中限定间隙区域。初步水平图案SCP1p可以通过界面层IPL连接到垂直图案VC的位于第二水平图案SCP2下方的部分。
更详细地，可以在用于形成初步水平图案SCP1p的沉积工艺中将半导体源气体供应到底切区域、水平凹陷区域和沟槽中，从而可以在底切区域、水平凹陷区域和沟槽的内表面上沉积半导体材料。
当形成初步水平图案SCP1p时，半导体材料的沉积速率可以根据被水平凹陷区域暴露的表面的特性而改变。换句话说，半导体材料在水平半导体层100的顶表面上的沉积速率可以不同于半导体材料在第二水平图案SCP2的底表面上的沉积速率。另外，当形成初步水平图案SCP1p时，可以根据被水平凹陷区域暴露的表面的晶体结构来确定半导体材料的晶体结构。在一些实施例中，沉积在水平半导体层100的顶表面上的半导体材料的厚度可以小于沉积在第二水平图案SCP2的底表面上的半导体材料的厚度。在一些实施例中，沉积在水平半导体层100的顶表面上的半导体材料的厚度可以基本等于沉积在第二水平图案SCP2的底表面上的半导体材料的厚度。
参照图18和图19，可以对初步水平图案SCP1p和水平半导体层100执行蚀刻工艺。因此，可以形成第一水平图案SCP1和凹陷区域RS。可以使用包括ADM(氨去离子混合物)的蚀刻配方来执行对初步水平图案SCP1p和水平半导体层100的蚀刻工艺。对初步水平图案SCP1p和水平半导体层100的蚀刻工艺可以使用ADM作为蚀刻剂。
参照图20A和图20B，可以执行用于去除上牺牲层USL的蚀刻工艺。接下来，如图20C所示，可以在通过去除上牺牲层USL而形成的空间中共形地形成第一绝缘层ILL。在一些实施例中，第一绝缘层ILL可以具有均匀的厚度，如图20C所示。
再次参照图3A和图3B，可以通过执行用于在通过去除上牺牲层USL而形成的空间中形成电极EGE、GGE、CGE和SGE的工艺来形成上述堆叠结构ST。
在形成堆叠结构ST之后，可以在沟槽和凹陷区域RS中形成分隔结构SS。在一些实施例中，分隔结构SS可以包括公共源极插塞CSP和侧壁间隔物SL，如图7A和图7B所示。在这种情况下，侧壁间隔物SL的形成可以包括在其上形成有堆叠结构ST的水平半导体层100上沉积具有均匀厚度的间隔物层以及对间隔物层执行回蚀工艺以暴露水平半导体层100。随后，可以沉积导电层以填充具有侧壁间隔物SL的沟槽和凹陷区域RS，然后可以将沉积的导电层平坦化，直到第一层间绝缘层121的顶表面被暴露，从而形成公共源极插塞CSP。公共源极插塞CSP可以连接到水平半导体层100。
此后，可以在第一层间绝缘层121上形成第二层间绝缘层123以覆盖分隔结构SS的顶表面。可以形成位线接触插塞BPLG以穿透第二层间绝缘层123和第一层间绝缘层121。位线接触插塞BPLG可以连接到位线导电焊盘PAD。可以在第二层间绝缘层123上形成上述位线BL。
根据本发明构思的一些实施例，可以改善3D半导体存储器件的操作特性和可靠性，并且可以容易地制造3D半导体存储器件。
尽管已经参照示例实施例描述了本发明构思，但是对于本领域技术人员将显而易见的是，在不脱离本发明构思的范围的情况下，可以进行各种改变和修改。因此，应当理解的是，本文描述的实施例不是限制性的，而是说明性的。因此，本发明构思的范围将由所附权利要求及其等同形式的最宽泛的允许解释来确定，而不应由前述描述约束或限制。

Claims (20)

1.一种三维半导体存储器件，所述三维半导体存储器件包括：
水平结构，所述水平结构位于衬底的上表面上，所述水平结构包括在垂直方向上顺序堆叠在所述衬底的所述上表面上的第一水平图案和第二水平图案；
堆叠结构，所述堆叠结构包括在所述垂直方向上堆叠在所述水平结构上的多个电极；
垂直图案，所述垂直图案延伸穿过所述多个电极并且连接到所述第一水平图案；和
分隔结构，所述分隔结构与所述堆叠结构和所述水平结构相交并且突出到所述衬底的所述上表面中，
其中，所述多个电极中的最下面的电极包括彼此面对并且在第一方向上彼此间隔开的第一内侧壁，所述分隔结构介于所述第一内侧壁之间，并且所述第二水平图案包括彼此面对并且在所述第一方向上彼此间隔开的第二内侧壁，所述分隔结构介于所述第二内侧壁之间，并且
其中，所述第一内侧壁之间的在所述第一方向上的最大距离小于所述第二内侧壁之间的在所述第一方向上的最大距离。
2.根据权利要求1所述的三维半导体存储器件，其中，所述垂直图案包括多个垂直图案，并且所述分隔结构位于所述多个垂直图案中的第一垂直图案与所述多个垂直图案中的第二垂直图案之间并且在平行于所述衬底的所述上表面的第二方向上纵长地延伸。
3.根据权利要求1所述的三维半导体存储器件，其中，所述第一水平图案包括彼此面对并且在所述第一方向上彼此间隔开的第三内侧壁，所述分隔结构介于所述第三内侧壁之间，并且所述第三内侧壁之间的在所述第一方向上的最大距离小于所述第二内侧壁之间的在所述第一方向上的所述最大距离。
4.根据权利要求1所述的三维半导体存储器件，其中，所述第一水平图案包括彼此面对并且在所述第一方向上彼此间隔开的第三内侧壁，所述分隔结构介于所述第三内侧壁之间，并且
其中，所述分隔结构在所述第一方向上的最大宽度大于所述第三内侧壁之间的在所述第一方向上的最大距离。
5.根据权利要求1所述的三维半导体存储器件，其中，所述分隔结构在所述垂直方向上在低于所述第一水平图案的下表面的水平高度处具有在所述第一方向上的最大宽度。
6.根据权利要求1所述的三维半导体存储器件，所述三维半导体存储器件还包括：
绝缘层，所述绝缘层在所述分隔结构与所述第二水平图案的所述第二内侧壁中的一个第二内侧壁之间延伸，其中，所述绝缘层覆盖所述第一水平图案的上表面的一部分。
7.根据权利要求1所述的三维半导体存储器件，其中，所述衬底包括凹部，并且所述分隔结构的一部分位于所述凹部中，并且
其中，所述凹部在所述垂直方向上的深度大于所述第一水平图案在所述垂直方向上的厚度。
8.根据权利要求1所述的三维半导体存储器件，其中，所述第一水平图案包括上表面，所述上表面包括面对所述第二水平图案的第一部分和第二部分，所述第二部分朝向所述分隔结构突出超过所述第二水平图案的所述第二内侧壁中的一个第二内侧壁，使得所述第二水平图案在所述垂直方向上不与所述第一水平图案的所述上表面的所述第二部分交叠。
9.根据权利要求8所述的三维半导体存储器件，所述三维半导体存储器件还包括位于所述第一水平图案与所述第二水平图案之间的界面层，
其中，所述界面层包括碳或导电材料，并且
其中，所述界面层在所述垂直方向上不与所述第一水平图案的所述上表面的所述第二部分交叠。
10.一种三维半导体存储器件，所述三维半导体存储器件包括：
衬底，所述衬底的上表面包括凹部；
堆叠结构，所述堆叠结构包括在垂直方向上堆叠在所述衬底的所述上表面上的多个电极；
水平结构，所述水平结构位于所述堆叠结构与所述衬底之间，所述水平结构包括在所述垂直方向上顺序堆叠在所述衬底的所述上表面上的第一水平图案和第二水平图案；和
分隔结构，所述分隔结构在平行于所述衬底的所述上表面的第一方向上与所述堆叠结构和所述水平结构相交，所述分隔结构的一部分位于所述衬底的所述凹部中，
其中，所述第一水平图案包括彼此面对并且在垂直于所述第一方向的第二方向上彼此间隔开的第一内侧壁，所述分隔结构介于所述第一内侧壁之间；
其中，所述凹部在所述第二方向上的最大宽度大于所述第一内侧壁之间的在所述第二方向上的最大距离。
11.根据权利要求10所述的三维半导体存储器件，所述三维半导体存储器件还包括：
多个垂直图案，所述多个垂直图案延伸穿过所述多个电极并且连接到所述第一水平图案，
其中，所述分隔结构位于所述多个垂直图案中的第一垂直图案与所述多个垂直图案中的第二垂直图案之间。
12.根据权利要求10所述的三维半导体存储器件，其中，所述分隔结构的位于所述凹部中的所述一部分在所述垂直方向上与所述多个电极中的最下面的电极交叠。
13.根据权利要求10所述的三维半导体存储器件，其中，所述第二水平图案包括彼此面对并且在所述第二方向上彼此间隔开的第二内侧壁，所述分隔结构介于所述第二内侧壁之间，并且
其中，所述第二内侧壁在所述第二方向上的最大距离大于所述第一内侧壁之间的在所述第二方向上的所述最大距离。
14.根据权利要求10所述的三维半导体存储器件，所述三维半导体存储器件还包括：
界面层，所述界面层在所述第一水平图案与所述第二水平图案之间延伸并且包括碳。
15.根据权利要求10所述的三维半导体存储器件，其中，所述第一水平图案包括下表面，所述下表面包括面对所述衬底的第一部分和朝向所述分隔结构突出超过所述凹部的侧壁的第二部分。
16.一种三维半导体存储器件，所述三维半导体存储器件包括：
***逻辑电路，所述***逻辑电路位于下衬底上；
下绝缘层，所述下绝缘层位于所述***逻辑电路上；
衬底，所述衬底位于所述下绝缘层上，所述衬底的上表面包括凹部；
堆叠结构，所述堆叠结构包括垂直堆叠在所述衬底的所述上表面上的多个电极；
水平结构，所述水平结构位于所述堆叠结构与所述衬底之间，所述水平结构包括顺序堆叠在所述衬底的所述上表面上的第一水平图案和第二水平图案；
垂直图案，所述垂直图案延伸穿过所述多个电极并且连接到所述第一水平图案；
分隔结构，所述分隔结构在平行于所述衬底的所述上表面的第一方向上与所述堆叠结构和所述水平结构相交，所述分隔结构的一部分位于所述衬底的所述凹部中；
界面层，所述界面层位于所述第一水平图案与所述第二水平图案之间；和
第一绝缘层，所述第一绝缘层位于所述衬底与所述分隔结构的位于所述衬底的所述凹部中的所述一部分之间，
其中，所述界面层在所述第一水平图案的上表面的第一部分上延伸，并且所述第一绝缘层在所述第一水平图案的所述上表面的第二部分上延伸。
17.根据权利要求16所述的三维半导体存储器件，其中，所述界面层在所述第一水平图案的下表面的第一部分上延伸，并且所述第一绝缘层在所述第一水平图案的所述下表面的第二部分上延伸。
18.根据权利要求16所述的三维半导体存储器件，其中，所述第一水平图案包括彼此面对的第一内侧壁，所述分隔结构介于所述第一内侧壁之间，并且
其中，所述界面层与所述第一绝缘层直接接触。
19.根据权利要求16所述的三维半导体存储器件，其中，所述第一水平图案包括彼此面对的第一内侧壁，所述分隔结构介于所述第一内侧壁之间，并且
其中，所述界面层不覆盖所述第一内侧壁。
20.根据权利要求16所述的三维半导体存储器件，所述三维半导体存储器件还包括：
贯穿互连结构，所述贯穿互连结构包括垂直延伸穿过所述堆叠结构的贯穿绝缘图案和垂直延伸穿过所述贯穿绝缘图案以连接到所述***逻辑电路的贯穿插塞。
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