CN113471138A - 半导体基底的制备方法及半导体器件 - Google Patents
半导体基底的制备方法及半导体器件 Download PDFInfo
- Publication number
- CN113471138A CN113471138A CN202110757022.2A CN202110757022A CN113471138A CN 113471138 A CN113471138 A CN 113471138A CN 202110757022 A CN202110757022 A CN 202110757022A CN 113471138 A CN113471138 A CN 113471138A
- Authority
- CN
- China
- Prior art keywords
- semiconductor substrate
- isolation
- active region
- active
- isolation structure
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 132
- 239000000758 substrate Substances 0.000 title claims abstract description 108
- 238000002360 preparation method Methods 0.000 title abstract description 6
- 238000002955 isolation Methods 0.000 claims abstract description 142
- 238000000034 method Methods 0.000 claims abstract description 46
- 238000005530 etching Methods 0.000 claims abstract description 22
- 238000000151 deposition Methods 0.000 claims abstract description 15
- 238000005468 ion implantation Methods 0.000 claims description 13
- 238000004519 manufacturing process Methods 0.000 claims description 13
- 229920002120 photoresistant polymer Polymers 0.000 claims description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 11
- 238000001039 wet etching Methods 0.000 claims description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 9
- 239000000463 material Substances 0.000 claims description 9
- 229910052710 silicon Inorganic materials 0.000 claims description 9
- 239000010703 silicon Substances 0.000 claims description 9
- 230000004888 barrier function Effects 0.000 claims description 6
- 230000000903 blocking effect Effects 0.000 claims description 6
- 238000001312 dry etching Methods 0.000 claims description 6
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 6
- 238000000231 atomic layer deposition Methods 0.000 claims description 5
- 238000005498 polishing Methods 0.000 claims description 5
- 238000000277 atomic layer chemical vapour deposition Methods 0.000 claims description 4
- 235000012239 silicon dioxide Nutrition 0.000 claims description 4
- 239000000377 silicon dioxide Substances 0.000 claims description 4
- 239000000126 substance Substances 0.000 claims description 4
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 3
- 238000001451 molecular beam epitaxy Methods 0.000 claims description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 3
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 3
- 238000004528 spin coating Methods 0.000 claims description 3
- 238000000038 ultrahigh vacuum chemical vapour deposition Methods 0.000 claims description 3
- 230000007547 defect Effects 0.000 abstract description 5
- 239000000969 carrier Substances 0.000 abstract description 4
- 230000008021 deposition Effects 0.000 description 5
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 4
- 239000007789 gas Substances 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000009826 distribution Methods 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 3
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 2
- 239000000460 chlorine Substances 0.000 description 2
- 229910052801 chlorine Inorganic materials 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- QAOWNCQODCNURD-UHFFFAOYSA-N sulfuric acid Substances OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- 108091006149 Electron carriers Proteins 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 230000008092 positive effect Effects 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/30604—Chemical etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/3065—Plasma etching; Reactive-ion etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Plasma & Fusion (AREA)
- Element Separation (AREA)
Abstract
本发明提供一种半导体基底的制备方法及半导体器件。该方法包括：在半导体衬底上形成有源区与隔离沟槽；在隔离沟槽中以及有源区的表面沉积绝缘氧化物，其中，位于隔离沟槽中的绝缘氧化物为隔离结构，位于隔离结构的表面和有源区的表面的绝缘氧化物为隔离层；去除隔离层，使隔离结构的表面与有源区的表面平齐；蚀刻有源区至一预设深度，形成有源凹槽；在有源凹槽中外延生长半导体衬底，使有源区的表面与隔离结构的表面平齐。本发明的制备方法能够消除隔离结构与隔离沟槽的应力，保证了有源区不会受到应力破坏而产生缺陷或裂缝，同时避免影响器件的沟道中载流子的迁移率而影响器件性能，提高了半导体器件的良率。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体基底的制备方法及半导体器件。
背景技术
半导体器件在制备过程中，通常在半导体衬底中形成有源区和位于有源区之间的隔离区，形成隔离区一般采用浅沟槽隔离工艺形成浅沟槽，向浅沟槽中填充绝缘材料形成浅沟槽隔离(STI)。
由于浅沟槽隔离的材料与半导体衬底材料不同，二者的热膨胀系数不同，因此，在进行STI工艺时，会产生一定的应力。该应力通常会对半导体衬底的结构产生破坏，如会在有源区形成缺陷或裂缝，或者影响器件的沟道中载流子的迁移率，进而影响器件性能等，影响半导体器件的良率。
在所述背景技术部分公开的上述信息仅用于加强对本发明的背景的理解，因此它可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
本发明的一个主要目在于提供一种半导体基底的制备方法，在形成隔离结构后能够消除应力，避免半导体基底的受损，提高半导体基底的良率。
本发明的另一个目的在于提供一种半导体器件，能够消除隔离结构对半导体器件的应力，提高半导体器件的性能，提高半导体器件的良率。
为了实现上述目的，本发明提供了一种半导体基底的制备方法，包括：在半导体衬底上形成有源区与隔离沟槽；在所述隔离沟槽中以及所述有源区的表面沉积绝缘氧化物，其中，位于所述隔离沟槽中的绝缘氧化物为隔离结构，位于所述隔离结构的表面和所述有源区的表面的绝缘氧化物为隔离层；去除所述隔离层，使所述隔离结构的表面与所述有源区的表面平齐；蚀刻所述有源区至一预设深度，形成有源凹槽；在所述有源凹槽中外延生长所述半导体衬底，使所述有源区的表面与所述隔离结构的表面平齐。
根据本发明的一示例性实施例，所述预设深度为0.03～0.3μm。
根据本发明的一示例性实施例，所述预设深度为0.15μm。
根据本发明的一示例性实施例，所述绝缘氧化物为氧化硅或氮氧化硅。
根据本发明的一示例性实施例，沉积所述绝缘氧化物采用的工艺为原子层沉积、化学气相沉积和旋涂中的至少一种。
根据本发明的一示例性实施例，所述隔离层的厚度为8～15nm。
根据本发明的一示例性实施例，去除所述隔离层采用的工艺为化学机械研磨或湿法蚀刻。
根据本发明的一示例性实施例，所述外延生长采用的工艺为分子束外延或超高真空化学气相沉积。
根据本发明的一示例性实施例，所述半导体衬底为单晶硅，在所述有源凹槽中外延生长单晶硅。
根据本发明的一示例性实施例，蚀刻所述有源区至所述预设深度采用的工艺为湿法蚀刻或干法蚀刻。
根据本发明的一示例性实施例，所述在所述半导体衬底上形成有源区与隔离沟槽包括：在所述半导体衬底上形成光刻胶掩膜；利用所述光刻胶掩膜蚀刻所述半导体衬底，形成所述隔离沟槽和所述有源区；去除位于所述有源区上方的所述光刻胶掩膜。
根据本发明的一示例性实施例，所述方法还包括：在外延生长后的所述半导体衬底的表面沉积离子注入阻挡层。
根据本发明的一示例性实施例，所述离子注入阻挡层的厚度为8～12nm。
根据本发明的一示例性实施例，所述离子注入阻挡层的材料为二氧化硅或氮化硅。
根据本发明的另一方面，提供一种半导体器件，包括半导体基底和位于所述半导体基底中的功能器件，其中，所述半导体基底由上述任一实施例所述的方法制备。
由上述技术方案可知，本发明具备以下优点和积极效果中的至少之一：
在半导体衬底上形成隔离结构后，通过蚀刻隔离结构之间的有源区至一预设深度，形成有源凹槽，能够去除隔离结构与隔离沟槽的应力，进一步通过在有源凹槽中外延生长半导体衬底，使该外延生长的半导体衬底适应隔离结构，因此，在形成隔离结构的半导体衬底中，能够消除或最大程度地减小上述应力，保证了有源区不会受到应力破坏而产生缺陷或裂缝，同时避免影响器件的沟道中载流子的迁移率而影响器件性能等，提高了半导体器件的良率。
附图说明
通过参照附图详细描述其示例实施方式，本发明的上述和其它特征及优点将变得更加明显。
图1为本发明一示例性实施方式示出的半导体基底的制备方法的流程图；
图2为本发明一示例性实施方式示出的利用光刻在半导体衬底上形成有源区与隔离沟槽的示意图；
图3为本发明一示例性实施方式示出的去除光刻胶后形成有源区与隔离沟槽的示意图；
图4为本发明一示例性实施方式示出的在半导体衬底上沉积绝缘氧化物的示意图；
图5为本发明一示例性实施方式示出的去除隔离层的半导体基底的示意图；
图6为本发明一示例性实施方式示出的形成有源凹槽的半导体基底的示意图；
图7为本发明一示例性实施方式示出的在有缘凹槽中外延生长半导体基底的示意图；
图8为本发明一示例性实施方式示出的形成离子注入阻挡层的半导体基底的结构示意图；
图9为本发明一示例性实施方式示出的半导体器件的沟道表面的一维应力分布图。
附图标记说明：
1.半导体衬底；2.有源区；3.隔离沟槽；4.隔离结构；5.隔离层；6.有源凹槽；7.光刻胶掩膜；8.离子注入阻挡层；d.预设深度。
具体实施方式
现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本发明将全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。
在对本公开的不同示例性实施方式的下面描述中，参照附图进行，附图形成本公开的一部分，并且其中以示例方式显示了可实现本公开的多个方面的不同示例性结构。应理解的是，可以使用部件、结构、示例性装置、***和步骤的其他特定方案，并且可在不偏离本公开范围的情况下进行结构和功能性修改。而且，虽然本说明书中可使用术语“之上”、“之间”、“之内”等来描述本公开的不同示例性特征和元件，但是这些术语用于本文中仅出于方便，例如根据附图中的示例的方向。本说明书中的任何内容都不应理解为需要结构的特定三维方向才落入本公开的范围内。此外，权利要求书中的术语“第一”、“第二”等仅作为标记使用，不是对其对象的数字限制。
附图中所示的流程图仅是示例性说明，不是必须包括所有的内容和操作/步骤，也不是必须按所描述的顺序执行。例如，有的操作/步骤还可以分解，而有的操作/步骤可以合并或部分合并，因此实际执行的顺序有可能根据实际情况改变。
另外，在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。
半导体基底包括半导体衬底1，通常在半导体衬底1上形成有隔离结构4(浅沟槽隔离STI)，隔离结构4之间设有有源区2，即相邻的有源区2通过隔离结构4而被绝缘性地分隔(可参考附图5)。
浅沟槽隔离一般采用绝缘材料，如二氧化硅、氮氧化硅等，而形成浅沟槽的半导体衬底1则通常可以采用硅、碳化硅、绝缘体上硅、绝缘体上层叠硅、绝缘体上层叠锗化硅、绝缘体上层锗化硅或绝缘体上层锗等。在形成隔离结构4之前，先在半导体衬底1上形成隔离沟槽3(浅沟槽)，再向该隔离沟槽3中沉积绝缘材料形成隔离结构4。然而，由于隔离结构4的材料与半导体衬底1的材料不同，二者的热膨胀系数、晶格常数不同，在隔离结构4沉积的过程中，隔离结构4与隔离沟槽3会存在一定的应力。
该应力可以分为两种，即张应力和压应力。在半导体器件的制备过程中，会在半导体基底中形成一些功能器件，如在基底中形成MOS(场效应管)器件，MOS器件的源漏区之间会形成导电沟道。对于不同类型的MOS器件而言，这些应力能够影响到MOS器件的导电沟道表面的应力分布，进而会对半导体器件的性能产生不好的效果，如对于PMOS而言，张应力会影响、降低空穴载流子的迁移率，进而减小器件的开态电流；对于NMOS而言，压应力会影响、降低电子载流子的迁移率，进而减小器件的开态电流。同时，该应力也会对半导体基底的结构产生影响，当应力足够大时，可能会使半导体衬底1的有源区2产生裂缝、变形，最终导致半导体器件的性能下降，影响半导体器件的良率。因此，在集成电路结构设计中，需要有效去除该应力带来的影响。
为了有效去除该应力，根据本发明的一方面，提供一种半导体基底的制备方法。如图1至图8所示，其中，图1示出了本发明的半导体基底的制备方法的流程图；图2至图8示出了半导体基底的制备方法的各个步骤中半导体基底的剖面示意图。如图1所示，本发明的半导体基底的制备方法包括：
步骤S200：在半导体衬底1上形成有源区2与隔离沟槽3。
步骤S400：在隔离沟槽3中以及有源区2的表面沉积绝缘氧化物，其中，位于隔离沟槽3中的绝缘氧化物为隔离结构4，位于隔离结构4的表面和有源区2的表面的绝缘氧化物为隔离层5。
步骤S600：去除隔离层5，使隔离结构4的表面与有源区2的表面平齐。
步骤S800：蚀刻有源区2至一预设深度d，形成有源凹槽6。
步骤S1000：在有源凹槽6中外延生长半导体衬底1，使有源区2的表面与隔离结构4的表面平齐。
本发明的半导体基底的制备方法，在形成隔离结构4后，通过蚀刻隔离结构4之间的有源区2至一预设深度d，形成有源凹槽6，能够去除受到隔离结构4与隔离沟槽3之间的应力影响的半导体衬底部分，进一步通过在有源凹槽6中外延生长半导体衬底1，使该外延生长的半导体衬底1适应隔离结构4，因此，在形成隔离结构4的半导体衬底1中，能够消除或最大程度地减小上述应力，保证了有源区2不会受到应力破坏而产生缺陷或裂缝，同时避免应力影响器件的电学性能，提高了半导体器件的良率。
下面对本发明的半导体基底的制备方法进行详细的说明。
步骤S200：在半导体衬底1上形成有源区2与隔离沟槽3。
提供半导体衬底1，在该半导体衬底1上蚀刻出隔离沟槽3，半导体衬底1上的隔离沟槽3之间的区域形成有源区2。
如图2所示，在半导体衬底1上形成有源区2与隔离沟槽3，具体包括：在半导体衬底1上形成光刻胶掩膜7，利用光刻胶掩膜7蚀刻该半导体衬底1，蚀刻结束后，在半导体衬底1上由光刻胶掩膜7遮挡的部分形成有源区2，未遮挡的部分被蚀刻为隔离沟槽3。之后，如图3所示，去除位于有源区2上方的光刻胶掩膜7，形成具有隔离沟槽3的半导体衬底1。
其中，蚀刻半导体衬底1形成隔离沟槽3可以采用干法蚀刻或湿法蚀刻工艺。干法蚀刻可以是等离子体蚀刻，等离子体工艺采用的蚀刻气体可以为氯气，通过控制蚀刻气体的用量，可以控制蚀刻程度。湿法蚀刻可以利用浓硫酸和双氧水作为蚀刻剂，通过调整蚀刻剂的浓度，也可以控制蚀刻程度，进而控制隔离沟槽3的深度。在一些实施例中，隔离沟槽3的深度可以为0.2～0.3μm，例如，0.22μm、0.25μm或0.28μm，本领域技术人员可以根据实际情况控制蚀刻程度，进而控制该隔离沟槽3的深度，此处不做特殊限定。
步骤S400：在隔离沟槽3中以及有源区2的表面沉积绝缘氧化物，其中，位于隔离沟槽3中的绝缘氧化物为隔离结构4，位于隔离结构4的表面和有源区2的表面的绝缘氧化物为隔离层5。
其中，该绝缘氧化物可以为氧化硅(SiO2)或氮氧化硅(SiON)，沉积该绝缘氧化物的工艺可以为原子层沉积、化学气相沉积和旋涂中的至少一种。在一实施例中，可以采用原子层沉积和旋涂两种工艺进行沉积，以使绝缘氧化物沉积的更加均匀。
如图4所示，隔离结构4即为位于隔离沟槽3中的浅沟槽隔离(STI)，为了使隔离结构4能够填满隔离沟槽3，在沉积该绝缘氧化物至隔离沟槽3的顶部时，继续沉积，在有源区2以及隔离结构4的顶部形成隔离层5。该隔离层5的厚度可以为8～15nm，具体地，可以为10nm、12nm或13nm，此处不做特殊限定。
步骤S600：去除隔离层5，使隔离结构4的表面与有源区2的表面平齐。
如图5所示，去除隔离层5，暴露出有源区2以及隔离结构4，形成具有隔离结构4的半导体衬底1。其中，去除隔离层5采用的工艺可以为化学机械研磨(CMP)或湿法蚀刻。在采用化学机械研磨时，可以以半导体衬底1作为停止层，在一实施例中，半导体衬底1为硅，以硅作为停止层，以能够控制研磨及时停止，并在有源区2形成光滑的表面。在采用湿法蚀刻时，可以调整蚀刻液的配比，以调整对半导体衬底1和隔离结构4的选择比进行蚀刻，去除隔离层5。
步骤S800：蚀刻有源区2至一预设深度d，形成有源凹槽6。
如图6所示，半导体衬底1去除隔离层5后，对有源区2进行蚀刻。蚀刻的工艺可以采用湿法蚀刻或干法蚀刻。干法蚀刻采用的蚀刻气体可以为氯气，通过控制蚀刻气体的用量及浓度，可以控制蚀刻程度。湿法蚀刻可以利用浓硫酸和双氧水作为蚀刻剂，通过控制蚀刻剂的配比以及浓度，可以使该蚀刻剂对半导体衬底1具有极高的选择比，例如，半导体衬底1采用硅，则可调整蚀刻剂对硅具有高选择比，进而在蚀刻时，可以快速的蚀刻有源区2。
如图6所示，该预设深度d为有源凹槽6的深度，该预设深度d可以为0.03～0.3μm，例如，可以是0.05μm、0.1μm、0.15μm、0.2μm、0.25μm。在一实施例中，该预设深度d优选为0.15μm。预设深度d的值可以依据隔离沟槽3的深度以及应力情况设置，例如，经分析，该应力主要存在于隔离沟槽3的底部之上，则该有源凹槽6的深度小于隔离沟槽3的深度，若应力在隔离沟槽3的底部或者整个隔离沟槽3处均存在，则可以控制蚀刻有源区2形成有源凹槽6的深度与隔离沟槽3的深度相同。即该预设深度d不大于隔离沟槽3的深度。
步骤S1000：在有源凹槽6中外延生长半导体衬底1，使有源区2的表面与隔离结构4的表面平齐。
如图7所示，在形成具有预设深度d的有源凹槽6后，由于此处的半导体衬底1的材料已经与隔离结构4分离，该部分的应力消除。之后，在该有源凹槽6中外延生长半导体衬底1，在外延生长的过程中，该部分半导体衬底1的材料会适应隔离结构4生长，不会再产生新的应力，因此，经外延生长后形成的半导体衬底1与隔离结构4之间不会存在应力或仅接触介面存在极其微小的应力，保证了有源区2不会受到应力破坏而产生缺陷或裂缝，同时避免隔离结构4与隔离沟槽3产生缝隙。另外，控制外延生长工艺，使有源区2的表面与隔离结构4的表面平齐，如此，形成了消除应力的具有隔离结构4的半导体衬底1。
其中，外延生长采用的工艺可以为分子束外延或超高真空化学气相沉积。在一些实施例中，可以选择半导体衬底1的材料为单晶硅，在有源凹槽6中外延生长该单晶硅，即采用同质外延生长，能够保证半导体衬底1的均匀性，避免产生新的应力，提高半导体衬底1的稳定性。
关于该外延生长工艺的具体参数，本领域技术人员可以根据实际情况进行调节，此处不再赘述。
在一些实施例中，如图8所示，本发明实施例的半导体基底的制备方法还包括：在外延生长后的半导体衬底1的表面沉积离子注入阻挡层8。
该离子注入阻挡层8为绝缘介电层，以能够阻挡后续工艺中的离子注入。在一些实施例中，离子注入阻挡层8的厚度可以为8～12nm，例如，9nm、10nm或11nm，本领域技术人员可以根据工艺条件以及实际情况进行调整，此处不做特殊限定。该离子注入阻挡层8的材料可以为二氧化硅或氮化硅，沉积工艺可以采用原子层沉积或者化学气相沉积。
综上，本发明的半导体基底的制备方法，在半导体衬底1中形成隔离结构4后，通过蚀刻隔离结构4之间的有源区2至一预设深度d，形成有源凹槽6，能够去除隔离结构4与隔离沟槽3的应力，进一步通过在有源凹槽6中外延生长半导体衬底1，使该外延生长的半导体衬底1适应隔离结构4，因此，在形成隔离结构4的半导体衬底1中，能够消除或最大程度地减小上述应力，保证了有源区2不会因应力的存在影响器件的电学性能，同时避免隔离结构4与隔离沟槽3产生缝隙，提高了半导体器件的良率。
根据本发明的另一方面，本发明实施例提供一种半导体器件，该半导体器件包括半导体基底和形成于半导体基底中的功能器件，如MOS器件。该半导体基底由上述任一实施例中所述的方法制备，此处不再赘述。
如图9所示，示出了半导体器件中功能器件底部的导电沟道表面的一维应力分布图，图9中的横坐标表示形成在半导体基底上的功能器件的沟道中心距离左右两侧隔离结构的距离，沟道中心位于X为0μm处，纵坐标表示应力值。从图9中可知，由本发明的方法制造的半导体基底，由于隔离结构与半导体衬底之间的应力被消除或被极大削弱，最终形成在基底上的半导体器件的沟道表面的应力相较于现有技术得到很大改善，沟道表面应力被削减很多，因此，本发明实施例的半导体器件的稳定性得到提高，成品生产良率也得到大幅提高。
应可理解的是，本发明不将其应用限制到本说明书提出的部件的详细结构和布置方式。本发明能够具有其他实施方式，并且能够以多种方式实现并且执行。前述变形形式和修改形式落在本发明的范围内。应可理解的是，本说明书公开和限定的本发明延伸到文中和/或附图中提到或明显的两个或两个以上单独特征的所有可替代组合。所有这些不同的组合构成本发明的多个可替代方面。本说明书所述的实施方式说明了已知用于实现本发明的最佳方式，并且将使本领域技术人员能够利用本发明。
Claims (15)
1.一种半导体基底的制备方法，其特征在于，包括：
在半导体衬底上形成有源区与隔离沟槽；
在所述隔离沟槽中以及所述有源区的表面沉积绝缘氧化物，其中，位于所述隔离沟槽中的绝缘氧化物为隔离结构，位于所述隔离结构的表面和所述有源区的表面的绝缘氧化物为隔离层；
去除所述隔离层，使所述隔离结构的表面与所述有源区的表面平齐；
蚀刻所述有源区至一预设深度，形成有源凹槽；
在所述有源凹槽中外延生长所述半导体衬底，使所述有源区的表面与所述隔离结构的表面平齐。
2.根据权利要求1所述的方法，其特征在于，所述预设深度为0.03～0.3μm。
3.根据权利要求2所述的方法，其特征在于，所述预设深度为0.15μm。
4.根据权利要求1所述的方法，其特征在于，所述绝缘氧化物为氧化硅或氮氧化硅。
5.根据权利要求1所述的方法，其特征在于，沉积所述绝缘氧化物采用的工艺为原子层沉积、化学气相沉积和旋涂中的至少一种。
6.根据权利要求1所述的方法，其特征在于，所述隔离层的厚度为8～15nm。
7.根据权利要求1所述的方法，其特征在于，去除所述隔离层采用的工艺为化学机械研磨或湿法蚀刻。
8.根据权利要求1所述的方法，其特征在于，所述外延生长采用的工艺为分子束外延或超高真空化学气相沉积。
9.根据权利要求1所述的方法，其特征在于，所述半导体衬底为单晶硅，在所述有源凹槽中外延生长单晶硅。
10.根据权利要求1所述的方法，其特征在于，蚀刻所述有源区至所述预设深度采用的工艺为湿法蚀刻或干法蚀刻。
11.根据权利要求1所述的方法，其特征在于，所述在所述半导体衬底上形成有源区与隔离沟槽包括：
在所述半导体衬底上形成光刻胶掩膜；
利用所述光刻胶掩膜蚀刻所述半导体衬底，形成所述隔离沟槽和所述有源区；
去除位于所述有源区上方的所述光刻胶掩膜。
12.根据权利要求1所述的方法，其特征在于，还包括：
在外延生长后的所述半导体衬底的表面沉积离子注入阻挡层。
13.根据权利要求12所述的方法，其特征在于，所述离子注入阻挡层的厚度为8～12nm。
14.根据权利要求1所述的方法，其特征在于，所述离子注入阻挡层的材料为二氧化硅或氮化硅。
15.一种半导体器件，其特征在于，包括：半导体基底和位于所述半导体基底中的功能器件，其中，所述半导体基底由权利要求1至14中任一项所述的方法制备。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110757022.2A CN113471138B (zh) | 2021-07-05 | 2021-07-05 | 半导体基底的制备方法及半导体器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110757022.2A CN113471138B (zh) | 2021-07-05 | 2021-07-05 | 半导体基底的制备方法及半导体器件 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN113471138A true CN113471138A (zh) | 2021-10-01 |
| CN113471138B CN113471138B (zh) | 2023-10-24 |
Family
ID=77878073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110757022.2A Active CN113471138B (zh) | 2021-07-05 | 2021-07-05 | 半导体基底的制备方法及半导体器件 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113471138B (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116314005A (zh) * | 2023-05-16 | 2023-06-23 | 合肥晶合集成电路股份有限公司 | 一种半导体结构及其制备方法 |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5851899A (en) * | 1996-08-08 | 1998-12-22 | Siemens Aktiengesellschaft | Gapfill and planarization process for shallow trench isolation |
| US6413836B1 (en) * | 2000-09-20 | 2002-07-02 | Vanguard International Semiconductor Corporation | Method of making isolation trench |
| US20060223277A1 (en) * | 2005-04-01 | 2006-10-05 | Hynix Semiconductor Inc. | Method of manufacturing a semiconductor memory device |
| US20090140330A1 (en) * | 2007-12-04 | 2009-06-04 | Rohm Co., Ltd. | Semiconductor device and method of manufacturing semiconductor device |
| CN102456579A (zh) * | 2010-10-27 | 2012-05-16 | 国际商业机器公司 | 具有局部的极薄绝缘体上硅沟道区的半导体器件 |
| US20130119405A1 (en) * | 2011-11-14 | 2013-05-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device with enhanced strain |
| CN103594412A (zh) * | 2012-08-13 | 2014-02-19 | 中芯国际集成电路制造(上海)有限公司 | 一种浅沟槽隔离结构的制作方法和浅沟槽隔离结构 |
| CN110970346A (zh) * | 2018-09-29 | 2020-04-07 | 长鑫存储技术有限公司 | 半导体结构及制备方法 |
-
2021
- 2021-07-05 CN CN202110757022.2A patent/CN113471138B/zh active Active
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5851899A (en) * | 1996-08-08 | 1998-12-22 | Siemens Aktiengesellschaft | Gapfill and planarization process for shallow trench isolation |
| US6413836B1 (en) * | 2000-09-20 | 2002-07-02 | Vanguard International Semiconductor Corporation | Method of making isolation trench |
| US20060223277A1 (en) * | 2005-04-01 | 2006-10-05 | Hynix Semiconductor Inc. | Method of manufacturing a semiconductor memory device |
| US20090140330A1 (en) * | 2007-12-04 | 2009-06-04 | Rohm Co., Ltd. | Semiconductor device and method of manufacturing semiconductor device |
| CN102456579A (zh) * | 2010-10-27 | 2012-05-16 | 国际商业机器公司 | 具有局部的极薄绝缘体上硅沟道区的半导体器件 |
| US20130119405A1 (en) * | 2011-11-14 | 2013-05-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device with enhanced strain |
| CN103594412A (zh) * | 2012-08-13 | 2014-02-19 | 中芯国际集成电路制造(上海)有限公司 | 一种浅沟槽隔离结构的制作方法和浅沟槽隔离结构 |
| CN110970346A (zh) * | 2018-09-29 | 2020-04-07 | 长鑫存储技术有限公司 | 半导体结构及制备方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116314005A (zh) * | 2023-05-16 | 2023-06-23 | 合肥晶合集成电路股份有限公司 | 一种半导体结构及其制备方法 |
| CN116314005B (zh) * | 2023-05-16 | 2023-09-12 | 合肥晶合集成电路股份有限公司 | 一种半导体结构及其制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN113471138B (zh) | 2023-10-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4901476B2 (ja) | 格子定数の異なる材料を用いる半導体構造及び同構造の形成方法 | |
| US6949420B1 (en) | Silicon-on-insulator (SOI) substrate having dual surface crystallographic orientations and method of forming same | |
| US7361956B2 (en) | Semiconductor device having partially insulated field effect transistor (PiFET) and method of fabricating the same | |
| US7253481B2 (en) | High performance MOS device with graded silicide | |
| KR100555573B1 (ko) | Ｓｅｇ막에 의해 확장된 접합영역을 갖는 반도체 소자 및그의 제조방법 | |
| KR100683401B1 (ko) | 에피층을 이용한 반도체 장치 및 그 제조방법 | |
| US7705417B2 (en) | Semiconductor device and method of fabricating isolation region | |
| US6764908B1 (en) | Narrow width CMOS devices fabricated on strained lattice semiconductor substrates with maximized NMOS and PMOS drive currents | |
| KR20020010508A (ko) | 장치의 분리 영역 형성 이후에 규소의 선택적 에피택셜증착을 사용하는, 변형 규소 씨엠오에스 구조물의 제조 방법 | |
| US10930765B2 (en) | Method of manufacturing FinFET device with non-recessed STI | |
| KR20020001419A (ko) | 에스오아이 소자의 제조방법 | |
| US6521510B1 (en) | Method for shallow trench isolation with removal of strained island edges | |
| CN113471138B (zh) | 半导体基底的制备方法及半导体器件 | |
| US10325813B2 (en) | Fin cut process and fin structure | |
| EP1145305B1 (en) | Method of suppressing anomalous increases in the threshold voltage of a semiconductor device | |
| US6486038B1 (en) | Method for and device having STI using partial etch trench bottom liner | |
| KR0148296B1 (ko) | 반도체 소자의 격리방법 | |
| JPH03152954A (ja) | 集積ｍｉｓｆｅｔデバイス中に電界分離構造及びゲート構造を形成する方法 | |
| US20200357701A1 (en) | Vertical field-effect transistor (vfet) devices and methods of forming the same | |
| CN117153866B (zh) | 一种半导体器件及其制作方法 | |
| KR100675878B1 (ko) | 문턱전압 및 필드정지용 이온주입이 포함된 반도체장치의소자분리막 형성방법 | |
| KR100712984B1 (ko) | 반도체 소자의 소자분리막 형성방법 | |
| US20050014344A1 (en) | Method of forming well in semiconductor device | |
| CN114864479A (zh) | 半导体器件及其制作方法 | |
| KR20050014164A (ko) | 반도체소자의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |