CN113380892A - 存储器件及其铁电场效应晶体管和读取方法 - Google Patents

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Abstract

一种配置为多位存储器件的铁电场效应晶体管(FeFET)，该FeFET包括：半导体衬底，在该半导体衬底中具有源极区，在该半导体衬底中具有漏极区；栅极堆叠件在半导体衬底上，其中源极区和漏极区延伸到栅极堆叠件的相对侧，该栅极堆叠件包括在半导体衬底上方的铁电层，以及在铁电层上方的栅极区。晶体管还包括铁电层的第一端和第二端，其分别对应于源极和漏极区。铁电层包括偶极子。在铁电层的第一端的第一组偶极子具有第一极化。在铁电层的第二端的第二组偶极子具有第二极化，第二极化与第一极化基本上相反。本发明的实施例还涉及存储器件及读取铁电场效应晶体管的方法。

Description

存储器件及其铁电场效应晶体管和读取方法
技术领域
本发明的实施例涉及存储器件及其铁电场效应晶体管和读取方法。
背景技术
存储器单元是存储器的基本构建块。可以使用不同的技术来实现它，例如双极、金属氧化物半导体(MOS)和其他半导体器件。它也可以由诸如铁氧体磁芯或磁性气泡的磁性材料制成。不管使用哪种实现技术，二进制存储器单元的目的都是相同的，即存储一位二进制信息。在一些方法中，将存储器单元置位以存储1，并且将其复位以存储零。
铁电场效应晶体管(FeFET)是一种场效应晶体管(FET)，其包括夹在器件的栅极和源极-漏极导电区之间的铁电材料的层。基于FeFET的器件用于FeFET存储器—一种单晶体管二进制非易失性存储器。
发明内容
根据本发明实施例的一个方面，提供了一种配置为多位存储器件的铁电场效应晶体管(FeFET)，FeFET包括：半导体衬底，包括：源极区，位于半导体衬底中；和漏极区，位于半导体衬底中；栅极堆叠件，位于半导体衬底上方，源极区和漏极区延伸到栅极堆叠件的相对侧，栅极堆叠件包括：铁电层，位于半导体衬底上方；栅极区，位于铁电层上方；并且其中：铁电层的第一端和第二端靠近相应的源极和漏极区；铁电层包括偶极子；在铁电层的第一端处的第一组偶极子具有第一极化；
在铁电层的第二端处的第二组偶极子具有第二极化，第二极化与第一极化基本上相反。
根据本发明实施例的另一个方面，提供了2位存储器件，包括：衬底；源极区，位于衬底中；漏极区，位于衬底中；和栅极堆叠件，位于衬底上方，相对于第一方向从源极区延伸到漏极区，栅极堆叠件包括：铁电层，位于衬底上方；和栅极区，位于铁电层上方；以及其中：铁电层的第一端和第二端对应于源极和漏极区。铁电层包括偶极子。铁电层的偶极子相对于第一方向不对称地极化，铁电层的第一端处的第一组偶极子具有第一极化，铁电层的第二端处的第二组偶极子具有第二极化，第二极化基本上与第一极化相反；铁电层的第一端的第一极化表示2位存储器件的第一位；和铁电层的第二端的第二极化表示2位存储器件的第二位。
根据本发明实施例的又一个方面，提供了一种读取铁电场效应晶体管(FeFET)的方法，方法包括：从存储两个位的2位存储器件中读取两个位的第二位，2位存储器件包括第一源极/漏极(S/D)端子、第二S/D端子、栅极端子和铁电层，第二位存储在铁电层的第一端，第一端靠近第一S/D端子，读取第二位包括：向栅极端子施加栅极亚阈值电压；向第二S/D端子施加读取电压；向第一S/D端子施加不干扰电压；和在第二S/D端子处感测第一电流；以及其中，读取电压低于亚阈值电压。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A-图1B是根据一些实施例的2位铁电场效应晶体管(FeFET)的对应截面。
图1C-图1E是根据一些实施例的表示在相应不同条件下的沟道带势垒部分的相应波形。
图2A-图2B是根据一些实施例的2位FeFET的对应截面。
图2C-图2E是根据一些实施例表示在相应不同条件下的沟道带势垒部分的相应波形。
图3A-图3B是根据一些实施例的2位FeFET的对应截面。
图3C-图3E是根据一些实施例的表示在相应不同条件下的沟道带势垒部分的相应波形。
图4A-图4B是根据一些实施例的2位FeFET的对应截面。
图4C-图4E是根据一些实施例的表示在相应不同条件下的沟道带势垒部分的相应波形。
图5A-图5B是根据一些实施例的对应的2位FeFET的对应截面。
图6A是根据一些实施例的用于写入FeFET的流程图。
图6B是根据一些实施例的用于擦除FeFET的流程图。
图7是根据一些实施例的用于读取FeFET的流程图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的间隔关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作相应地解释。
在一些实施例中，铁电场效应晶体管(FeFET)被配置为2位存储器器件，其存储位(b1，b0)的不同数据状态。FeFET包括在栅极区和衬底材料之间的铁电层。在铁电层的相对两端，并且在衬底材料内，是第一源极-漏极(S/D)区域和第二源极-漏极(S/D)区域。在一些实施例中，当表示(b1，b0)＝(0，1)或(b1，b0)＝(1，0)的数据状态时，在铁电层的第一端和第二端的偶极子具有基本上相反的极化。在一些实施例中，每个数据状态(b1，b0)＝(0，1)和(b1，b0)＝(1，0)被描述为非对称数据状态，因此描述了在FeFET方面铁电层具有相应的不对称极化状态的FeFET的相应配置。
图1A和图1B是根据一些实施例的2位铁电场效应晶体管(FeFET)100的对应截面。
在一些实施例中，FeFET 100包括半导体衬底106，半导体衬底106包括第一源极/漏极(S/D)区108和第二S/D区110。栅极堆叠件111在半导体衬底106上方，半导体衬底106具有延伸到栅极堆叠件111的相对侧的第一S/D区108和第二S/D区110。栅极堆叠件111包括在半导体衬底106上方的铁电层104和在铁电层104上方的栅极区102。铁电层104的第一端和第二端靠近相应的第一S/D区108和第二S/D区110。
偶极子分散在整个铁电层104中。特别地，铁电层104在铁电层104的第二端处包括第一组偶极子114A，在铁电层104的第一端处包括第二组偶极子114B。第一组偶极子114A具有第一极化。第二组偶极子114B具有第二极化，其中第二极化基本上与第一极化相反。每个偶极子114A和每个偶极子114B在图1A-图2B中用箭头表示。如本文所用，偶极子的箭头头表示偶极子的带正电的端部，而尾部表示偶极子的带负电的端部。因此，在铁电层104内，每个偶极子114A和每个偶极子114B相应地表示正电荷和负电荷的分离，反之亦然。为了易于说明，在图1A-图1B(以及类似地在此公开的其他截面图)中示出了两个偶极子114A和两个偶极子114B；实际上，在铁电层104中存在许多偶极子，它们相应地具有偶极子114A或114B的取向。
在图1A中，关于第一偶极子，其带正电的端部指向上方而带负电的端部指向下方，则第一偶极子表示第一极化状态，如下假设：第一偶极子，例如偶极子114A，显示为箭头，其头部指向上方，而尾部指向下方；第一个偶极子表示逻辑“0”。同样在图1A中，关于第二偶极子，其带负电荷的端部指向上方而带正电荷的端部指向下方，则第二偶极子表示第二极化状态，如下假设：第二偶极子，例如偶极子114B，显示为箭头，其尾部指向上方，而头部指向下方。第二个偶极子表示逻辑“1”。因此，在图1A中，相对于X轴，铁电层104的极化是不对称的。更具体地，铁电层104的极化是不对称的，因为铁电层104的第一端(其靠近第一S/D区108)具有第二极化，而铁电层104的第二端(其靠近第二S/D区110)具有第一极化。
在一个或多个实施例中，可逆区116在第一S/D 108和第二S/D区110之间延伸穿过半导体衬底106。在一些实施例中，半导体衬底具有N型掺杂，使得电荷载流子为电子(-)，并且FeFET 100是N型FeFET。在一些实施例中，N型FeFET 100被描述为N型金属氧化物半导体FET(MOSFET)，其还包括***在栅电极(例如，栅极区102)之间的铁电层(例如，铁电层104)以及可逆区(例如，可逆区116)。在一些实施例中，半导体衬底具有P型掺杂，使得电荷载流子为空穴(+)，并且FeFET 100为P型FeFET。在一些实施例中，FeFET 100包括金属铁电绝缘体半导体(MFIS)，在没有任何电偏压等的情况下单个单元晶体管能够保持电场极化以保持一个或多个稳定状态。
如果不存在铁电层104，并且在栅极区102上不存在电压，则可逆区116将表示不支持电荷载流子流动的耗尽区域。如果不存在铁电层104，则在栅极区102上存在足够的电压(即，大于阈值电压Vt的电压)时，可逆区116将被反转并支持电荷载流子的流动，因此表示从第一S/D区108延伸到第二S/D区110的沟道。
如果铁电层104的两个重叠部分都具有第一极化状态(图1A中未示出，但是见图3A-图3B)，并且在栅极区102、第一S/D区108和第二S/D区110上相应地没有电压，则可逆区116的相应部分相应地是不支持电荷载流子流动的耗尽区。然而，如果铁电层104的两个重叠部分都具有第二极化状态(图1A中未示出，但是见图4A-图4B)，并且在栅极区102、第一S/D区108和第二S/D区110上相应地没有电压，则可逆区116的相应部分确实支持电荷载流子的流动。
在图1A中，可逆区116的第一部分靠近铁电层104的第一端并且靠近第一S/D区108，可逆区116的第二部分靠近铁电层104的第二端并且靠近第二S/D区110。在图1A-图1B中，可逆区116的第二部分的沟道带势垒(CBB)部分117(1)与CBB部分117(2)不同。在一些实施例中，CBB表示可逆区116内的耗尽区的底部边缘，其中耗尽区的底部边缘远离铁电层104，而耗尽区的顶部边缘靠近铁电层104。
在一个或多个实施例中，FeFET 100被配置为存储四个可能的2位数据状态中的一个，即(0，1)、(1，0)、(1，1)或(0，0)。在一些实施例中，由铁电层104的靠近S/D区110的第二端的极化表示的位被称为2位存储结构(FeFET 100表示)的第一位或位零(b0)，并且由铁电层104的靠近S/D区108的第一端的极化表示的位称为2位存储结构(FeFET 100表示)的第二位或位1(b1)。因此，两个位可表示为(b1，b0)，其中(b1，b0)是(0，1)、(1，0)、(1，1)或(0，0)中的一个。
在一些实施例中，铁电层104通过电介质材料112与衬底106分离。在一些实施例中，电介质材料106包括氧化物、氮化物、碳化物等。在一些实施例中，栅极区102包括导电材料，诸如多晶硅、铝、铜等。在各种实施例中，铁电层104包括硅掺杂的氧化铪(Si掺杂的HfO2)、钛酸铅、锆钛酸铅(PZT)、锆钛酸镧铅、钽酸锶锶(SBT)、钛酸铋镧(BLT)、铋钕钛酸酯(BNT)等。
在图1A-图1B中，相对于X轴，在第一S/D区108和第二S/D区110之间示出了栅极区102。在一些实施例中(参见图5A)，栅极区102和铁电层104与第一S/D区108和/或第二S/D区110部分重叠。在一些实施例中(参见图5B)，栅极区102和铁电层104基本上覆盖第一S/D区108和/或第二S/D区110的全部。在一些实施例中，第一SD区域108和第二SD区域110包括导电材料，诸如掺杂的多晶硅、金属等。在一些实施例中，第一S/D区108和第二S/D区110具有与衬底106的第二掺杂类型相反的第一掺杂类型。在一些实施例中，第一S/D区108具有与第二S/D区110不同的掺杂浓度和/或形状。例如，在一些实施例中，第一S/D区108具有比第二S/D区110低的掺杂浓度。在一些实施例中，第一S/D区108和第二S/D区110的低掺杂浓度减轻了FeFET中的栅诱导漏极泄漏(GIDL)电流。在一些实施例中，衬底106相对于第一S/D区108和第二S/D区110的掺杂剂类型是相反的掺杂剂类型。例如，如果第一S/D区108和第二S/D区110是n型，则衬底106是p型，反之亦然。
通常，使铁电层104经受足够大小的电场可使铁电层104中的偶极子定向成两个可能的极化状态(双稳定状态)中的相应一个，例如，偶极子114A和偶极子114B。在去除场之后，相应的场诱导的极化状态保持不变，即，每个双稳定极化状态都是非易失性的。就整个FeFET而言，铁电材料层的两个可能的极化状态表现为FeFET的两个相应的可能状态，即擦除状态和编程状态。
在图1A中：由FeFET 100存储的2位数据的位b1被显示为逻辑“1”，因此由铁电层104的第一端(再次说明，其靠近S/D区108)表示，铁电层104的第一端具有由偶极子114B表示的第二极化；由FeFET 100存储的2位数据的位b0被显示为逻辑“0”，因此由铁电层104的第二端(再次说明，其靠近S/D区110)表示，铁电层104的第二端具有由偶极子114A表示的第一极化。
在一些实施例中，通过施加适当的栅极电压(Vg)值并施加相应的源极/漏极极电压(Vs/d)的适当值来执行在FeFET 100中将位设置为逻辑1值(“1”)(即，对该位进行编程)，以选择要被设置为1值的S/D区108和110中的一个。例如，基于将被存储在FeFET 100上的四个2位数据状态中的一个，将Vs/d施加于第一S/D区108和/或第二S/D区110，其中2位(b1，b0)具有状态(0，1)、(1，0)、(1，1)或(0，0)。在一些实施例中，将位b1和b0都设置为“1”(即，被编程)，对于第一S/D区108和第二S/D区110中的每个，在FeFET 100中使用Vg＝3V并且使用Vs/d＝0V。在一些实施例中，为了编程位b1和b0中的一个，例如位b0，将Vg设置为＝3V，在第二S/D区110处第二S/D区110为Vs/d＝0V，而第一S/D区108浮置或接收1V。
在一些实施例中，将位b1和b0都设置为“0”(即，被擦除)，对于第一S/D区108和第二S/D区110中的每个，在FeFET 100中使用Vg＝-2V并且使用Vs/d＝1V。在一些实施例中，为了擦除位b1和b0中的一个，例如位b0，将Vg设置为＝-2V，在第二S/D区110处第二S/D区110为Vs/d＝1V，而第一S/D区108浮置或接收0V。
通常，为了改变铁电层的部分的极化状态，铁电层的部分受到足够大小的电场，以根据电场方向定向电场的电路径中的铁电层的部分的偶极子。在一些实施例中，使铁电层的偶极子定向的足够大小的电场被称为矫顽场(Ec)。在一些实施例中，并且在FeFET 100的情况下，具有足够大小以诱导Ec的Vg和Vs/d之间的电压差被称为矫顽电压(Vc)。在一些实施例中，Vc为至少约3V。
更具体地，为了操纵偶极子114A的极化以使位b0表示逻辑“1”施加Vg和Vs/d的电压值(施加于第二S/D区110)(Vsd_110)的组合，其中所得的差等于或大于Vc。在一些实施例中，为了改变偶极子114A的极化以表示逻辑“0”，使用Vg＝-2V和Vsd_110＝1V的组合。在第二S/D区110具有比栅极区102更高的正电势的情况下(例如，Vg＝-2V并且Vsd_110＝1V)，偶极子114A被定向为具有靠近第二S/D区110的负端和靠近栅极区102的正端，导致负端靠近可逆区116。为了避免改变由偶极子114B的极化所表示的位b1的状态，例如，当偶极子114A的极化正处于在***纵的情况下，选择施加到第一S/D区108的Vs/d的电压值(Vsd_108)，使得Vg的电压值和Vsd_108的组合导致小于Vc的电压差，并因此第一S/D区108处的偶极子114B未从其先前状态改变。在一些实施例中，为了避免在操纵偶极子114A的极化(部分地通过设置Vg＝-2V)时改变位b1的状态，第一S/D区108浮置。在一些实施例中，为了避免在操纵偶极子114A的极化(部分地通过设置Vg＝-2V)时改变位b1的状态，Vsd_108＝0V。在一些实施例中，为了避免在操纵偶极子114A的极化(部分地通过设置Vg＝-2V)时改变位b1的状态，Vsd_108＝VSS。
在图1A中，靠近第二S/D区110的铁电层104的第二端的极化，相对于Y轴使靠近第二S/D区110的耗尽区变厚，并相应地升高/增加靠近第二S/D区110的CBB部分117(2)。下面将更详细地讨论CBB部分117(2)的这种升高/增加。
图1B是图1A的版本，其示出了在两阶段的阶段1过程期间施加的电压，通过该电压读取由FeFET 100存储的2位数据的位b1。在图1C-图1E的上下文中更详细地讨论了用于读取FeFET 100中存储的2位状态的两阶段读取过程。
在图1B中，示出了用于两阶段读取操作的阶段1的电压。在阶段1(也参见图1D)期间，电压被配置为读取由FeFET 100存储的2位数据的位b1，其中位b1存储在靠近第一S/D区108的铁电层104的第一端处。更具体地，将偏置电压(Vbias)施加到栅极区102，将读取电压(Vread)施加到第二S/D区110，并且将非干扰电压(Vdnd)施加到第一S/D区108。
图1C-图1E是根据一些实施例的对应波形119、120和128，其表示在相应不同的条件下的沟道带势垒部分117(1)和117(2)。
在图1C中，波形119表示在静止状态条件下用于FeFET 100的沟道带势垒(CBB)部分117(1)和117(2)。在一些实施例中，在FeFET 100的静止状态条件期间，栅极区102、第一S/D区108和第二S/D区110中的每个都浮置。
在波形119中，CBB部分117(2)具有第一静止状态CBB值，其对应于第一极化状态并且因此对应于逻辑零。在下文中，第一静止状态CBB值被称为QCBB0。在波形119中，CBB部分117(1)具有第二静止状态CBB值，其对应于第二极化状态并且因此对应于逻辑一。在下文中，第二静止状态CBB值被称为QCBB1。
在图1D中，波形120表示在两阶段读取操作的阶段1期间的CBB部分117(1)和117(2)(见图1B)。在阶段1期间，读取位b1，其中位b1存储在靠近第一S/D区108的铁电层104的第一端。在阶段1期间，将Vg＝Vbias施加到栅极区102，Vdnd被施加到第一S/D区108，Vread被施加到第二S/D区110。
在图1E中，波形128表示在两阶段读取操作的阶段2期间的CBB部分117(1)和117(2)。在阶段2期间，读取位b0，其中位b0存储在靠近第二S/D区110的铁电层104的第二端。在阶段2期间，将Vg＝Vbias施加到栅极区102，Vdnd被施加到第二S/D区110，Vread被施加到第一S/D区108。
在图1D-图1E中，相对于FeFET 100的为其读取存储位值的侧(读取侧)，将Vread施加到FeFET 100的相对侧(非读取侧)，这看起来像是首先违反直觉。然而，Vread和Vg＝Vbias的值被配置为确保在FeFET 100的非读取侧上的可逆区116的部分可操纵为临时地支持电荷载流子。在一些实施例中，支持的临时持续时间对应于其中施加Vread和Vg＝Vbias的值的时间段，其确保在FeFET 100的非读取侧上的可逆区116部分支持电荷载流子的流动。通过操纵FeFET 100的非读取侧以暂时支持电荷载流子，然后通过在FeFET 100的读取侧上的可逆区116上的部分是否支持电荷载流子的流动来控制电流是否在S/D区108和110之间流动。
回顾特殊情况，其中铁电层104的第二端具有表示逻辑0值的第一极化，铁电层104的第二端之下的可逆区116的部分具有CBB部分117(2)，并且CBB部分117(2)相应地具有QCBB0，对于特殊情况选择Vg＝Vbias的值小于Vt。然而，对于特定情况，Vg＝Vbias和Vread的组合大于Vt。因此，在一些实施例中，因为对于特定情况Vg＝Vbias小于Vt，所以Vg＝Vbias被描述为亚阈值电压。
通常，假设非读取侧***纵为临时支持电荷载流子，如果由于非铁电层104的读取侧处于第一极化状态而FeFET 100的读取侧存储逻辑0，则FeFET 100的读取侧上的可逆区116的部分不支持电荷载流子的流动，导致在S/D区108和110之间基本上没有电流流动，这被解释为FeFET 100的读取侧位存储逻辑零。
此外，通常，假设非读取侧***纵为临时支持电荷载流子，如果由于非铁电层104的读取侧处于第二极化状态而FeFET 100的读取侧存储逻辑一(如图1D所示)，则FeFET 100的读取侧上的可逆区116的部分支持电荷载流子的流动，导致在S/D区108与S/D区110之间显著的电流流动，这被解释为FeFET 100的读取侧存储逻辑一。在一些实施例中，显著的电流流动是不会被视为仅仅是泄漏电流的电流流动。
关于图1D，其再次示出了阶段1，通过该阶段读取位b1。回顾由于铁电层104的第一端具有第二极化而使位b1＝1(见图1A)，并且由于铁电层104的第二端具有第一极化而使位b0＝0(见图1A)，图1D假设将Vg＝Vbias施加到栅极区102，将Vdnd＝0V施加到第一S/D区108，并将Vread＝-1V施加到第二S/D区110。
在图1D的上下文中，在Vg＝Vbias和Vread之间的电压差(后者被施加到第二S/D区110)与铁电层104的第二端的第一极化状态相结合足以克服铁电层104的第二端的第一极化，因此足以将电荷载流子拉入可逆区116的靠近第二S/D区110的部分，结果可逆区116的靠近第一S/D区108的部分暂时支持电荷载流子的流动。由于在铁电层104的第一端处的第二极化，可逆区116的靠近第一S/D区108的部分在静止状态条件下支持电荷载流子的流动。因此，当将Vg＝Vbias施加到栅极区102而将Vdnd＝0V施加到第一S/D区108时，可逆区116的靠近第一S/D区108的部分也暂时支持电荷载流子，结果可逆区116的靠近第一S/D区108的部分和可逆区116的靠近第二S/D区110的部分都支持电荷载流子的流动，因此电流从第一S/D区108流向第二S/D区110，如图1D中的参考数字130所示，其被解释为FeFET 100的位b1存储逻辑1。
在图1E中，再次示出了阶段2，通过该阶段读取FeFET 100的位b0。回顾由于铁电层104的第一端具有第二极化而使位b1＝1(见图1A)，并且由于铁电层104的第二端具有第一极化而使位b0＝0(见图1A)，图1E假设将Vg＝Vbias施加到栅极区102，将Vread＝-1V施加到第一S/D区108，并将Vdnd＝0V施加到第二S/D区110。
在图1E的上下文中，由于在铁电层104的第一端处的第二极化，可逆区116的靠近S/D区108的部分在静止状态条件下支持电荷载流子的流动。因此，当将Vg＝Vbias施加到栅极区102而将Vread＝-1V施加到第一S/D区108时，可逆区116的靠近S/D区108的部分也支持电荷载流子的流动。在Vg和Vdnd之间的电压差(后者被施加到第二S/D区110)与铁电层104的第一端的第二极化状态相结合不足以克服铁电层104的第二端的第一极化，因此不足以将电荷载流子拉入可逆区116的靠近第二S/D区110的部分，结果可逆区116的靠近第一S/D区108的部分不支持电荷载流子的流动。作为进一步的结果，仅可逆区116中靠近第一S/D区108的部分支持电荷载流子的流动，因此没有电流从第一S/D区108流向第二S/D区110，如图1E中的参考数字129所示，其被解释为FeFET 100的位b0存储逻辑零。
图2A和图2B是根据一些实施例的2位FeFET 200的对应截面。图2C-图2E是根据一些实施例的表示在相应不同条件下的沟道带势垒部分的相应波形219、220和228。
图2A至图2E中遵循与图1A-图1E中相似的编号方案。尽管一些方面相对应，但是仍然存在一些不同的方面。为了帮助识别相对应的方面，编号约定对图2A-图2E使用2系列数字而图1A-图1E使用1系列数字。例如，图2C中的项目219是静止状态条件下的波形并且对应于图1C中的项目119是静止状态条件下的波形，其中，相似性反映在公共根_19上；差异反映在图2C中相应的前导数字2和图1C的1中。为了简洁起见，讨论将更多地集中在图2A-图2E和图1A-图1E之间的差异上。
在一些实施例中，FeFET 200包括半导体衬底206，该半导体衬底206包括源极区208和漏极区210。栅极堆叠件211在半导体衬底206上方，其中源极区208和漏极区210延伸到栅极堆叠件211的相对侧。栅堆叠211包括在半导体衬底206上方的铁电层204和在铁电层204上方的栅极区202。铁电层204的第一端和第二端对应于第一S/D区208和第二S/D区210。偶极子分散在整个铁电层204中。特别地，铁电层204在铁电层204的第二端包括第一组偶极子214A，在铁电层204的第一端包括第二组偶极子214B。在一些实施例中，可逆区216在第一S/D区208和第二S/D区210之间延伸穿过半导体衬底206。
在图2A-图2B中：由FeFET 200存储的2位数据的位b1被显示为逻辑“0”，因此由具有第一极化的铁电层204的第一端(再次说明，其靠近第一S/D区208)表示；FeFET 200存储的2位数据的位b0被显示为逻辑“1”，因此由具有第二极化的铁电层204的第二端(再次说明，靠近第二S/D区210)表示。相应地，在图2A-图2B中，相对于X轴，铁电层204的极化是不对称的。更具体地，铁电层204的极化是不对称的，因为铁电层204的第一端(其靠近第一S/D区208)具有第一极化并且铁电层104的第二端(其靠近第二S/D区210)具有第二极化。
在图2A-图2B中，靠近第一S/D区208的铁电层204的第一端的极化相对于Y轴使靠近第一S/D区208的耗尽区域变厚，并相应地升高/增加靠近第一S/D区208的CBB部分217(1)(见图2C)。CBB部分217(1)的这种增加/增加将在下面更详细地讨论。
图2A示出了在两阶段过程的阶段2期间施加的电压，通过该阶段读取由FeFET 200存储的2位数据的位b0。图2B是图2A的版本，其示出了在两阶段过程的阶段1期间施加的电压，通过该阶段读取由FeFET 200存储的2位数据的位b1。在图2D-图2E的上下文中更详细地讨论了用于读取FeFET 200中存储的2位状态的两阶段读取过程。
在图2B中，示出了用于两阶段读取操作的阶段1的电压。更具体地，在阶段1期间(也见图2D)，通过将Vg＝Vbias施加到栅极区202，将Vread施加到第二S/D，并且将Vdnd施加到第一S/D区208，由FeFET 200存储的2位数据的位b1被配置为被读取。
在图2C中，波形219表示在静止状态条件下FeFET 200的CBB部分217(1)和217(2)。在波形219中，CBB部分217(1)具有第一静止状态CBB值QCBB0，并且CBB部分217(2)具有第二静止状态CBB值QCBB1。
在图2D中，波形220表示在两阶段读取操作读取的阶段1期间的CBB部分217(1)和217(2)(见图2B)。在阶段1期间，读取位b1，其中位b1存储在靠近第一S/D区208的铁电层204的第一端。在阶段1期间，将Vg＝Vbias施加到栅极区202，Vdnd施加到第一S/D区208，Vread施加到第二S/D区210。
在图2E中，波形228表示在两阶段读取操作的阶段2期间的CBB部分217(1)和217(2)。在阶段2期间，读取位b0，其中位b0存储在靠近第二S/D区210的铁电层204的第二端。在阶段2期间，将Vg＝Vbias施加到栅极区202，Vdnd施加到第二S/D区210，Vread施加到第一S/D区208。
关于图2D，其(再次)示出了阶段1，通过该阶段读取位b1。回顾由于铁电层204的第一端具有第一极化而使位b1＝0(见图2B)，并且由于铁电层204的第二端具有第二极化而使位b0＝1(见图2A)，图2D假设将Vg＝Vbias施加到栅极区202，将Vdnd＝0V施加到第一S/D区208，并将Vread＝-1V施加到第二S/D区210。
在图2D的上下文中，由于在铁电层204的第二端处的第二极化，可逆区216的靠近第二S/D区210的部分在静止状态条件下支持电荷载流子的流动。因此，当将Vg＝Vbias施加到栅极区202而将Vread＝-1V施加到第二S/D区210时，可逆区216的靠近S/D区210的部分也支持电荷载流子的流动。Vg和Vdnd之间的电压差(后者被施加到第一S/D区108)结合铁电层204的第一端的第一极化状态不足以克服铁电层204的第一端的第一极化，因此不足以将电荷载流子拉入可逆区216的靠近第一S/D区208的部分，结果可逆区216的靠近第一S/D区208的部分不支持电荷载流子的流动。作为进一步的结果，仅可逆区216的靠近第二S/D区210的部分支持电荷载流子的流动，因此没有电流从第二S/D区210流向第一S/D区208，如图2D中的参考数字229所示，其被解释为FeFET 200的位b1存储逻辑零。
关于图2E中，其(再次)示出了阶段2，通过该阶段读取FeFET 200的位b0。回顾由于铁电层204的第一端具有第一极化而使位b1＝0(见图2A)，并且由于铁电层204的第二端具有第二极化而使位b0＝1(见图2A)，图2E假设将Vg＝Vbias施加到栅极区202，将Vread＝-1V施加到第一S/D区208，将Vdnd＝0V施加到第二S/D区210。
在图2E的上下文中，Vg和Vread之间的电压差(后者被施加到第一S/D区208)与铁电层204的第一端的第一极化状态相结合足以克服铁电层204的第一端的第一极化，因此足以将电荷载流子拉入可逆区216的靠近第一S/D区208的部分，结果可逆区216的靠近第一S/D区208的部分暂时支持电荷载流子的流动。由于在铁电层204的第二端处的第二极化，可逆区216的靠近S/D区210的部分在静止状态条件下支持电荷载流子的流动。因此，当将Vg＝Vbias施加到栅极区202并且将Vdnd＝0V施加到第二S/D区210时，可逆区216的靠近S/D区208的部分也支持电荷载流子的流动。暂时的结果是可逆区216的靠近第二S/D区210的部分和可逆区216的靠近第一S/D区208的部分都支持电荷载流子的流动，因此电流从第二S/D区110流向第一S/D区108，如图2E中的参考数字230所指示的，这被解释为FeFET 200的位b0存储逻辑1。
图3A和图3B是根据一些实施例的2位FeFET的对应截面。图3C-图3E是根据一些实施例的表示在相应不同条件下的沟道带势垒部分的对应波形319、320和328。
图3A-图3E遵循与图1A-1E相似的编号方案。尽管一些方面相对应，但是仍然存在一些不同的方面。为了帮助识别对应的方面，编号约定对图图3A-图3E使用3序列号而对图1A-图1E使用1系列数字。例如，图3C中的项目319是静止状态条件下的波形，并且对应的图1C中的项目119是在静止状态条件下的波形，其中相似性反映在公共根_19上；差异反映在图3C中相应的前导数字3和图1C中的1中。为了简洁起见，讨论将更多地集中在图3A-图3E与图1A-图1E之间的差异上。
在一些实施例中，FeFET 300包括半导体衬底306，其包括源极区308和漏极区310。栅极堆叠件311在半导体衬底306上方，其中源极区308和漏极区310延伸到栅极堆叠件311的相对侧。栅极堆叠件311包括位于半导体衬底306上方的铁电层304和位于铁电层304上方的栅极区302。铁电层304的第一端和第二端对应于第一S/D区308和第二S/D区310。偶极子散布在整个铁电层304中。特别地，铁电层304在铁电层304的第二端处包括第一组偶极子314A，在铁电层304的第一端处包括第二组偶极子314B。可逆区316延伸穿过源极区308和漏极区310(以下称为第一S/D区308和第二S/D区310)之间的半导体衬底306。
在图3A-图3B中，由FeFET 300存储的2位数据的位b1被示为逻辑“0”，并且因此由铁电层304的第一端表示(再次说明，其靠近第一S/D具有第一极化的区域308)；FeFET 300存储的2位数据的位b0被显示为逻辑“0”，因此由铁电层304的第二端(再次说明，靠近第二S/D区310)表示具有第一极化。相应地，在图3A-图3B中，相对于X轴，铁电层304的极化是对称的。更特别地，铁电层304的极化是对称的，因为铁电层304的第一端(其靠近第一S/D区308)具有第一极化并且铁电层304的第二端(其靠近第二S/D区310)具有第一极化。
在图3A和3B中，相应地靠近第一S/D区308和第二S/D区310的铁电层304的第一端和第二端的极化，相对于Y轴使靠近第一S/D区308和第二S/D区310的耗尽区变厚，并相应地升高/增加相应地靠近第一S/D区308和第二S/D区310的CBB部分317(1)和317(2)。CBB部分317(1)和317(2)的细节将在下面更详细地讨论。
图3A示出了在两阶段过程的阶段2期间施加的电压，通过该阶段读取由FeFET 300存储的2位数据的位b0。图3B是图3A的版本，其示出了在两阶段过程的阶段1期间施加的电压，通过该阶段读取由FeFET 300存储的2位数据的位b1。在图3D-图3E的上下文中更详细地讨论了用于读取FeFET 300中存储的2位状态的两阶段读取过程。
在图3B中，示出了用于两阶段读取操作的阶段1的电压。更具体地，在阶段1期间(也见图3D)，通过将Vg＝Vbias施加到栅极区302，将Vread施加到第二S/D区310，并将Vdnd施加到第一S/D区308，由FeFET 300存储的2位数据的位b1被配置为被读取。
在图3C中，波形319表示在静止状态条件下FeFET 300的CBB部分317(1)和317(2)。在波形319中，CBB部分317(1)和317(2)中的每个具有第一静止状态CBB值QCBB0。
在图3D中，波形320表示在两阶段读取操作读取的阶段1期间的CBB部分317(1)和317(2)(见图3B)。在阶段1期间，读取位b1，其中将位b1存储在靠近第一S/D区308的铁电层304的第一端。在阶段1期间，将Vg＝Vbias施加到栅极区302，Vdnd施加到第一S/D区308，Vread施加到第二S/D区310。
在图2E中，波形328表示在两阶段读取操作的阶段2期间的CBB部分317(1)和317(2)。在阶段2期间，读取位b0，其中位b0存储在靠近第二S/D区310的铁电层304的第二端。在阶段2期间，将Vg＝Vbias施加到栅极区302，Vdnd施加到第二S/D区310，Vread施加到第一S/D区308。
关于图3D，其(再次)示出了阶段1，通过该阶段读取位b1。回顾因为铁电层304的第一端具有第一极化而使位b1＝0(见图3B)，因为铁电层304的第二端具有第一极化而使位b0＝0(见图3A)，图3D假设将Vg＝Vbias施加到栅极区302，将Vdnd＝0V施加到第一S/D区308，并将Vread＝-1V施加到第二S/D区310。
在图3D的上下文中，Vg和Vread之间的电压差(后者施加到第二S/D区310)与铁电层304的第二端的第一极化状态相结合足以克服铁电层304的第二端处的第一极化，因此足以将电荷载流子拉入可逆区316的靠近第二S/D区310的部分，结果可逆区316的靠近第二S/D区310的部分暂时支持电荷载流子的流动。然而，Vg和Vdnd之间的电压差(后者被施加到第一S/D区308)与铁电层304的第一端的第一极化状态相结合不足以克服铁电层304的第一端处的第一极化，因此不足以将电荷载流子拉入可逆区316的靠近第一S/D区308的部分，结果可逆区316的靠近第一S/D区308的部分不支持电荷载流子的流动。作为进一步的结果，仅可逆区316的靠近第二S/D区310的部分暂时支持电荷载流子的流动，因此没有电流从第二S/D区310流向第一S/D区308，如图3D中的参考标号329所示，其被解释为FeFET 300的位b1存储逻辑零。
关于图3E，其(再次)示出了阶段2，通过该阶段读取FeFET 300的位b0。回顾因为铁电层304的第一端具有第一极化而使位b1＝0(见图3A)，因为铁电层304的第二端具有第一极化而使位b0＝0(见图3A)，图3E假设Vg＝Vbias被施加到栅极区302，Vread＝-1V施加到第一S/D区308，Vdnd＝0V施加到第二S/D区310。
在图3E的上下文中，Vg和Vread之间的电压差(后者被施加到第一S/D区308)与铁电层304的第一端的第一极化状态相结合足以克服铁电层304的第一端的第一极化，并因此足以将电荷载流子拉入可逆区316的靠近第一S/D区308的部分，结果可逆区316的靠近第一S/D区308的部分暂时支持电荷载流子的流动。然而，Vg和Vdnd之间的电压差(后者被施加到第二S/D区310)与铁电层304的第二端的第一极化状态相结合不足以克服铁电层304的第二端的第一极化，并因此不足以将电荷载流子拉入可逆区316的靠近第二S/D区310的部分，结果可逆区316的靠近第二S/D区310的部分不支持电荷载流子的流动。结果仅可逆区316的靠近第一S/D区308的部分暂时支持电荷载流子的流动，因此没有电流从第一S/D区308流向第二S/D区310，如图3E中的数字329所示，其被解释为FeFET 300的位b0存储逻辑零。
图4A和图4B是根据一些实施例的2位FeFET的对应截面。图4C-图4E是根据一些实施例的表示在相应不同条件下的沟道带势垒部分的对应波形419、420和428。
图4A-图4E遵循与图1A-图1E相似的编号方案。尽管某些方面相对应，但是仍然存在一些不同的方面。为了帮助识别相对应的方面，编号约定对图4A-图4E使用4系列编号而图1A-图1E使用1系列数字。例如，图4C中的项目419是静止状态条件下的波形并且图1C中的对应项119是静止状态条件下的波形，其中相似性反映在公共根_19上；差异反映在图4C中相应的前导数字4中和图1C中的1中。为了简洁起见，讨论将更多地集中在图4A-图4E和图1A-图1E之间的差异上。
在一些实施例中，FeFET 400包括半导体衬底406，半导体衬底406包括源极区408和漏极区410。栅极堆叠件411在半导体衬底406上方，其中源极区408和漏极区410延伸到栅极堆叠件411的相对侧。栅极堆叠件411包括在半导体衬底406上方的铁电层404和在铁电层404上方的栅极区402。铁电层404的第一端和第二端相应地靠近第一S/D区408和第二S/D区410。偶极子散布在整个铁电层404中。特别地，铁电层404在铁电层404的第二端包括第一组偶极子414A，在铁电层404的第一端包括第二组偶极子414B。可逆区416延伸穿过源极区408和漏极区410(以下称为第一源极/漏极(S/D)区408和第二S/D区410)之间的半导体衬底406。
在图4A-图4B中：FeFET 400存储的2位数据的位b1被示为逻辑“1”，并且因此由具有第二极化的铁电层404的第一端(再次说明，其靠近第一S/D区408)表示；FeFET 400存储的2位数据的位b0被示为逻辑“1”，并且因此由具有第二极化的铁电层404的第二端(再次说明，其靠近第二S/D区410)表示。相应地，在图4A-图4B中，相对于X轴，铁电层404的极化是对称的。更具体地，铁电层404的极化是对称的，因为铁电层404的第一端(其靠近第一S/D区408)具有第二极化，并且铁电层404的第二端(其靠近第二S/D区410)具有第二极化。
在图4A和图4B中，相应地靠近第一S/D区408和第二S/D区410的铁电层404的第一端和第二端的极化，相对于Y轴使靠近第一S/D区408和第二S/D区410的耗尽区变薄，并相应地降低/减小相应地靠近第一S/D区408和第二S/D区410的CBB部分417(1)和417(2)。下面将更详细地讨论CBB部分417(1)和417(2)的部分。
图4A示出了在两阶段过程的阶段2期间施加的电压，通过该阶段读取由FeFET 400存储的2位数据的位b0。图4B是图3B的版本，其示出了在两阶段过程的阶段1期间施加的电压，通过该阶段读取由FeFET 400存储的2位数据的位b1。在图4C-图4E的上下文中更详细地讨论了两阶段过程，通过该两阶段过程FeFET 400中存储2位状态。
在图4B中，示出了用于两阶段读取操作的阶段1的电压。更具体地，在阶段1期间(也见图4D)，通过将Vg＝Vbias施加到栅极区402，将Vread施加到第二S/D区410，将Vdnd施加到第一S/D区408，由FeFET 400存储的2位数据的位b1被配置为被读取。
在图4C中，波形419表示在静止状态条件下FeFET 400的CBB部分417(1)和417(2)。在波形419中，用于FeFET 400的CBB部分417(1)和417(2)中的每个具有第二静止状态CBB、QCBB1。
在图4D中，波形420表示在两阶段读取操作读取的阶段1期间的CBB部分417(1)和417(2)。在阶段1期间，读取位b1，其中位b1存储在铁电层404的靠近第一S/D区408的第一端。在阶段1期间，将Vg＝Vbias施加到栅极区302，Vdnd施加到第一S/D区408，Vread施加到第二S/D区410。
在图4E中，波形428表示在两阶段读取操作读取的阶段2期间的CBB部分417(1)和417(2)。在阶段2期间，读取位b0，其中位b0存储在靠近第二S/D区410的铁电层404的第二端。在阶段2期间，将Vdnd施加到第二S/D区410，Vread施加到第一S/D区408。
关于图4D，其(再次)示出了阶段1，通过该阶段读取位b1。回顾因为铁电层404的第一端具有第二极化而使位b1＝1(见图4B)，因为铁电层404的第二端具有第二极化而使位b0＝1(见图4B)，图4D假设将Vg＝Vbias施加到栅极区402，将Vdnd＝0V施加到第一S/D区408，将Vread＝-1V施加到第二S/D区410。
在图4D的上下文中，由于铁电层404的第二端处的第二极化，可逆区416的靠近第二S/D区410的部分在静止状态条件下支持电荷载流子的流动。因此，当将Vg＝Vbias施加到栅极区402并且将Vread＝-1V施加到第二S/D区410时，可逆区416的靠近第二S/D区410的部分也支持电荷载流子的流动。此外，由于铁电层404的第一端处的第二极化，可逆区416的靠近第一S/D区408的部分在静止状态条件下支持电荷载流子的流动。因此，当将Vg＝Vbias施加到栅极区402并将Vdnd＝0V施加到第一S/D区408时，可逆区416的靠近第一S/D区408的部分也支持电荷载流子的流动。结果可逆区416的靠近第一S/D区408的部分和可逆区416的靠近第二S/D区410的部分都支持电荷载流子的流动，因此电流从第二S/D区流向410到第一S/D区408，如图4D中的参考数字430所示，其被解释为FeFET 400的位b1存储逻辑1。
关于图4E，其(再次)示出了阶段2，通过该阶段读取FeFET 400的位b0。回顾因为铁电层404的第一端具有第二极化而使位b1＝1(见图4A)，因为铁电层404的第二端具有第二极化而使位b0＝1(见图4A)，图4E假设将Vg＝Vbias施加到栅极区402，将Vread＝-1V施加到第一S/D区408，将Vdnd＝0V施加到第二S/D区410。
在图4E的上下文中，由于铁电层404的第一端处的第二极化，可逆区416的靠近第一S/D区408的部分在静止状态条件下支持电荷载流子的流动。因此，当将Vg＝Vbias施加到栅极区402并将Vread＝-1V施加到第一S/D区408时，可逆区416的靠近第一S/D区408的部分也支持电荷载流子的流动。此外，由于铁电层404的第二端处的第二极化，可逆区416的靠近第二S/D区410的部分在静止状态条件下也支持电荷载流子的流动。因此，当将Vg＝Vbias施加到栅极区402并将Vdnd＝0V施加到第二S/D区410时，可逆区416的靠近第二S/D区408的部分也支持电荷载流子的流动。结果可逆区416的靠近第二S/D区410的部分和可逆区416的靠近第一S/D区408的部分都支持电荷载流子的流动，因此电流从第一S/D区408流向第二S/D区410，如图4E中的参考数字430所示，其被解释为FeFET 400的位b1存储逻辑1。
在一些实施例中，图5A和图5B是根据一些实施例的2位FeFET存储器的对应截面。
图5A至图5B的编号方案与图1A-图1E的编号方案相似。尽管某些方面相对应，但是仍然存在一些不同的方面。为了帮助识别相对应的方面，编号约定图5A至图5B使用5系列编号而图1A-图1E使用1系列数字。例如，图5A中的项目508A是第一S/D区，图5B中的对应项目508B是第一S/D区，其中相似性反映在公共根_08上；差异反映在图5A中相应的前导数字5和在图1A中的1。为了简洁起见，讨论将更多地集中在图5A-图5B和图1A-图1E之间的差异上。
在一些实施例中，FeFET 500A和500B中的每个包括半导体衬底506A和506B，半导体衬底506A和506B包括源极区508A和508B以及漏极区510A和510B。铁电层504A和504B在半导体衬底506A和506B上方，栅极区502A和502B在铁电层504A和504B上方。铁电层504A和504B的第一端和第二端靠近相应的第一S/D区508A和508B以及相应的第二S/D区510A和510B。
在一些实施例中，存储器结构500A和500B具有栅极区502A和502B以及在S/D区508A、508B、510A和510B上方相应地延伸的铁电层504A和504B，并且相应地创建重叠区域550A和550B。相反，在图1A的栅极区102与对应的S/D区108和110之间基本上没有重叠。
相对于X轴，假设S/D区508A和510A以及可逆区516A的宽度与相应的S/D区108和110和可逆区116的宽度基本上相同，与图1A的栅极区102和铁电层104相应地比较，重叠区域550A会增加栅极区502A和铁电层504A的宽度。在一些实施例中，取决于铁电层504A的第一端和第二端是否相应地具有第一极化或第二极化，与图1A的相应情况相比，重叠区域550A为可逆区516A的相应地靠近S/D区508A和510A的部分对应地创建更大或更小的沟道带势垒值。
相对于X轴，假设S/D区508B和510B和可逆区516B的宽度与相应的S/D区508A和510A和可逆区516基本上相同，与图5A的栅极区502A和铁电层504A相应地比较，重叠区域550B会增加栅极区502B和铁电层504B的宽度。在一些实施例中，取决于铁电层504B的第一端和第二端是否相应地具有第一极化或第二极化，与图5A的相应情况相比，重叠区域550B相应地创建可逆区516B的靠近S/D区508B和510B的部分的更大或更小的沟道带势垒值。
图6A是根据一些实施例的用于写入FeFET的流程图。
在一些实施例中，一种写入配置为2位存储器件的FeFET的过程，FeFET具有第一源极/漏极(S/D)端子、第二S/D端子以及栅极端子和铁电层，包括不对称地写入2位存储器件，即，在不干扰两位中的第二位的同时写入两位中的第一位，或者相反地，在不干扰两位中的第一位的同时写入两位中的第二位，以下称为不对称写入过程。
图6A的非对称写入过程包括框602-606。为了易于说明，框604-606假设在不干扰两位中的第二位的同时写入两位中的第一位。下文在框602-606的讨论中提到了示例；示例假设FeFET是N型FeFET。
在框602处，将编程电压施加到栅极端子(602)。栅极端子的示例包括栅极端子102、202、302、402、502A，502B等。更具体地，为了在存储结构中将位设置为逻辑1值，即，对位进行编程，向栅极端子施加适当的栅极电压(Vg)。用于编程位的编程电压的示例值是Vg＝3V(见图1A的讨论)。流程从框602前进到框604。
在框604处，将对应的第一电压施加到第一S/D端子，其中，第一电压低于编程电压。在一些实施例中，正电压偏置Vs/d被施加到第一S/D区以便设置逻辑1值。例如，假设矫顽电压Vc＝3V(见图1A的讨论)，并且还假设Vg＝3V，则Vs/d被设置为0V，以便在栅极端子和第一S/D端子之间创建等于或大于3V的矫顽电压Vc的电压差，因此电压差足以使铁电层的偶极子取向为具有第二极化(见图1A的讨论)。铁电层的示例包括铁电层104、204、304、404、504A，504B等。编程为逻辑1值的S/D终端的示例是第一S/D区108、第二S/D区210、第一S/D区408、第二S/D区410、第一S/D区510A、第二S/D区510、第一S/D区508B、第二S/D区510B等。流程从框604进行到框606。
在框606处，第二S/D端子保持浮置。在一些实施例中，基本上零伏被施加到第二S/D端子，以便在栅极端子和第二S/D端子之间产生电压差，该电压差明显小于矫顽电压Vc，Vc＝3V，因此电压差不足以使铁电层的偶极子取向为具有第二极化。结果，第二S/D端子的极化不受影响。
如所指出的，框604-606假设在不干扰两位中的第二位的同时写入两位中的第一位。执行相反的操作，即在不干扰两位中的第一位的同时写入两位中的第二位，包括以下步骤：在框604处，将第一电压施加到第二S/D端子而不是第一S/D端子；在框606处，第一S/D端子浮置而不是第二S/D端子浮置。
图6B是根据一些实施例的用于擦除FeFET的流程图。
在一些实施例中，一种擦除配置为2位存储器件的2位存储器件的过程，FeFET具有第一源极/漏极(S/D)端子、第二S/D端子和栅极端子，包括不对称地擦除2位存储器件，即在不干扰两位中的第二位的同时擦除两位中的第一位，或者相反的，在不干扰两位中的第一位的情况下擦除两位中的第二位，并且在下文中被称为非对称擦除过程。
图6B的非对称擦除过程包括框622-626。为了易于说明，框624-626假设在不干扰两位中的第二位的同时擦除两位中的第一位。下文在框622-626的讨论中提到了示例；示例假设FeFET是N型FeFET。
在框622处，将擦除电压施加到栅极端子(602)。栅极端子的示例包括栅极端子102、202、302、402、502A，502B等。更具体地，为了在存储结构中将位设置为逻辑0值，即擦除位，向栅极端子施加适当的栅极电压(Vg)。用于擦除位的擦除电压的示例值是Vg＝-2V(见图1A的讨论)。流程从框622进行到框624。
在框624处，将对应的第一电压施加到第一S/D端子，其中，第一电压高于擦除电压。在一些实施例中，正电压偏置Vs/d被施加到第一S/D区以便设置逻辑1值。例如，假设矫顽电压Vc＝3V(见图1A的讨论)，并且还假设Vg＝-2V，则将Vs/d设置为1V，以便在栅极端子和第一S/D端子之间创建等于或大于3V的矫顽电压Vc的电压差，因此电压差足以使铁电层的偶极子定向为具有第一极化(见图1A的讨论)。铁电层的示例包括铁电层104、204、304、404、504A，504B等。被编程为逻辑0值的S/D端子的示例是第二S/D区110、第一S/D区208、第一S/D区308、第二S/D区310等。流程从框624前进到框626。
在框626处，第二S/D端子保持浮置。在一些实施例中，基本上零伏被施加到第二S/D端子，以便在栅极端子和第二S/D端子之间产生电压差，该电压差明显小于矫顽电压Vc，Vc＝3V，因此电压差不足以使铁电层的偶极子取向为具有第一极化。结果，第二S/D端子的极化不受影响。
如所指出的，框624-626假设不干扰两位中的第二位的同时擦除两位中的第一位。进行相反的操作，即在不干扰两位中的第一位的同时擦除两位中的第二位，包括以下步骤：在框624处，将第一电压施加到第二S/D端子而不是第一S/D端子；在框666处，第一S/D端子浮置而不是第二S/D端子浮置。
图7是根据一些实施例的读取配置为2位存储器件的FeFET的流程图。
在一些实施例中，一种读取配置为2位存储器件的FeFET的过程，FeFET包括第一源极/漏极(S/D)端子、第二S/D端子、栅极端子和铁电层，包括相应地对第一和第二S/D区施加不对称电压，在下文中被称为不对称读取过程。
图7的非对称读取过程包括框702-714。下文在框702-714的讨论中涉及示例；示例假设FeFET是N型FeFET。通常，框702-708读取存储在铁电层的第一端的第二位(对(b1，b0)中的b1)，第一端靠近第一S/D区。通常，框702和框710-714读取存储在铁电层的第二端的第一位(对(b1，b0)中的b0)，第二端靠近第二S/D区。
在框702处，将栅极电压的亚阈值Vg施加到栅极端子。栅极端子的示例包括栅极端子102、202、302、402、502A，502B等。如在图1D-图1E的上下文中所讨论的，施加至栅极端子的亚阈值电压的示例为Vg＝1V。流程从框702前进到框704。
在框704处，将读取电压施加到第二S/D端子。施加到第二S/D端子的读取电压低于施加到栅极端子的亚阈值电压。如在图1D-图1E的上下文中所讨论的，读取电压的示例是Vread＝-1V。流程从框704进行到框706。
在框706处，将不干扰电压Vdnd施加到第一S/D端子。如在图1D-图1E的上下文中所讨论的，Vdnd的示例是Vdnd＝0V。流程从框706进行到框708。
在框708处，感测第一电流。如在图1D-图1E的上下文中所讨论的，如果对(b1，b0)中的第二位b1为逻辑1值，则在第二S/D端子处感测到非零大电流。即，如果感测到显著的非零电流，则推断b1具有逻辑1值。相反，如在图2D、图3D的上下文中所讨论的那样，如果对(b1，b0)中的第二位b1是逻辑0值，则在第二S/D端子处感测到基本上为零的电流。即，如果基本上未感测到电流，则推断b1具有逻辑0值。流程从框708进行到框710。
在框710处，将读取电压施加到第一S/D端子。应当理解，在框710-712中，亚阈值电压继续施加到栅极端子。流程从框710进行到框712。
在框712处，将不干扰电压Vdnd施加到第二S/D端子。流程从框712进行到框708。
在框714处，感测第二电流。如在图2E、图4E的上下文中所讨论的，如果对(b1，b0)中的第一位b0是逻辑1值，则在第一S/D端子处感测到显著的非零电流。即，如果感测到显著的非零电流，则推断b0具有逻辑1值。相反，如在图1E、图3E的上下文中所讨论的，如果对(b1，b0)中的第二位b0是逻辑0值，则在第一S/D端子处感测到基本上为零的电流。即，如果基本上未感测到电流，则推断b0具有逻辑0值。
在一些实施例中，当第一电流和第二电流中的每个基本上为零时，推断为(0，0)的2位状态。在一些实施例中，当第一电流基本上为零并且第二电流为显著的非零值时，推断2位状态为(0，1)。在一些实施例中，当第二电流基本上为零并且第一电流为显著的非零值时，推断为(1，0)的2位状态。在一些实施例中，当第一电流和第二电流中的每个是显著的非零值时，推断为(1，1)的2位状态。
在一些实施例中，被配置为多位存储器件的铁电场效应晶体管(FeFET)包括：半导体衬底，包括：半导体衬底中的源极区；以及半导体器件。半导体衬底中的漏极区；栅堆叠件，位于所述半导体衬底上方，所述源极区和漏极区延伸至所述栅堆叠件的相对侧，所述栅堆叠件包括：所述半导体衬底上方的铁电层；以及以及在铁电层上方的栅极区；其中所述铁电层的第一端和第二端相应地靠近所述源极区和所述漏极区。所述铁电层包括偶极子。在所述铁电层的所述第一端处的第一组偶极子具有第一极化；在所述铁电层的所述第二端处的第二组偶极子具有第二极化，所述第二极化与所述第一极化基本上相反。在一些实施例中，FeFET还包括：可逆区，在所述源极区和所述漏极区之间延伸穿过所述半导体衬底。在一些实施例中，所述可逆区的第一部分靠近所述铁电层的所述第一端。所述可逆区的第二部分靠近所述铁电层的所述第二端。用于所述可逆区的所述第一部分的沟道带势垒不同于用于所述可逆区的所述第二部分的沟道带势垒。在一些实施例中，相应的所述第一组偶极子和所述第二组偶极子的所述第一极化和所述第二极化表示存储2位。在一些实施例中，所述2位存储单元的第一位被配置为通过向所述源极区施加读取电压并向所述漏极区施加不干扰电压来被读取。所述2位存储单元的第二位被配置为通过向所述源极区施加所述不干扰电压并向所述漏极区施加所述读取电压来被读取。在一些实施例中，所述第一极化表示所述铁电层的所述偶极子的相应一个的第一稳定取向状态或第二稳定取向状态中的一个，所述第二稳定取向状态与所述第一稳定取向状态基本上相反。所述第二极化相应地表示所述第二稳定取向状态或所述第一稳定取向状态。在一些实施例中，所述铁电层的所述第一端的所述第一极化表示所述2位存储单元的第一位；所述铁电层的所述第二端的所述第二极化表示所述2位存储单元的第二位。当所述铁电层的所述第一端的所述第一极化和所述铁电层的所述第二端的所述第二极化相应地处于所述第一稳定取向状态和所述第二稳定取向状态时，所述FeFET还表示2位存储单元，用于存储：对于所述第一位，逻辑高值或逻辑低值；和对于所述第二位，所述逻辑低值或所述逻辑高值；当所述铁电层的所述第一端的所述第一极化和所述铁电层的所述第二端的所述第二极化相应地处于所述第二稳定状态和所述第一稳定状态时，所述FeFET还表示所述2位存储单元，用于存储：对于所述第一位，所述逻辑低值或所述逻辑高值；和对于所述第二位，所述逻辑高值或所述逻辑低值。在一些实施例中，在所述第一稳定状态下：所述偶极子的相应一个的正端靠近所述栅极区取向，所述偶极子的相应一个的负端远离所述栅极区取向。在所述第二稳定状态下：所述偶极子的相应一个的负端靠近所述栅极区取向；所述偶极子的相应一个的正端远离所述栅极区取向。在一些实施例中，铁电层的第一端和第二端靠近源极区和漏极区。
在至少另一个示例中，2位存储器件包括：衬底；源极区，位于所述衬底中；漏极区，位于所述衬底中；和栅极堆叠件，位于所述衬底上方，相对于第一方向从所述源极区延伸到所述漏极区。所述栅极堆叠件包括：铁电层，位于所述衬底上方；栅极区，位于所述铁电层上方。其中，所述铁电层的第一端和第二端相应地靠近所述源极区和所述漏极区；所述铁电层包括偶极子。所述铁电层的所述偶极子相对于所述第一方向不对称地极化，所述铁电层的所述第一端处的第一组偶极子具有第一极化，所述铁电层的所述第二端处的第二组偶极子具有第二极化，所述第二极化基本上与所述第一极化相反。所述铁电层的所述第一端的所述第一极化表示所述2位存储器件的第一位。所述铁电层的所述第二端的所述第二极化表示所述2位存储器件的第二位。在一些实施例中，该2位存储器件还包括：位于铁电层和衬底之间的介电层。在一些实施例中，铁电层被配置为可编程的。
在一些实施例中，一种对铁电场效应晶体管(FeFET)的2位存储器件进行编程的编程过程的方法包括：在栅极端子上施加编程电压，在第一S/D端子上施加第一电压，并使第二S/D端子浮置。该方法还包括第一电压低于编程电压。
在一些实施例中，一种读取铁电场效应晶体管(FeFET)的方法包括：从存储两个位的2位存储器件中读取所述两个位的第二位，所述2位存储器件包括第一源极/漏极(S/D)端子、第二S/D端子、栅极端子和铁电层，所述第二位存储在所述铁电层的第一端，所述第一端靠近所述第一S/D端子，读取第二位包括：向所述栅极端子施加栅极亚阈值电压；向所述第二S/D端子施加读取电压；向所述第一S/D端子施加不干扰电压；在所述第二S/D端子处感测第一电流。其中，所述读取电压低于所述亚阈值电压。
在一些实施例中，该方法还包括：读取所述两个位中的第一位，所述第一位存储在所述铁电层的第二端处，所述第二端靠近所述第二S/D端子，读取第一位包括：向所述栅极端子施加所述栅极亚阈值电压；向所述第一S/D端子施加所述读取电压；向所述第二S/D端子施加所述不干扰电压；和在所述第一S/D端子处感测第二电流。在一些实施例中，方法还包括：当所述第一电流和所述第二电流中的每个基本上为零时，将2位状态推断为(0，0)。在一些实施例中，方法还包括：当所述第一电流基本上为零且所述第二电流为相当大的非零值时，将2位状态推断为(0，1)。在一些实施例中，方法还包括：当所述第二电流基本上为零且所述第一电流为相当大的非零值时，将2位状态推断为(1，0)。在一些实施例中，方法还包括：当所述第一电流和所述第二电流中的每个相应地为相当大的非零值时，将2位状态推断为(1，1)。
上述概述了几个实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改用于实现本文所介绍的实施例的相同目的和/或实现其相同优点的其它过程和结构的基础。本领域技术人员还应当认识到，此类等效结构不背离本发明的精神和范围，并且它们可以在不背离本发明的精神和范围的情况下在本发明中进行各种改变、替换以及改变。

Claims (10)

1.一种配置为多位存储器件的铁电场效应晶体管(FeFET)，所述FeFET包括：
半导体衬底，包括：
源极区，位于所述半导体衬底中；和
漏极区，位于所述半导体衬底中；
栅极堆叠件，位于所述半导体衬底上方，所述源极区和所述漏极区延伸到所述栅极堆叠件的相对侧，所述栅极堆叠件包括：
铁电层，位于所述半导体衬底上方；
栅极区，位于所述铁电层上方；并且
其中：
所述铁电层的第一端和第二端相应地靠近所述源极区和所述漏极区；并且
所述铁电层包括偶极子；并且
在所述铁电层的所述第一端处的第一组偶极子具有第一极化；并且
在所述铁电层的所述第二端处的第二组偶极子具有第二极化，所述第二极化与所述第一极化基本上相反。
2.根据权利要求1所述的FeFET，还包括：
可逆区，在所述源极区和所述漏极区之间延伸穿过所述半导体衬底。
3.根据权利要求2所述的FeFET，其中：
所述可逆区的第一部分靠近所述铁电层的所述第一端；
所述可逆区的第二部分靠近所述铁电层的所述第二端；并且
用于所述可逆区的所述第一部分的沟道带势垒不同于用于所述可逆区的所述第二部分的沟道带势垒。
4.根据权利要求1所述的FeFET，其中：
相应的所述第一组偶极子和所述第二组偶极子的所述第一极化和所述第二极化表示存储2位。
5.根据权利要求4所述的FeFET，其中：
所述2位存储单元的第一位被配置为通过向所述源极区施加读取电压并向所述漏极区施加不干扰电压来被读取；和
所述2位存储单元的第二位被配置为通过向所述源极区施加所述不干扰电压并向所述漏极区施加所述读取电压来被读取。
6.根据权利要求4所述的FeFET，其中：
所述第一极化表示所述铁电层的所述偶极子的相应一个的第一稳定取向状态或第二稳定取向状态中的一个，所述第二稳定取向状态与所述第一稳定取向状态基本上相反；并且
所述第二极化相应地表示所述第二稳定取向状态或所述第一稳定取向状态。
7.根据权利要求6所述的FeFET，其中：
所述铁电层的所述第一端的所述第一极化表示所述2位存储单元的第一位；
所述铁电层的所述第二端的所述第二极化表示所述2位存储单元的第二位；
当所述铁电层的所述第一端的所述第一极化和所述铁电层的所述第二端的所述第二极化相应地处于所述第一稳定取向状态和所述第二稳定取向状态时，所述FeFET还表示2位存储单元，用于存储：
对于所述第一位，逻辑高值或逻辑低值；和
对于所述第二位，所述逻辑低值或所述逻辑高值；以及
当所述铁电层的所述第一端的所述第一极化和所述铁电层的所述第二端的所述第二极化相应地处于所述第二稳定状态和所述第一稳定状态时，所述FeFET还表示所述2位存储单元，用于存储：
对于所述第一位，所述逻辑低值或所述逻辑高值；和
对于所述第二位，所述逻辑高值或所述逻辑低值。
8.根据权利要求6所述的FeFET，其中：
在所述第一稳定状态下：
所述偶极子的相应一个的正端靠近所述栅极区取向；和
所述偶极子的相应一个的负端远离所述栅极区取向；以及
在所述第二稳定状态下：
所述偶极子的相应一个的负端靠近所述栅极区取向；和
所述偶极子的相应一个的正端远离所述栅极区取向。
9.一种2位存储器件，包括：
衬底；
源极区，位于所述衬底中；
漏极区，位于所述衬底中；和
栅极堆叠件，位于所述衬底上方，相对于第一方向从所述源极区延伸到所述漏极区，所述栅极堆叠件包括：
铁电层，位于所述衬底上方；和
栅极区，位于所述铁电层上方；以及
其中：
所述铁电层的第一端和第二端相应地靠近所述源极区和所述漏极区；
所述铁电层包括偶极子；
所述铁电层的所述偶极子相对于所述第一方向不对称地极化，所述铁电层的所述第一端处的第一组偶极子具有第一极化，所述铁电层的所述第二端处的第二组偶极子具有第二极化，所述第二极化基本上与所述第一极化相反；
所述铁电层的所述第一端的所述第一极化表示所述2位存储器件的第一位；和
所述铁电层的所述第二端的所述第二极化表示所述2位存储器件的第二位。
10.一种读取铁电场效应晶体管(FeFET)的方法，所述方法包括：
从存储两个位的2位存储器件中读取所述两个位的第二位，所述2位存储器件包括第一源极/漏极(S/D)端子、第二S/D端子、栅极端子和铁电层，所述第二位存储在所述铁电层的第一端，所述第一端靠近所述第一S/D端子，读取第二位包括：
向所述栅极端子施加栅极亚阈值电压；
向所述第二S/D端子施加读取电压；
向所述第一S/D端子施加不干扰电压；和
在所述第二S/D端子处感测第一电流；以及
其中，所述读取电压低于所述亚阈值电压。
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